KR20040051672A - 반도체메모리 장치의 기준전압 발생회로 - Google Patents

반도체메모리 장치의 기준전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에서 복수개의 출력전압을 갖는 기준전압 발생회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 기준 전압 발생회로는, 외부 전원 전압을 입력하여 설정된 복수의 레벨을 갖는 예비 기준전압을 발생하는 예비 기준전압 생성부와, 상기 예비 기준전압 생성부로부터 생성된 복수의 예비 기준전압을 입력하여 서로 다른 레벨의 복수 기준전압을 출력하는 전압분배기 들을 포함함을 특징으로 한다.

Description

반도체 메모리 장치의 기준전압 발생회로{CIRCUIT FOR GENERATING REFERENCE VOLTAGE IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치의 기준전압 발생회로에 관한 것으로, 특히 반도체 메모리 장치에서 복수개의 출력전압을 갖는 기준전압 발생회로에 관한 것이다.
최근들어 반도체 메모리장치는 일반적으로 저전압, 저소비 전력화를 위하여, 외부 전원 전압을 입력하여 이보다 낮은 내부 전압을 발생하는 내부 전압 발생 회로를 채용하고 있다. 예를 들어, EDO DRAM과 같은 반도체 메모리 장치에서 내부 전압 발생 회로는 3.3 V의 외부 전원 전압을 약 2.8V의 내부 전원 전압으로 낮추는 역할을 한다.
이렇게 반도체 메모리장치에서 내부전압 발생회로는 외부에서 공급되는 전원레벨을 임의의 레벨로 낮추어 칩 내부의 전원으로 공급해 주는 회로를 나타낸다. 상기 내부전압 발생회로는 외부 전원전압 변동 시 칩 내부로 안정된 전원공급을 보장할 수 있을 뿐 만 아니라 온도나 공정조건에 따른 변동에 대해서도 능동적인 대처를 하도록 하여 칩의 일정한 성능을 담보할 수 있다.
그리고 반도체 메모리장치의 집적도가 증가함에 따라 사용되는 모오스 전계효과 트랜지스터(MOSFET)의 게이트 인가전압과 게이트 산화막의 두께는 지속적으로 감소하고 있다. 이에 따라 외부 전압을 반도체 메모리장치의 동작전압으로 사용하는 경우 게이트 산화막의 내압 한계이상의 전압이 인가되게 되고, 모오스 전계효과 트랜지스터의 신뢰성 특성이 열화된다. 이의 해결을 위해 반도체 메모리 장치 내부에서 사용되는 전원전압을 외부 전압 대비 낮춤으로써 트랜지스터 소자의 신뢰성을 높일 수 있다.
또한 CMOS회로의 전력소모는 전압의 제곱에 비례하므로 낮은 전원전압을 사용하면 전력소모를 줄일 수 있다. 특히 내부 전압원을 항상 일정한 전압 레벨을 갖는 정 전압원으로 설명하면 외부 전원전압이 변동하여여도 안정된 전원 전압을 얻을 수 있어 칩의 동작 역시 안정화된다. 우수한 내부 전압원을 얻기 위해서는 온도나 외부 전압 변동에 대하여 안정적으로 일정한 전압을 공급해 주는 회로인 기준전압 발생기를 필요로 한다. 기준전압 발생기를 설계하기 위해서는 물리적 상수에 기조한 전압을 사용하게 되는데, 대표적인 것이 PN접합의 빌트-인 전압과 MOS구조의 문턱전압 등이다.
일반적으로 CMOS회로에서는 PN접합이나 바이폴라 트랜지스터가 고정조건이나 설계변수들 면에서 최적화되어 있지 않으므로 도 1과 같은 MOS형 기준전압 발생기를 사용하는데, 이 회로는 NMOS 트랜지스터를 다이오드 결선하여 문턱전압 근처에서 항상 일정한 전압이 유지되도록 하였다.
MOS형 기준전압 발생기는 일반적으로 바이폴라형에 비하여 온도 특성이 떨어지는 단전이 있다. 이를 보상하기 위해 도 2와 같이 MOS형 기준전압 발생기의 출력에 일반 저항과 MOS저항을 직렬 연결한 형태의 전압 분배기를 추가하여 전압발생기를 설계하였다.
도 1의 MOS형 기준전압 발생기는 음의 온도계수를 갖게되는데, 도 2와 같이 전압 분배기를 일반 저항이 위쪽에 MOS저항이 아래쪽에 위치하도록 설계하여 전압 분배기에 의한 전압 비율은 양의 온도계수를 갖게 되므로 도 1에 비하여 향상된 온도 계수 특성을 갖는다.
도 3은 일반적인 반도체 메모리장치의 내부 전원전압 발생회로의 구성도이다.
외부전압을 받아 기준전압을 생성하여 출력하는 기준전압 생성부(10)와, 상기 기준전압 생성부(10)로부터 생성된 기준전압(VREF)을 받아 주변회로영역에서 사용되는 기준전압(VREFP)을 생성하는 주변영역 기준전압 생성부(12)와, 상기 기준전압 생성부(10)로부터 생성된 기준전압(VREF)을 받아 메모리 셀 어레이영역에서 사용되는 기준전압(VREFA)을 생성하는 셀영역 기준전압 생성부(14)와, 주변영역 기준전압 생성부(12)로부터 생성된 기준전압(VREFP)을 스탠바이용 기준전압으로 공급하기 위한 제1 스탠바이 기준전압 공급부(16)와, 상기 주변영역 기준전압 생성부(12)로부터 생성된 기준전압(VREFP)을 액티브용 기준전압으로 공급하기 위한 제1 액티브 기준전압 공급부(18)와, 셀영역 기준전압 생성부(14)로부터 생성된 기준전압(VREFA)을 스탠바이용 기준전압으로 공급하기 위한 제2 스탠바이 기준전압 공급부(20)와, 상기 셀영역 기준전압 생성부(14)로부터 생성된 기준전압(VREFA)을 액티브용 기준전압으로 공급하기 위한 제2 액티브 기준전압 공급부(22)와, 상기 제1 스탠바이 기준전압 공급부(16)나 상기 제1 액티브 기준전압 공급부(18)로부터 공급되는 전압을 받아 동작하는 주변회로(24)와, 상기 제1 스탠바이 기준전압 공급부(16)나 상기 제1 액티브 기준전압 공급부(18)로부터 공급되는 전압을 받아 각종 동작전압을 생성하는 동작전압 생성부(26)와, 상기 상기 제2 스탠바이 기준전압 공급부(20)나 상기 제2 액티브 기준전압 공급부(22)로부터 공급되는 전압을 받아 동작하는 메모리 셀 어레이(28)로 구성되어 있다.
도 4는 도 3의 주변회로 영역 기준전압 생성부(12) 및 셀영역 기준전압 생성부(14)의 상세회로도이다.
메모리 셀 어레이영역에서 사용되는 기준전압(VREFA)이나 주변회로영역에서 사용되는 기준전압(VREFP)을 설정된 기준전압과 비교하여 출력하는 비교기(30)와, 상기 비교기(30)의 비교출력에 의해 출력전압을 조절하는 P모오스 트랜지스터(32)와, 상기 P모오스 트랜지스터(32)의 드레인과 접지사이에 연결되어 이득을 조절하기 위한 분배전압을 출력하기 위한 저항(R1,R2)들로 구성되어 있다.
메모리 셀 어레이영역에서 사용되는 기준전압(VREFA)이나 주변회로영역에서 사용되는 기준전압(VREFP)은 비교기(30)의 한 입력으로 입력되고, 저항(R1, R2)에 의한 분압전압은 비교기(30)의 다른 입력으로 입력되며, 이때 일정한 이득을 갖도록 저항(R1, R2)의 값을 설정한다. 상기 저항(R1, R2)은 폴리 실리콘 저항 또는 MOS저항을 사용한 전압분배기로 사용하며, 전류소모를 감소시키기 위하여 수백 kΩ에 해당하는 큰 저항값을 갖게 되는데, CMOS공정에서 사용되는 폴리 실리콘 저항을 사용하는 경우 매우 큰 면적의 폴리 실리콘 패턴이 필요하므로, 이 저항 패턴으로 인해 발생하는 정전용량이 커서 주변회로 영역 기준전압 생성부(12)와 셀영역 기준전압 생성부(14)의 동작이 불안정해지는 문제가 있다.
또한 폴리실리콘 저항의 면적이 증가하여 레이아웃 측면에서의 복잡성 역시 증가하게 된다. 이러한 문제를 방지하기 위해 가능한 경우 도 5와 같이 MOS를 다이오드 결선한 형태의 저항을 이용하여 설계하게 된다. 이때 가장 적절한 MOS저항(MP1, MP2)의 비율은 1이다. MOS저항(MP1, MP2)에 해당하는 MOS트랜지스터의 게이트 폭과 길이를 동일하게 하면, 공정변동과 온도변화에 대하여 MOS저항(MP1, MP2)에 해당하는 MOS트랜지스터의 게이트 폭과 길이를 동일하게 하면 공정 변동과 온도 변화에 대하여 기준전압(VREF)의 2배의 레벨을 갖는 일정한 메모리 셀 어레이영역에서 사용되는 기준전압(VREFA)이나 주변회로영역에서 사용되는 기준전압(VREFP)을 얻을 수 있다.
상기와 같이 단일한 기준전압(VREF)을 이용하여 2개 이상의 다른 전압 레벨을갖는 내부 전원전압의 기준전압을 생성하는 경우 그중 하나의 레벨을 제외하고는 기준전압(VREF)을 두 배로 설계할 수 없으므로 이로 인해 공정 변동 및 온도 변동 시 변화율이 크게 증가한다.
이러한 문제를 해결하기 위해 도 6과 같이 서로 다른 전압 레벨을 발생하는 기준전압 생성부를 갖는 내부전압 발생회로가 개시되어 있다.
제1 기준전압 생성부(40)는 외부전압을 받아 제1기준전압(VREF1)을 생성하여 출력한다. 제2 기준전압 생성부(40)는 외부전압을 받아 제2기준전압(VREF2)을 생성하여 출력한다. 주변영역 기준전압 생성부(44)는 상기 제1 기준전압 생성부(40)로부터 생성된 제1기준전압(VREF1)을 받아 주변회로영역에서 사용되는 기준전압(VREFP)을 생성하여 출력한다. 셀영역 기준전압 생성부(46)는 상기 제2기준전압 생성부(42)로부터 생성된 제2기준전압(VREF2)을 받아 메모리 셀 어레이영역에서 사용되는 기준전압(VREFA)을 생성하여 출력한다. 제1 스탠바이 기준전압 공급부(48)는 주변영역 기준전압 생성부(44)로부터 생성된 기준전압(VREFP)을 스탠바이용 기준전압으로 공급한다. 제1 액티브 기준전압 공급부(50)는 상기 주변영역 기준전압 생성부(44)로부터 생성된 기준전압(VREFP)을 액티브용 기준전압으로 공급한다. 제2 스탠바이 기준전압 공급부(52)는 셀영역 기준전압 생성부(46)로부터 생성된 기준전압(VREFA)을 스탠바이용 기준전압으로 공급한다. 제2 액티브 기준전압 공급부(54)는 상기 셀영역 기준전압 생성부(46)로부터 생성된 기준전압(VREFA)을 액티브용 기준전압으로 공급한다. 주변회로(24)는 상기 제1 스탠바이 기준전압 공급부(16)나 상기 제1 액티브 기준전압 공급부(18)로부터 공급되는 전압을 받아 동작한다. 동작전압 생성부(58)는 상기 제1 스탠바이 기준전압 공급부(48)나 상기 제1 액티브 기준전압 공급부(50)로부터 공급되는 전압을 받아 각종 동작전압을 생성하여 주변회로(56)로 인가한다. 메모리 셀 어레이(60)는 상기 제2 스탠바이 기준전압 공급부(52)나 상기 제2 액티브 기준전압 공급부(54)로부터 공급되는 전압을 받아 동작한다.
상기와 같은 종래의 내부 전원전압 발생회로는 서로 다른 레벨의 기준전압을 발생하는 기준전압 발생기가 2개이상 설계하여야 하므로 회로의 면적 증가 및 레이아웃이 복잡해지는 문제가 있었다.
따라서, 본 발명의 목적은 하나의 기준전압 발생기로 서로 다른 레벨의 기준전압을 발생하여 회로의 면적을 줄일 수 있으며 레이아웃을 단순화할 수 있는 반도체 메모리장치의 기준전압 발생회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준 전압 발생회로는, 외부 전원 전압을 입력하여 설정된 복수의 레벨을 갖는 예비 기준전압을 발생하는 예비 기준전압 생성부와, 상기 예비 기준전압 생성부로부터 생성된 복수의 예비 기준전압을 입력하여 서로 다른 레벨의 복수 기준전압을 출력하는 전압분배기 들을 포함함을 특징으로 한다.
상기 예비 기준전압 생성부는, 상기 외부 전원전압과 제1 노드 사이에 연결되어 전류를 제한하는 제1저항과, 상기 제1 노드와 제2 노드 사이에 직렬 접속되어 상기 제1 저항을 통해 입력되는 전원전압을 분압하여 출력하는 제2 및 제3 저항과, 상기 제2 노드와 제3 노드 사이에 드레인-소오스가 연결되고 게이트가 상기 제1 노드에 연결된 제1 엔모오스 트랜지스터와, 상기 제3 노드와 접지 전원사이에 드레인-소오스가 연결되고, 게이트가 상기 외부 전원전압에 접속된 제2 엔모오스 트랜지스터와, 상기 제1 노드와 접지전원 사이에 소오스-드레인이 연결되고, 게이트가 제2 노드에 연결된 피모오스 트랜지스터를 포함함을 특징으로 한다.
상기 전압분배기들은, 상기 예비 기준전압들에 대응되는 동수의 기준전압 노드들과 접지전원사이에 연결된 저항들로 이루어짐을 특징으로 한다.
상기 저항들은 저항과, 모오스 트랜지스터로 이루어진 모오스 저항으로 이루어짐을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 기준전압 발생회로는, 외부 전원전압과 제1 노드 사이에 연결되어 전류를 제한하는 제1저항과, 상기 제1 노드와 제2 노드 사이에 직렬 접속되어 상기 제1 저항을 통해 입력되는 전원전압을 분압하여 출력하는 제2 및 제3 저항과, 상기 제2 노드와 제3 노드 사이에 드레인-소오스가 연결되고 게이트가 상기 제1 노드에 연결된 제1 엔모오스 트랜지스터와, 상기 제3 노드와 접지 전원사이에 드레인-소오스가 연결되고, 게이트가 상기 외부 전원전압에 접속된 제2 엔모오스트랜지스터와, 상기 제1 노드와 접지전원사이에 소오스-드레인이 연결되고, 게이트가 제2 노드에 연결된 피모오스 트랜지스터와, 상기 제1노드와 접지전원 사이에 연결되어 제1 기준전압을 출력하는 제1전압분배기와, 상기 제2저항과 제3저항 사이의 제4노드와 접지전원 사이에 연결되어 제2 기준전압을 출력하는 제2전압분배기로 이루어짐을 특징으로 한다.
상기 제1전압분배기는, 상기 제1 노드에 연결된 저항과, 상기 제1 노드에 게이트가 연결되고, 드레인이 상기 저항과 연결되며 소스가 접지전원과 연결된 제3모오스 트랜지스터로 이루어진다.
상기 제2전압분배기는, 상기 제4 노드에 연결된 저항과, 상기 제4 노드에 게이트가 연결되고, 드레인이 상기 저항과 연결되며 소스가 접지전원과 연결된 제4모오스 트랜지스터로 이루어진다.
도 1은 종래의 MOS형 기준전압 발생기의 회로도
도 2는 종래의 양의 온도계수 특성을 개선한 MOS형 기준전압 발생기의 회로도
도 3은 하나의 기준전압 발생기가 적용된 반도체 메모리장치의 내부 전원전압 발생회로의 구성도
도 4는 도 3의 주변회로 영역 기준전압 생성부(12) 및 셀영역 기준전압 생성부(14)의 일 실시 예의 상세회로도
도 5는 도 3의 주변회로 영역 기준전압 생성부(12) 및 셀영역 기준전압 생성부(14)의 다른 실시 예의 상세회로도
도 6은 복수의 기준전압 발생기가 적용된 반도체 메모리장치의 내부 전원전압 발생회로의 구성도
도 7은 본 발명의 바람직한 일 실시 예에 따른 반도체 메모리 장치의 내부 전원전압을 생성하기 위한 회로도
도 8은 본 발명의 실시 예에 따른 도 7의 기준전압 생성부(70)의 상세회로도
도 9는 본 발명의 다른 실시 예에 따른 기준전압 생성부의 상세회로도
* 도면의 주요부분에 대한 부호의 설명 *
70: 기준전압 생성부 72: 주변영역 기준전압 생성부
74: 셀영역 기준전압 생성부 76: 제1 스탠바이 기준전압 공급부
78: 제1 액티브 기준전압 공급부 80: 제2 스탠바이 기준전압 공급부
82: 제2 액티브 기준전압 공급부 84: 주변회로
86: 동작전압 생성부 88: 메모리 셀 어레이
이하 본 발명의 바람직한 실시 예가 도시된 첨부 도면을 참조하여 보다 상세하게 설명된다. 그러나 본 발명은 다수의 상이한 형태로 구현될 수 있고, 기술된 실시 예에 제한되지 않음을 이해하여야 한다. 하기의 실시 예는 설명을 위한 것이라는 것이며 당업자에게 본 발명의 사상을 충분하게 전달하기 위한 것임에 유의하여야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명이 생략됨에 유의하여야 한다.
도 7은 본 발명의 바람직한 일 실시 예에 따른 반도체 메모리 장치의 내부 전원전압을 생성하기 위한 회로도이다.
외부 전원전압을 인가 받아 소정의 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)을 발생하여 출력하는 기준 전압 생성부(70)와, 상기 기준전압 생성부(70)로부터 생성된 제1기준전압(VREF1)을 받아 주변회로영역에서 사용되는 기준전압(VREFP)을 생성하는 주변영역 기준전압 생성부(72)와, 상기 기준전압 생성부(70)로부터 생성된 제2기준전압(VREF)을 받아 메모리 셀 어레이영역에서 사용되는 기준전압(VREFA)을 생성하는 셀영역 기준전압 생성부(74)와, 주변영역 기준전압 생성부(72)로부터 생성된 기준전압(VREFP)을 스탠바이용 기준전압으로 공급하기 위한 제1 스탠바이 기준전압 공급부(76)와, 상기 주변영역 기준전압 생성부(72)로부터 생성된 기준전압(VREFP)을 액티브용 기준전압으로 공급하기 위한 제1 액티브 기준전압 공급부(78)와, 셀영역 기준전압 생성부(74)로부터 생성된 기준전압(VREFA)을 스탠바이용 기준전압으로 공급하기 위한 제2 스탠바이 기준전압 공급부(80)와, 상기 셀영역 기준전압 생성부(74)로부터 생성된 기준전압(VREFA)을 액티브용 기준전압으로 공급하기 위한 제2 액티브 기준전압 공급부(82)와, 상기 제1 스탠바이 기준전압 공급부(76)나 상기 제1 액티브 기준전압 공급부(78)로부터 공급되는 전압을 받아 동작하는 주변회로(84)와, 상기 제1 스탠바이 기준전압 공급부(76)나 상기 제1 액티브 기준전압 공급부(78)로부터 공급되는 전압을 받아 각종 동작전압을 생성하는 동작전압 생성부(86)와, 상기 제2 스탠바이 기준전압 공급부(80)나 상기 제2 액티브 기준전압 공급부(82)로부터 공급되는 전압을 받아 동작하는 메모리 셀 어레이(88)로 구성되어 있다.
도 8은 본 발명의 실시 예에 따른 도 7의 기준전압 생성부(70)의 상세회로도이다.
저항(R1)은 외부 전원전압(VDD)과 제1 노드(N1)사이에 연결되어 전류를 제한다. 저항(R2)은 제1 노드(N1)와 제2 노드(N2)사이에 연결되어 제1 노드(N1)에 나타나는 제1 기준전압(VREF1)이 특정전압이상으로 설정되도록 설정된다. 제1 엔모오스 트랜지스터(M1)는 제2노드(N2)에 드레인이 연결되고 제1 노드(N1)에 게이트가 연결되며, 제3노드(N3)에 소오스가 연결된다. 제2 엔모오스 트랜지스터(M2)는 제3 노드(N3)에 드레인이 연결되고, 외부 전원전압(VDD)이 게이트에 연결되며, 접지에 소오스가 연결된다. 제2 엔모오스 트랜지스터(M2)는 전원 투입에 응답하여 기준전압 발생회로의 인에이블 또는 디스에이블을 제어한다. 피모오스 트랜지스터(M3)는 제1노드(N1)에 소오스가 연결되고, 제2노드(M2)에 게이트가 연결되고, 드레인이 접지된다. 피모오스 트랜지스터(M3)는 제1 노드(N1)와 제2 노드(N2)사이에 연결된 저항(R2) 양단에 문턱전압(Vtp)을 제공한다. 저항(R11)은 제1 노드(N1)와 제1 기준전압 출력단 사이에 연결되어 있다. 제3 엔모오스 트랜지스터(MN1)는 제1 노드(N1)에 게이트가 연결되고, 상기 저항(R11)에 드레인이 연결되며, 소스가 접지된다. 저항(R12)은 저항(R1, R2)의 접속노드인 제4노드(N4)와 제2기준전압 출력단 사이에 연결된다. 제4엔모오스 트랜지스터(MN2)는 제4 노드(N4)에 게이트가 연결되고, 상기 저항(R12)에 드레인이 연결되며, 소스가 접지된다.
상술한 도 7 및 도 8을 참조하여 본 발명의 바람직한 일 실시 예의 동작을 상세히 설명한다.
기준전압 생성부(70)는 외부전압을 받아 제1기준전압(VREF1) 및 제2기준전압(VREF2)을 생성하여 출력한다. 상기 기준전압 생성부(70)의 동작을 도 8을 참조하여 제1 및 제2 기준전압(VREF1,VREF2)을 생성하는 동작을 상세히 설명하면, 제1 및 제2 엔모오스 트랜지스터(M1, M2)의 채널 온 저항을 등가저항(Req)라 하고, 피모오스 트랜지스터(M3)의 문턱전압을 ｜VTP｜라하면 노드(N1)를 통해 출력되는 제1 예비 기준전압(Vf1)은 하기 수학식 1에 의해 구할 수 있다.
상기 노드(N1)를 통해 출력되는 기준전압(Vf1)은 저항(R11)과 제3 엔모오스 트랜지스터(MN1)로 이루어진 모오스 저항에 의해 분압되어 제1 기준전압(VREF1)을 생성하여 출력한다.
그리고 노드(N4)를 통해 출력되는 제2 예비 기준전압(Vf2)은 하기 수학식 2에 의해 구할 수 있다.
상기 노드(N4)를 통해 출력되는 제2 예비 기준전압(Vf2)은 저항(R12)과 제4 엔모오스 트랜지스터(MN2)로 이루어진 모오스 저항에 의해 분압되어 제2 기준전압(VREF2)을 생성하여 출력한다.
주변영역 기준전압 생성부(72)는 상기 기준전압 생성부(70)로부터 생성된 제1기준전압(VREF1)을 받아 주변회로영역에서 사용되는 기준전압(VREFP)을 생성하여 출력한다. 셀영역 기준전압 생성부(76)는 상기 제2기준전압 생성부(72)로부터 생성된 제2기준전압(VREF2)을 받아 메모리 셀 어레이영역에서 사용되는 기준전압(VREFA)을 생성하여 출력한다. 제1 스탠바이 기준전압 공급부(76)는 주변영역 기준전압 생성부(74)로부터 생성된 기준전압(VREFP)을 스탠바이용 기준전압으로 공급한다. 제1 액티브 기준전압 공급부(78)는 상기 주변영역 기준전압 생성부(74)로부터 생성된 기준전압(VREFP)을 액티브용 기준전압으로 공급한다. 제2 스탠바이 기준전압 공급부(80)는 셀영역 기준전압 생성부(74)로부터 생성된 기준전압(VREFA)을 스탠바이용 기준전압으로 공급한다. 제2 액티브 기준전압 공급부(82)는 상기 셀영역 기준전압 생성부(74)로부터 생성된 기준전압(VREFA)을 액티브용 기준전압으로 공급한다. 주변회로(84)는 상기 제1 스탠바이 기준전압 공급부(76)나 상기 제1 액티브 기준전압 공급부(78)로부터 공급되는 전압을 받아 동작한다. 동작전압 생성부(86)는 상기 제1 스탠바이 기준전압 공급부(76)나 상기 제1 액티브 기준전압 공급부(78)로부터 공급되는 전압을 받아 각종 동작전압을 생성하여 주변회로(84)로 인가한다. 메모리 셀 어레이(88)는 상기 제2 스탠바이 기준전압 공급부(80)나 상기 제2 액티브 기준전압 공급부(82)로부터 공급되는 전압을 받아 동작한다.
도 9는 본 발명의 다른 실시예에 따른 기준전압 생성부의 상세회로도이다.
N개의 기준전압(VREF1~VREFN)을 발생하는 실시 예를 나타내는 것으로, 도 8에 나타낸 2개의 기준전압 레벨을 출력하는 기준전압 생성부와 마찬가지로 피모오스 트랜지스터의 게이트와 소오스를 연결하는 저항을 N개로 분기하고 N-1개의 각각의 분기점과 저항의 시작점에 각각 일반저항(R11~R1n)과 엔모오스 트랜지스터(MN1~MNN)로 이루어진 모오스 등가저항들로 구성된 전압 분배기를 결선하여 일반저항과 다수의 엔모오스 트랜지스터(MN1~MNN)로 이루어진 등가저항들의 연결노드에서 N개의 기준전압(VREF1~VREFN)을 발생하도록 한다. 이를 통하여 단일한 기준전압 생성기로부터 온도 및 외부 전압에 대한 둔감성이 우수한 필요한 개수만큼의 기준 전압 레벨을 얻을 수 있다.
본 발명의 제1 실시 예에서는 서로 다른 제1 및 제2 기준전압을 발생하는 기준전압 발생기를 구비하여 서로 다른 기준전압으로 주변회로(84)와 메모리 셀 어레이(88)의 동작전압을 공급하도록 하고 있으나, 도 9와 같이 기준전압 발생기에서 2개 이상의 제1 내지 제N 기준전압(VREF1~VREFN)을 발생하도록 하여 주변회로(84)와 메모리 셀 어레이(88)에 사용되는 동작전압을 발생하여 공급하도록 하는 것도 본 발명의 범위를 벗어나지 않고 구현 가능하다.
상술한 바와 같이 본 발명은, 반도체 메모리 장치에서 하나의 기준 전압 생성부에서 다수의 기준전압을 생성하여 그 기준전압을 각각 이용하여 반도체 메모리의 주변회로의 동작전압과 메모리 셀 어레이의 동작전압을 생성하도록 하므로, 하나의 기준전압 생성부로 다수의 기준전압을 생성하도록 하여 회로면적을 줄일 수 있으며 레이아웃을 단순화할 수 있는 이점을 갖는다.
또한 본 발명은 반도체 메모리장치에서 기준전압의 변경으로 내부 전원전압이나 고전압을 변화시킬 수 있어 테스트 환경의 강화로 생산비나 개발기간을 단축할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 메모리 장치의 기준 전압 발생회로에 있어서,
    외부 전원 전압을 입력하여 설정된 복수의 레벨을 갖는 예비 기준전압을 발생하는 예비 기준전압 생성부와,
    상기 예비 기준전압 생성부로부터 생성된 복수의 예비 기준전압을 입력하여 서로 다른 레벨의 복수 기준전압을 출력하는 전압분배기 들을 포함함을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
  2. 제1항에 있어서, 상기 예비 기준전압 생성부는,
    상기 외부 전원전압과 제1 노드 사이에 연결되어 전류를 제한하는 제1저항과,
    상기 제1 노드와 제2 노드 사이에 직렬 접속되어 상기 제1 저항을 통해 입력되는 전원전압을 분압하여 출력하는 제2 및 제3 저항과,
    상기 제2 노드와 제3 노드 사이에 드레인-소오스가 연결되고 게이트가 상기 제1 노드에 연결된 제1 엔모오스 트랜지스터와,
    상기 제3 노드와 접지 전원사이에 드레인-소오스가 연결되고, 게이트가 상기 외부 전원전압에 접속된 제2 엔모오스 트랜지스터와,
    상기 제1 노드와 접지전원 사이에 소오스-드레인이 연결되고, 게이트가 제2노드에 연결된 피모오스 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
  3. 제2항에 있어서, 상기 전압분배기들은,
    상기 예비 기준전압들에 대응되는 동수의 기준전압 노드들과 접지전원사이에 연결된 저항들로 이루어짐을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
  4. 제3항에 있어서,
    상기 저항들은 저항과, 모오스 트랜지스터로 이루어진 모오스 저항으로 이루어짐을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
  5. 반도체 메모리장치의 기준전압 발생회로에 있어서,
    외부 전원전압과 제1 노드 사이에 연결되어 전류를 제한하는 제1저항과,
    상기 제1 노드와 제2 노드 사이에 직렬 접속되어 상기 제1 저항을 통해 입력되는 전원전압을 분압하여 출력하는 제2 및 제3 저항과,
    상기 제2 노드와 제3 노드 사이에 드레인-소오스가 연결되고 게이트가 상기제1 노드에 연결된 제1 엔모오스 트랜지스터와,
    상기 제3 노드와 접지 전원사이에 드레인-소오스가 연결되고, 게이트가 상기 외부 전원전압에 접속된 제2 엔모오스트랜지스터와,
    상기 제1 노드와 접지전원 사이에 소오스-드레인이 연결되고, 게이트가 제2 노드에 연결된 피모오스 트랜지스터와,
    상기 제1노드와 접지전원 사이에 연결되어 제1 기준전압을 출력하는 제1전압분배기와,
    상기 제2저항과 제3저항 사이의 제4노드와 접지전원 사이에 연결되어 제2 기준전압을 출력하는 제2전압분배기로 이루어짐을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.
  6. 제5항에 있어서, 상기 제1전압분배기는,
    상기 제1 노드에 연결된 저항과,
    상기 제1 노드에 게이트가 연결되고, 드레인이 상기 저항과 연결되며 소스가 접지전원과 연결된 제3모오스 트랜지스터로 이루어짐을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
  7. 제6항에 있어서, 상기 제2전압분배기는,
    상기 제4 노드에 연결된 저항과,
    상기 제4 노드에 게이트가 연결되고, 드레인이 상기 저항과 연결되며 소스가 접지전원과 연결된 제4모오스 트랜지스터로 이루어짐을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
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KR100919807B1 (ko) * 2007-12-28 2009-10-01 주식회사 하이닉스반도체 기준전압 생성회로

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