KR20040047248A - Multiple line grid and high end semiconductor package by using it - Google Patents

Multiple line grid and high end semiconductor package by using it Download PDF

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KR20040047248A
KR20040047248A KR1020020075389A KR20020075389A KR20040047248A KR 20040047248 A KR20040047248 A KR 20040047248A KR 1020020075389 A KR1020020075389 A KR 1020020075389A KR 20020075389 A KR20020075389 A KR 20020075389A KR 20040047248 A KR20040047248 A KR 20040047248A
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윤종광
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Abstract

PURPOSE: A multiple line grid is provided to control an increase of an interconnection line caused by a decoupling capacitor by installing a decoupling capacitor circuit electrically connected to a power terminal and a ground terminal of a semiconductor chip in a space region between a multiple line grid with a cavity or a substrate base guaranteed by the multiple line grid and a PCB(printed circuit board). CONSTITUTION: A cavity region(134) is formed inside a predetermined portion of a multiple line grid body(130). A plurality of main through holes(132) are located in the multiple line grid except the cavity region, penetrating and electrically connecting the upper and lower portions of the multiple line grid. A decoupling capacitor multiple line grid body(136) is disposed in the cavity region, separated from the multiple line grid body by a predetermined interval. A plurality of sub through holes(138) are located in the decoupling capacitor multiple line grid body, penetrating and electrically connecting the upper and lower portions of the multiple line grid.

Description

멀티플 라인 그리드 및 이를 이용한 고성능 반도체 패키지{MULTIPLE LINE GRID AND HIGH END SEMICONDUCTOR PACKAGE BY USING IT}MULTIPLE LINE GRID AND HIGH END SEMICONDUCTOR PACKAGE BY USING IT}

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 소자의 패키징하거나 보드(PCB) 상에 반도체 소자를 실장하는데 적합한 캐비티를 갖는 멀티플 라인 그리드와 이를 이용한 고성능 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a multiple line grid having a cavity suitable for packaging a semiconductor device or mounting a semiconductor device on a board (PCB) and a high performance semiconductor package using the same.

잘 알려진 바와 같이, 통상의 반도체 패키지는 하나의 반도체 칩이 탑재(Single Chip Package)되거나 혹은 적어도 두 개의 반도체 칩을 탑재(Multi Chip Package)한 형태를 갖는다.As is well known, a conventional semiconductor package has a form in which one semiconductor chip is mounted (Single Chip Package) or at least two semiconductor chips (Multi Chip Package).

한편, 반도체 패키지를 이용하여 특정의 전자 회로 세트를 구현하는데 있어서는 반도체 패키지뿐만 아니라 특성 열화가 없는 신호의 전달에 필수적인 여러 가지 기능성 소자들(커패시터, 인덕터, 저항, 필터 등)을 필요로 하는데, 통상 이러한 기능성 소자들은 반도체 패키지가 장착되는 PCB 보드 상에 장착된다.On the other hand, implementing a specific set of electronic circuits using a semiconductor package requires not only the semiconductor package but also various functional elements (capacitors, inductors, resistors, filters, etc.) essential for signal transmission without characteristic deterioration. These functional devices are mounted on a PCB board on which a semiconductor package is mounted.

그러나, 이러한 방식의 경우 신호 특성의 열화 방지 등에 필수적인 기능성 소자들을 PCB 보드 상에 장착하기 때문에 PCB 보드의 면적이 불필요하게 커지게 되는 문제(PCB 보드 밀도의 저하 문제)가 있으며, 이러한 문제가 제품의 경박 단소화를 저해시키는 요인으로 작용하게 된다.However, in this method, there is a problem that the area of the PCB board becomes unnecessarily large (a problem of lowering the PCB board density) because the functional elements essential for preventing degradation of signal characteristics are mounted on the PCB board. It will act as a factor that inhibits thinning and shortening.

또한, 종래 방식은 PCB 보드 상에 기능성 소자를 직접 장착하기 때문에 신호선의 길이가 길어져 신호 전달의 지연이 발생하거나 혹은 신호 전달 과정에서 노이즈가 삽입되는 문제가 있으며, 이러한 문제들로 인해 신호 특성의 근본적인 열화를 방지하는데는 한계를 가질 수밖에 없었다.In addition, the conventional method directly mounts a functional element on the PCB board, so that the length of the signal line is long, resulting in a delay in signal transmission or noise being inserted in the signal transmission process. There was no limit to preventing deterioration.

따라서, 이러한 문제점들을 극복하기 위한 방편으로서, 기능성 소자가 반도체 칩에 일체로 형성되는 SoC(System on Chip)와 기능성 소자가 패키지 형태로 내장되는 SiP(System in Package)가 있다.Accordingly, as a way to overcome these problems, there are a System on Chip (SoC) in which a functional device is integrally formed on a semiconductor chip, and a System in Package (SiP) in which a functional device is packaged.

상기에서, SoC는 반도체 칩에 많은 기능을 추가함에 따라 반도체 칩의 개발 기간이 길어지고 제조 공정이 복잡하고 어렵다는 문제가 있기 때문에 최근 들어서는 개발 기간이 짧고 제조가 용이하며 저 가격으로 구현할 수 있는 SiP의 활용이 확대되고 있다. 여기에서, 본 발명은 SiP의 구조 개선에 관련된다.In the above, the SoC has a problem that the development period of the semiconductor chip is long and the manufacturing process is complicated and difficult as the many functions are added to the semiconductor chip. The use is expanding. Here, the present invention relates to the improvement of the structure of SiP.

최근 들어, 반도체 칩(예를 들면, CPU, MPU 등)의 입출력 단자(I/O 단자)수가 증가하면서 반대로 신호전달 지연을 줄이고 실장밀도를 높이기 위해 I/O 피치는 점진적으로 줄어들고 있는 추세이다. 예를 들어, 현재로서는 1.27mm 피치가 주종을 이루지만 수년 내에 1.0mm 피치 이하로 줄어들 것으로 예상되고 있다.Recently, as the number of input / output terminals (I / O terminals) of semiconductor chips (for example, CPUs, MPUs, etc.) increases, I / O pitches are gradually decreasing in order to reduce signal transmission delay and increase mounting density. For example, at present, 1.27mm pitch predominates, but it is expected to decrease to less than 1.0mm pitch within a few years.

한편, 패키지의 형태는 PGA(Pin Grid Array)에서 BGA(Ball Grid Array) 및 LGA(Land Grid Array)와 같은 표면실장형으로 전화되고 있는 추세인데, 이에 따라 패키지와 실장보드(즉, PCB 보드) 사이의 공간(즉, 칩을 탑재하고 있는 패키지 기판 베이스의 하면과 이 패키지가 실장되는 PCB 보드의 상면 사이의 공간)이 매우 작아, 디커플링 커패시터(Decoupling Capacitor)를 이 공간에 장착하기가 어려운 실정이며, 이 때문에 디커플링 커패시터를 패키지 기판 베이스의 상면 또는 PCB 보드 상에 장착하고 있다.On the other hand, the form of the package has been shifted from PGA (Pin Grid Array) to surface mount types such as BGA (Ball Grid Array) and LGA (Land Grid Array). Accordingly, package and mounting board (ie, PCB board) The space between the lower surface of the package board base on which the chip is mounted and the upper surface of the PCB board on which the package is mounted is so small that it is difficult to mount a decoupling capacitor in this space. For this reason, the decoupling capacitor is mounted on the upper surface of the package substrate base or on the PCB board.

그러나, 디커플링 커패시터를 PCB 보드 상에 장착할 경우, 반도체 칩과의 거리가 멀어 그 만큼 손실이 커지므로 PCB 보드보다는 패키지 기판 베이스에 장착하는 것이 일반적이다.However, when the decoupling capacitor is mounted on the PCB board, it is generally mounted on the package substrate base rather than the PCB board because the distance from the semiconductor chip is so great that the loss is increased.

도 9는 종래의 수동 소자 내장형의 반도체 패키지의 단면도로서, 기판 베이스(910) 상에 반도체 칩(912)과 디커플링 커패시터, 인덕터, 저항, 필터 등의 기능성 소자(918)가 실장된다. 반도체 칩(912)은 솔더(914)를 통해 기판 베이스(910) 상에 실장되어 에폭시 수지 등의 보호막(916)으로 피복되고, 기능성 소자(918)는 솔더(920)를 통해 기판 베이스(910) 상에 실장된다.9 is a cross-sectional view of a semiconductor package of a conventional passive element embedded type, in which a semiconductor chip 912 and a functional element 918 such as a decoupling capacitor, an inductor, a resistor, and a filter are mounted on a substrate base 910. The semiconductor chip 912 is mounted on the substrate base 910 through the solder 914 and covered with a protective film 916 such as an epoxy resin, and the functional element 918 is the substrate base 910 through the solder 920. It is mounted on.

이와 같은 형태를 갖는 반도체 패키지는 솔더(930)를 이용하여 PCB 보드(900) 상의 목표 위치에 장착(전기적인 접착)된다. 즉, 솔더를 통해 반도체 패키지의 각 입출력 노드와 PCB 보드 내 대응하는 각 입출력 노드간이 전기적으로 접착된다.The semiconductor package having such a shape is mounted (electrically bonded) at a target position on the PCB board 900 using the solder 930. That is, the solder is electrically bonded between each input / output node of the semiconductor package and each corresponding input / output node in the PCB board.

그러나, 상술한 바와 같은 종래의 반도체 패키지는, 기판 베이스 상에 신호 처리를 위해 필요로 하는 기능성 소자를 실장하기 때문에, PCB 보드 상에 기능성 소자를 직접 장착하는 방식에 비해서는 신호 특성의 열화를 어느 정도 억제할 수 있지만, 여전히 어느 정도의 신호 손실을 감수해야만 하는 근본적인 문제를 가질 수밖에 없으며, 기판 베이스의 면적이 불필요하게 커진다는 문제가 유발된다.However, since the conventional semiconductor package as described above mounts the functional elements required for signal processing on the substrate base, there is no deterioration in signal characteristics compared to the method of directly mounting the functional elements on the PCB board. Although it can be suppressed to some extent, there is still a fundamental problem of having to bear some signal loss, and a problem arises that the area of the substrate base is unnecessarily large.

더욱이, 종래 반도체 패키지는, 기판 베이스 상에 신호 처리를 위해 필요로 하는 기능성 소자를 실장하기 때문에, 기능성 소자로의 신호 전달을 위해 소요되는 입출력(I/O) 단자수가 불필요하게 많아진다는 문제가 있으며, 이러한 문제로 인해 신호 단자로 이용할 수 있는 단자의 수가 감소하게 되는 또 다른 문제점을 갖는다.Moreover, since the conventional semiconductor package mounts the functional elements required for signal processing on the substrate base, there is a problem that the number of input / output (I / O) terminals required for signal transmission to the functional element is unnecessarily increased. This problem has another problem of reducing the number of terminals that can be used as signal terminals.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 기능성 소자를 반도체 칩과 입체적 구조로 장착할 수 있는 멀티플 라인 그리드를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a multiple line grid capable of mounting a functional element in a three-dimensional structure with a semiconductor chip.

본 발명의 다른 목적은 기능성 소자를 반도체 칩과 수직 구조로 장착할 수 있는 멀티플 라인 그리드를 이용함으로써 신호 특성의 열화를 방지함과 동시에 패키지 기판의 회로 밀도를 증진시킬 수 있는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지를 제공하는데 있다.Another object of the present invention is to provide a high performance using a multiple line grid that can increase the circuit density of the package substrate while preventing deterioration of signal characteristics by using a multiple line grid capable of mounting functional devices in a vertical structure with a semiconductor chip. To provide a semiconductor package.

본 발명의 또 다른 목적은 기능성 소자를 반도체 칩과 수직 구조로 장착할수 있는 멀티플 라인 그리드와 소켓 하우징을 이용함으로써 신호 특성의 열화를 방지함과 동시에 패키지 기판의 회로 밀도를 증진시킬 수 있는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지를 제공하는데 있다.It is still another object of the present invention to use a multiple line grid and a socket housing for mounting a functional device in a vertical structure with a semiconductor chip to prevent deterioration of signal characteristics and to increase the circuit density of a package substrate. To provide a high performance semiconductor package using.

상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 반도체 소자의 패키징하거나 보드(PCB) 상에 반도체 소자를 실장하는데 이용되는 멀티플 라인 그리드에 있어서, 그 내부의 소정 부분에 캐비티 영역이 형성된 멀티플 라인 그리드 몸체; 상기 캐비티 영역 이외의 영역 내측에 위치하며, 상부 및 하부간을 관통하여 전기적으로 연결하는 다수의 메인 스루홀; 상기 멀티플 라인 그리드 몸체와 일정 간격 이격되는 형태로 상기 캐비티 영역 내에 정렬 배치되는 디커플링 커패시터 멀티플 라인 그리드 몸체; 및 상기 디커플링 커패시터 멀티플 라인 그리드 몸체의 내측에 위치하며, 상부 및 하부간을 관통하여 전기적으로 연결하는 다수의 서브 스루홀로 이루어진 캐비티를 갖는 멀티플 라인 그리드를 제공한다.According to an aspect of the present invention, there is provided a multiple-line grid for packaging a semiconductor device or mounting a semiconductor device on a board (PCB), wherein the multiple-line has a cavity region formed in a predetermined portion thereof. Grid body; A plurality of main through holes positioned inside an area other than the cavity area and electrically connected between upper and lower parts; A decoupling capacitor multiple line grid body arranged in the cavity area at a predetermined distance from the multiple line grid body; And a cavity including a plurality of sub-through holes positioned inside the decoupling capacitor multiple line grid body and electrically connected between upper and lower portions thereof.

상기 목적을 달성하기 위한 다른 관점의 일 형태에 따른 본 발명은, 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서, 적어도 하나의 반도체 칩이 실장된 기판 베이스; 내측에 상, 하부를 관통하는 형상의 캐비티 영역이 형성된 멀티플 라인 그리드 몸체; 상기 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 메인 스루홀; 상기 멀티플 라인 그리드 몸체와 일정 간격 이격되는 형태로 상기 캐비티 영역 내에 정렬 배치되는 디커플링 커패시터 멀티플 라인 그리드 몸체; 및 상기 디커플링 커패시터 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지를 제공한다.According to another aspect of the present invention, at least one semiconductor chip is mounted, and at least one semiconductor package is electrically mounted at an arbitrary position on a PCB board using a BGA or LGA. A substrate base on which semiconductor chips are mounted; A multiple line grid body having a cavity region having a shape penetrating an upper portion and a lower portion thereof; A plurality of main through holes respectively formed inside the multiple line grid body and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; A decoupling capacitor multiple line grid body arranged in the cavity area at a predetermined distance from the multiple line grid body; And a plurality of sub-throw holes each formed inside the decoupling capacitor multiple-line grid body, the one side contact being connected to a corresponding pad in the semiconductor chip, and the other contact point being connected to a corresponding input and output node in the PCB board. Provides a high performance semiconductor package using a grid.

상기 목적을 달성하기 위한 다른 관점의 다른 형태에 따른 본 발명은, 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서, 적어도 하나의 반도체 칩이 실장된 기판 베이스; 내측에 상, 하부를 관통하는 형상의 캐비티 영역이 형성된 멀티플 라인 그리드 몸체; 상기 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 메인 스루홀; 상기 멀티플 라인 그리드 몸체와 일정 간격 이격되는 형태로 상기 캐비티 영역 내에 정렬 배치되는 디커플링 커패시터 멀티플 라인 그리드 몸체; 상기 디커플링 커패시터 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀; 그 내부에 상기 다수의 메인 및 서브 스루홀들과 배치 가능한 형태로 형성된 다수의 도전성 접속핀을 구비하며, 상기 각 도전성 접속핀의 일측 접점이 상기 PCB 보드 내 대응하는 각 입출력 노드에 각각 접촉되며, 상기 각 도전성 접속핀의 타측 접점이 상기 각 메인 스루홀 또는 서브 스루홀에 각각 접촉되는소켓 하우징; 및 일단이 상기 기판 베이스의 상부 외곽 부분을 소정 길이만큼 에워싸는 형태로 접촉되고, 타단이 상기 PCB 보드 상에 고정 조립됨으로써, 상기 기판 베이스 및 소켓 하우징을 상기 PCB 보드 상에 접속 고정시키는 압착 수단으로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지를 제공한다.According to another aspect of another aspect of the present invention, at least one semiconductor chip is mounted, the semiconductor package is electrically mounted at any position on the PCB board using BGA or LGA, at least one A substrate base on which semiconductor chips are mounted; A multiple line grid body having a cavity region having a shape penetrating an upper portion and a lower portion thereof; A plurality of main through holes respectively formed inside the multiple line grid body and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; A decoupling capacitor multiple line grid body arranged in the cavity area at a predetermined distance from the multiple line grid body; A plurality of sub through holes respectively formed inside the decoupling capacitor multiple line grid body and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; It has a plurality of conductive connecting pins formed in a form that can be arranged with the plurality of main and sub through holes therein, one side contact of each conductive connecting pin is in contact with each corresponding input and output node in the PCB board, A socket housing in which the other contact point of each of the conductive connecting pins is in contact with each of the main through hole and the sub through hole; And a crimping means, one end of which contacts the upper outer portion of the substrate base by a predetermined length and the other end is fixed and assembled on the PCB board, thereby connecting and fixing the substrate base and the socket housing on the PCB board. It provides a high performance semiconductor package using multiple line grids.

상기 목적을 달성하기 위한 다른 관점의 또 다른 형태에 따른 본 발명은, 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서, 적어도 하나의 반도체 칩이 실장된 기판 베이스; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 멀티플 라인 그리드; 상기 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 메인 스루홀; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 디커플링 커패시터 멀티플 라인 그리드; 및 상기 디커플링 커패시터 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지를 제공한다.According to still another aspect of the present invention, there is provided a semiconductor package in which at least one semiconductor chip is mounted and electrically mounted at an arbitrary position on a PCB board using a BGA or LGA. A substrate base on which one semiconductor chip is mounted; A multiple line grid inserted and mounted in a space area between the PCB board and the substrate base; A plurality of main through holes respectively formed inside the multiple line grid and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; A decoupling capacitor multiple line grid inserted in and spaced between the PCB board and the substrate base; And a plurality of sub-throw grids each formed inside the decoupling capacitor multiple-line grid, wherein one contact is connected to a corresponding pad in the semiconductor chip and the other contact is connected to a corresponding input / output node in the PCB board. It provides a high performance semiconductor package using.

상기 목적을 달성하기 위한 다른 관점의 또 다른 형태에 따른 본 발명은, 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서, 적어도 하나의 반도체 칩이 실장된 기판 베이스; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 멀티플 라인 그리드; 상기 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 메인 스루홀; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 디커플링 커패시터 멀티플 라인 그리드; 상기 디커플링 커패시터 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀; 그 내부에 상기 다수의 메인 및 서브 스루홀들과 배치 가능한 형태로 형성된 다수의 도전성 접속핀을 구비하며, 상기 각 도전성 접속핀의 일측 접점이 상기 PCB 보드 내 대응하는 각 입출력 노드에 각각 접촉되며, 상기 각 도전성 접속핀의 타측 접점이 상기 각 메인 스루홀 또는 서브 스루홀에 각각 접촉되는 소켓 하우징; 및 일단이 상기 기판 베이스의 상부 외곽 부분을 소정 길이만큼 에워싸는 형태로 접촉되고, 타단이 상기 PCB 보드 상에 고정 조립됨으로써, 상기 기판 베이스 및 소켓 하우징을 상기 PCB 보드 상에 접속 고정시키는 압착 수단으로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지를 제공한다.According to still another aspect of the present invention, there is provided a semiconductor package in which at least one semiconductor chip is mounted and electrically mounted at an arbitrary position on a PCB board using a BGA or LGA. A substrate base on which one semiconductor chip is mounted; A multiple line grid inserted and mounted in a space area between the PCB board and the substrate base; A plurality of main through holes respectively formed inside the multiple line grid and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; A decoupling capacitor multiple line grid inserted in and spaced between the PCB board and the substrate base; A plurality of sub through holes respectively formed inside the decoupling capacitor multiple line grid, wherein one contact is connected to a corresponding pad in the semiconductor chip and the other contact is connected to a corresponding input / output node in the PCB board; It has a plurality of conductive connecting pins formed in a form that can be arranged with the plurality of main and sub through holes therein, one side contact of each conductive connecting pin is in contact with each corresponding input and output node in the PCB board, A socket housing in which the other side contact of each conductive connecting pin is in contact with each of the main through hole and the sub through hole; And a crimping means, one end of which contacts the upper outer portion of the substrate base by a predetermined length and the other end is fixed and assembled on the PCB board, thereby connecting and fixing the substrate base and the socket housing on the PCB board. It provides a high performance semiconductor package using multiple line grids.

도 1은 본 발명의 바람직한 실시 예에 따른 캐비티를 갖는 멀티플 라인 그리드의 사시도,1 is a perspective view of a multiple line grid having a cavity according to a preferred embodiment of the present invention;

도 2는 도 1의 A-A'선을 따라 취한 절단면도,2 is a cross-sectional view taken along the line AA ′ of FIG. 1;

도 3은 본 발명의 실시 예1에 따른 캐비티를 갖는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지의 단면도,3 is a cross-sectional view of a high performance semiconductor package using a multiple line grid having a cavity according to Embodiment 1 of the present invention;

도 4는 실시 예1의 변형 실시 예를 위해 사용되는 소켓 하우징의 사시도,4 is a perspective view of a socket housing used for a modified embodiment of the first embodiment,

도 5는 본 발명의 실시 예1의 변형 실시 예에 따른 캐비티를 갖는 멀티플 라인 그리드와 소켓 하우징을 이용한 고성능 반도체 패키지의 단면도,5 is a cross-sectional view of a high-performance semiconductor package using a multiple line grid and socket housing having a cavity according to a modified embodiment of the first embodiment of the present invention;

도 6은 본 발명의 실시 예2에 따른 멀티플 라인 그리드를 이용한 고성능 반도체 패키지의 단면도,6 is a cross-sectional view of a high performance semiconductor package using a multiple line grid according to a second embodiment of the present invention;

도 7은 도 6에 도시된 반도체 패키지에서의 멀티플 라인 그리드의 평면 배치도,FIG. 7 is a planar layout view of a multiple line grid in the semiconductor package shown in FIG. 6;

도 8은 본 발명의 실시 예2의 변형 실시 예에 따른 멀티플 라인 그리드와 소켓 하우징을 이용한 고성능 반도체 패키지의 단면도,8 is a cross-sectional view of a high performance semiconductor package using a multiple line grid and a socket housing according to a modified example of Embodiment 2 of the present disclosure;

도 9는 종래의 수동 소자 내장형의 반도체 패키지의 단면도.9 is a cross-sectional view of a conventional semiconductor package with a passive element built-in.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

110, 610 : PCB 보드 112, 140, 620, 660 : 솔더110, 610: PCB board 112, 140, 620, 660: solder

120, 630 : 멀티플 라인 그리드 130 : 멀티플 라인 그리드 몸체120, 630: multiple line grid 130: multiple line grid body

132, 632 : 메인 스루홀 134 : 캐비티 영역132, 632: main through hole 134: cavity area

136 : 디커플링 커패시터 멀티플 라인 그리드 몸체136: Decoupling Capacitor Multiple Line Grid Body

138, 652 : 서브 스루홀 150, 670 : 기판 베이스138 and 652: Sub through hole 150 and 670: Substrate base

152, 672 : 반도체 칩 154, 674 : 범프152, 672 semiconductor chip 154, 674 bump

156, 676 : 보호막 402, 802 : 소켓 하우징156, 676: protective film 402, 802: socket housing

404, 804 : 도전성 접속핀 502, 806 : 압착 부재404, 804: conductive connecting pins 502, 806: crimping member

504, 808 : 고정 부재504, 808: fixed member

650 : 디커플링 커패시터 멀티플 라인 그리드650: Decoupling Capacitor Multiple Line Grid

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 솔더를 이용하여 적어도 하나의 반도체 칩이 탑재된 패키지를 PCB 보드에 장착하거나 혹은 멀티플 라인 그리드(MLG)와 솔더를 이용하여 적어도 하나의 반도체 칩이 탑재된 패키지를 PCB 보드에 장착할 때, 멀티플 라인 그리드 내에 형성한 캐비티 영역 또는 멀티플 라인 그리드의 높이에 의해 기판 베이스와 PCB 보드간 형성된 공간을 활용하여 신호 특성의 열화 방지를 위해 필요로 하는 기능성 소자(예를 들면, 디커플링 커패시터, 인덕터, 저항, 필터 등)들을 장착(즉, 기능성 소자를 입체적 구조로 장착)한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is to mount a package on which at least one semiconductor chip is mounted on a PCB board using solder or to package a package on which at least one semiconductor chip is mounted using multiple line grid (MLG) and solder. When mounted on a board, a functional device (for example, to prevent deterioration of signal characteristics) by utilizing the space formed between the substrate base and the PCB board by the height of the cavity area formed in the multiple line grid or the multiple line grid. By mounting decoupling capacitors, inductors, resistors, filters, etc.) (i.e., mounting the functional elements in a three-dimensional structure), it is easy to achieve the purpose of the present invention through such technical means.

도 1은 본 발명의 바람직한 실시 예에 따른 캐비티를 갖는 멀티플 라인 그리드의 사시도이고, 도 2는 도 1의 A-A'선을 따라 취한 절단면도이다.1 is a perspective view of a multiple line grid having a cavity according to a preferred embodiment of the present invention, Figure 2 is a cross-sectional view taken along the line AA 'of FIG.

도 1을 참조하면, 본 발명의 멀티플 라인 그리드는 내측에 상부와 하부간을 관통하여 전기적으로 연결하는 다수의 메인 스루홀(132)들과 소정 위치에 형성된 캐비티 영역(134)이 형성된 멀티플 라인 그리드 몸체(130)와 멀티플 라인 그리드 몸체(130)와 일정 간격 이격되는 형태를 가지고 캐비티 영역(134) 내에 정렬 배치되며 그 내측에 상부 및 하부간을 관통하여 전기적으로 연결하는 다수의 서브 스루홀(138)이 형성된 디커플링 커패시터 멀티플 라인 그리드(136)를 포함한다.Referring to FIG. 1, the multiple line grid of the present invention has a plurality of main through holes 132 electrically connected to each other through the upper and lower portions thereof, and a multiple line grid having a cavity region 134 formed at a predetermined position. A plurality of sub-thru holes 138 arranged in the cavity area 134 and spaced apart from the body 130 and the multiple line grid body 130 by a predetermined distance therebetween and electrically connected through the upper and lower parts thereof. A decoupling capacitor multiple line grid 136 is formed.

여기에서, 멀티플 라인 그리드 몸체(130)내에 형성된 각 메인 스루홀(132)들은 신호 단자와의 연결을 위한 스루홀들이고, 디커플링 커패시터 멀티플 라인 그리드 몸체(136)내에 형성된 각 서브 스루홀(138)들은 파워 또는 그라운드 단자와의연결을 위한 스루홀들이며, 도면에서의 도시는 생략되었으나, 디커플링 커패시터 멀티플 라인 그리드 몸체(136) 내부에는 디커플링 커패시터 회로가 내장되어 있다.Here, each of the main through holes 132 formed in the multiple line grid body 130 are through holes for connection with signal terminals, and each of the sub through holes 138 formed in the decoupling capacitor multiple line grid body 136 is formed. Through holes for connection to a power or ground terminal, although not shown in the drawing, a decoupling capacitor circuit is embedded in the decoupling capacitor multiple line grid body 136.

또한, 도면에서의 도시는 생략되었으나, 멀티플 라인 그리드 몸체(130)의 내부에는, 필요 또는 용도에 따라 인덕터, 저항, 필터 등의 기능성 소자가 내장될 수 있다.In addition, although not shown in the drawings, a functional element such as an inductor, a resistor, a filter, or the like may be embedded in the multiple line grid body 130 according to necessity or use.

더욱이, 본 발명의 캐비티를 갖는 멀티플 라인 그리드는, 반도체 칩이 상대적으로 큰 용량(크기가 큰)의 디커플링 커패시터를 필요로 하는 경우, 멀티플 라인 그리드 몸체에 형성되는 캐비티 영역의 크기를 확장시켜 큰 용량의 디커플링 커패시터를 삽입하는 방식으로 적절하게 대응할 수 있음은 물론이다.Moreover, the multiple line grid having the cavity of the present invention can be used to expand the size of the cavity area formed in the multiple line grid body when the semiconductor chip requires a relatively large capacity (large size) decoupling capacitor. Of course, it can be appropriately responded by inserting a decoupling capacitor.

따라서, 상술한 바와 같은 구조를 갖는 본 발명의 캐비티를 갖는 멀티플 라인 그리드는, 디커플링 커패시터를 반도체 칩이 실장되는 기판 베이스 상에 직접 탑재하여 전기적으로 연결하는 구조를 갖는 종래 기술과는 달리, 멀티플 라인 그리드 몸체(130)의 내측 소정 부분(예를 들면, 대략 중앙 부분)에 캐비티 영역(134)을 형성하고, 이 캐비티 영역(134)에 디커플링 커패시터 회로가 내장된 멀티플 라인 그리드 몸체(136)를 삽입하여 반도체 칩의 파워 또는 그라운드 단자(패드)에 바로 연결할 수 있도록 하기 때문에, 배선 라인에서의 신호 특성 열화를 최대한 억제할 수 있을 뿐만 아니라 반도체 패키지 기판의 소형화 및 반도체 패키지가 장착되는 PCB 보드의 고밀도화를 실현할 수 있다.Therefore, the multiple line grid having the cavity of the present invention having the structure as described above, unlike the prior art having a structure in which the decoupling capacitor is directly mounted on the substrate base on which the semiconductor chip is mounted and electrically connected thereto, the multiple line is A cavity region 134 is formed in a predetermined inner portion of the grid body 130 (for example, an approximately center portion), and a multiple line grid body 136 having a decoupling capacitor circuit embedded therein is inserted into the cavity region 134. By directly connecting to the power or ground terminal (pad) of the semiconductor chip, not only can the signal characteristic deterioration in the wiring line be suppressed to the maximum, but also the miniaturization of the semiconductor package substrate and the high density of the PCB board on which the semiconductor package is mounted can be achieved. It can be realized.

다음에, 상술한 바와 같은 구조를 갖는 본 발명의 캐비티를 갖는 멀티플 라인 그리드를 이용하여 제조한 고성능 반도체 패키지에 대하여 설명한다.Next, a high performance semiconductor package manufactured using a multiple line grid having a cavity of the present invention having the above structure will be described.

도 3은 본 발명의 바람직한 실시 예1에 따른 캐비티를 갖는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지의 단면도이다.3 is a cross-sectional view of a high performance semiconductor package using a multiple line grid having a cavity according to a first embodiment of the present invention.

도 3을 참조하면, 본 실시 예의 고성능 반도체 패키지는 멀티플 라인 그리드 몸체(130)와 디커플링 멀티플 라인 그리드 몸체(136)로 된 멀티플 라인 그리드(120)와 상부에 반도체 칩(152)이 실장되는 기판 베이스(150)로 구성되며, 멀티플 라인 그리드(120)와 기판 베이스(150)는 솔더 범프 또는 솔더 볼 등의 솔더(140)를 통해 전기적으로 연결되고, 멀티플 라인 그리드(120)와 PCB 보드(110)간은 솔더 범프 또는 솔더 볼 등의 솔더(112)를 통해 전기적으로 연결된다.Referring to FIG. 3, the high performance semiconductor package according to the present embodiment includes a multiple line grid 120 including a multiple line grid body 130 and a decoupling multiple line grid body 136, and a substrate base on which the semiconductor chip 152 is mounted. And the multiple line grid 120 and the substrate base 150 are electrically connected to each other through solder 140 such as solder bumps or solder balls, and the multiple line grid 120 and the PCB board 110. The liver is electrically connected through solder 112 such as solder bumps or solder balls.

여기에서, 반도체 칩(152)은 범프(154)를 통해 기판 베이스(150) 상에 실장되며, 에폭시 수지 등과 같은 보호막(156)으로 봉지된다.Here, the semiconductor chip 152 is mounted on the substrate base 150 through the bump 154 and encapsulated with a protective film 156 such as an epoxy resin.

또한, 솔더(140)는 기판 베이스(150)의 하부 측에 형성된 각 패드(즉, 입출력 노드)와 멀티플 라인 그리드(120) 내 대응하는 각 스루홀(메인 스루홀 또는 서브 스루홀)의 상부 접점간을 전기적으로 접속시키고, 솔더(112)는 멀티플 라인 그리드(120) 내 각 스루홀(메인 스루홀 또는 서브 스루홀)의 하부 접점과 PCB 보드(110) 상에 형성된 대응하는 각 입출력 노드간을 전기적으로 접속시킨다.In addition, the solder 140 may have a top contact of each pad (i.e., input / output node) formed on the lower side of the substrate base 150 and each corresponding through hole (main through hole or sub through hole) in the multiple line grid 120. Electrically connected to each other, and the solder 112 connects the bottom contact of each through hole (main through hole or sub through hole) in the multiple line grid 120 with each corresponding input / output node formed on the PCB board 110. Electrically connected

한편, 멀티플 라인 그리드(120)는, 일 예로서 도 1 및 2에 도시된 바와 같이, 하나의 캐비티 영역(134)과 다수의 메인 스루홀(132)이 내측에 형성된 멀티플 라인 그리드 몸체(130)와 내측에 다수의 서브 스루홀(138)이 형성되며 멀티플 라인 그리드 몸체(130)와 일정 간격 이격되는 형태를 가지고 캐비티 영역(134) 내에 정렬 배치되는 디커플링 커패시터 멀티플 라인 그리드 몸체(136)로 된다.Meanwhile, as shown in FIGS. 1 and 2, the multiple line grid 120 includes a multiple line grid body 130 having one cavity region 134 and a plurality of main through holes 132 formed therein. A plurality of sub-thru holes 138 are formed on the inner side and the decoupling capacitor multiple line grid body 136 arranged in the cavity region 134 to be spaced apart from the multiple line grid body 130 at regular intervals.

여기에서, 멀티플 라인 그리드 몸체(130) 내부에 형성되는 다수의 각 메인 스루홀(132)들은 기판 베이스(150)내에 형성된 전극 배선들을 통해 반도체 칩(152)내 대응하는 각 신호 단자(패드)들과 전기적으로 연결되고, 디커플링 커패시터 멀티플 라인 그리드 몸체(136) 내부에 형성되는 다수의 각 서브 스루홀들(138)은 기판 베이스(150)내에 형성된 전극 배선들을 통해 반도체 칩(152)내 대응하는 각 파워 및 그라운드 단자(패드)들과 전기적으로 연결된다.Here, each of the plurality of main through holes 132 formed in the multiple line grid body 130 may have corresponding signal terminals (pads) in the semiconductor chip 152 through electrode wires formed in the substrate base 150. And a plurality of respective sub through holes 138 formed in the decoupling capacitor multiple line grid body 136 to be electrically connected to each other in the semiconductor chip 152 through electrode wires formed in the substrate base 150. It is electrically connected to the power and ground terminals (pads).

또한, 디커플링 커패시터 멀티플 라인 그리드 몸체(136)의 내부에는 신호 특성의 열화 방지를 위해 필요한 디커플링 커패시터 회로가 내장되어 있으며, 멀티플 라인 그리드 몸체(130) 내부에는 필요에 따라 다수의 기능성 소자(예를 들면, 인덕터, 저항, 필터 등)들이 내장될 수 있다.In addition, the decoupling capacitor multiple line grid body 136 has a decoupling capacitor circuit necessary to prevent deterioration of signal characteristics, and the multiple line grid body 130 includes a plurality of functional elements (for example, as needed). , Inductors, resistors, filters, etc.) may be incorporated.

따라서, 상술한 바와 같은 구조를 갖는 본 실시 예에 따른 고성능 반도체 패키지는, 디커플링 커패시터를 반도체 칩이 실장되는 기판 베이스 상에 직접 탑재하여 전기적으로 연결하는 구조를 갖는 전술한 종래의 패키지와는 달리, 기판 베이스와 PCB 보드간을 캐비티 영역이 형성된 멀티플 라인 그리드로 연결하고, 캐비티 영역에 디커플링 커패시터 멀티플 라인 그리드 몸체를 실장하는 형태, 즉 캐비티 영역을 통해 확보되는 기판 베이스와 PCB 보드 사이의 공간 영역(캐비티 영역)에 반도체 칩의 파워 또는 그라운드 단자(패드)와 전기적으로 연결되는 디커플링 커패시터 회로를 실장함으로써, 디커플링 커패시터로 인한 배선 라인의 증가를 억제할 수 있어 신호 특성의 열화를 효과적으로 방지할 수 있으며, 또한 반도체 패키지 기판의 소형화 및 반도체 패키지가 장착되는 PCB 보드의 고밀도화를 실현할 수 있다.Therefore, the high performance semiconductor package according to the present embodiment having the structure as described above, unlike the aforementioned conventional package having a structure in which the decoupling capacitor is directly mounted on the substrate base on which the semiconductor chip is mounted and electrically connected thereto, The space between the substrate base and the PCB board, which is secured through the cavity area, is formed by connecting the substrate base and the PCB board with a multiple line grid having a cavity area and mounting a decoupling capacitor multiple line grid body in the cavity area. By mounting a decoupling capacitor circuit electrically connected to the power or ground terminal (pad) of the semiconductor chip, the increase in the wiring line due to the decoupling capacitor can be suppressed, and the deterioration of signal characteristics can be effectively prevented. Miniaturization of Semiconductor Package Substrate and Semiconductor It is possible to realize a high density of the PCB board that the package is mounted.

더욱이, 본 실시 예에 따른 고성능 반도체 패키지는, 디커플링 소자, 기능성 소자 등이 기판 베이스를 경유하는 반도체 내 대응하는 패드와 PCB 보드 내 대응하는 입출력 노드와 일직선상으로 직결되는 구조를 갖기 때문에 디커플링 소자, 기능성 소자 등에 기인하는 I/O 단자의 불필요한 낭비를 방지할 수 있다.Furthermore, the high-performance semiconductor package according to the present embodiment has a structure in which the decoupling element, the functional element, and the like are directly connected to the corresponding pads in the semiconductor via the substrate base and the corresponding input / output nodes in the PCB board in a straight line. Unnecessary waste of I / O terminals due to functional elements or the like can be prevented.

도 4는 실시 예1의 변형 실시 예를 위해 사용되는 소켓 하우징의 사시도이고, 도 5는 본 발명의 실시 예1의 변형 실시 예에 따른 캐비티를 갖는 멀티플 라인 그리드와 소켓 하우징을 이용한 고성능 반도체 패키지의 단면도이다.4 is a perspective view of a socket housing used for a modified embodiment of the first embodiment, Figure 5 is a high performance semiconductor package using a multiple line grid and socket housing having a cavity according to a modified embodiment of the first embodiment of the present invention It is a cross section.

도 4를 참조하면, 본 변형 실시 예의 반도체 패키지에 사용되는 소켓 하우징(402)의 내부에는 N×N개의 도전성 접속핀(404)이 삽입 고정되어 있는데, 각 도전성 접속핀(404)의 일측 자유단들은 멀티플 라인 그리드의 대응하는 각 패드들과 전기적으로 연결되고, 타측 자유단들은 PCB 보드 내 대응하는 입출력 노드에 고정 접속된다.Referring to FIG. 4, N × N conductive connecting pins 404 are inserted and fixed inside the socket housing 402 used in the semiconductor package of the present modified embodiment, and one free end of each conductive connecting pin 404 is fixed. They are electrically connected to the corresponding respective pads of the multiple line grid, and the other free ends are fixedly connected to the corresponding input / output nodes in the PCB board.

도 5를 참조하면, 솔더 범프 또는 솔더 볼 등의 솔더(154)를 통해 상부에 반도체 칩(152)이 장착되어 전기적으로 연결되고, 에폭시 수지 등과 같은 보호막(156)으로 봉지되는 기판 베이스(150)의 하부에 솔더(140)를 통해 캐비티 영역이 형성된 멀티플 라인 그리드 몸체(130)와 캐비티 영역에 삽입된 디커플링 커패시터 멀티플 라인 그리드 몸체(136)로 된 멀티플 라인 그리드(120)가 접속되는 구조는, 전술한 실시 예1에서와 실질적으로 동일하다.Referring to FIG. 5, the substrate base 150 is mounted on the semiconductor chip 152 and electrically connected to the upper portion through a solder 154 such as solder bump or solder ball, and is encapsulated with a protective film 156 such as an epoxy resin. The structure in which the multiple line grid body 130 having the cavity region formed through the solder 140 and the multiple line grid 120 formed of the decoupling capacitor multiple line grid body 136 inserted into the cavity region is connected to the lower portion of the above-described structure is described above. It is substantially the same as in Example 1.

다만, 전술한 실시 예1에서와 차이점이 있다면, 멀티플 라인 그리드(120)가 PCB 보드(110) 상에 직접 접속되는 것이 아니라, 다수의 도전성 접속핀(404)을 갖는 소켓 하우징(402)을 통해 PCB 보드(110) 상에 전기적으로 접속된다는 것이며, 또한 그 상부에 반도체 칩(152)이 실장되고 그 하부에 멀티플 라인 그리드(120)가 장착된 기판 베이스(150)가 압착 부재(502)와 고정 부재(504)에 의해 PCB 보드(110) 상에 고정 지지된다는 점이 다르다.However, if there is a difference from the first embodiment described above, the multiple line grid 120 is not directly connected to the PCB board 110, but through the socket housing 402 having a plurality of conductive connecting pins 404. The substrate base 150, which is electrically connected on the PCB board 110 and has a semiconductor chip 152 mounted thereon and a multiple line grid 120 mounted thereunder, is fixed to the crimping member 502. The difference is that the member 504 is fixedly supported on the PCB board 110.

이때, 사용되는 소켓 하우징(402)은 멀티플 라인 그리드(120) 내에 형성된 메인 스루홀 및 서브 스루홀들의 개수 및 배치 형태와 대응하는 개수 및 배치 형태의 도전성 접속핀(404)을 갖는 소켓 하우징이다. 또한, 각 도전성 접속핀(404)의 상부측 자유단들은 멀티플 라인 그리드(120) 내 메인 스루홀 또는 서브 스루홀에 형성된 대응하는 각 접점(132a)들과 전기적으로 연결되고, 하부측 자유단들은 PCB 보드(110) 내 대응하는 입출력 노드에 고정 접속된다.In this case, the socket housing 402 to be used is a socket housing having conductive connection pins 404 in a number and arrangement form corresponding to the number and arrangement of main through holes and sub through holes formed in the multiple line grid 120. In addition, the upper free ends of each conductive connecting pin 404 are electrically connected to the corresponding respective contacts 132a formed in the main through hole or the sub through hole in the multiple line grid 120, and the lower free ends are It is fixedly connected to the corresponding input / output node in the PCB board 110.

보다 상세하게, 일단이 기판 베이스(150)의 상부 외곽 부분을 소정 길이만큼 에워싸는 형태로 접촉되고 타단이 PCB 보드(110) 상에 소정 넓이만큼 접촉되는 압착 부재(502)가 정렬되며, PCB 보드(110) 상에 접촉되는 압착 부재(502)의 타단 측에는 압착 부재(502)와 PCB 보드(110)간을 관통하여 고정할 수 있는 고정 부재(504)가 형성되어 있다. 여기에서, 고정 부재(504)로서는, 예를 들면 고정핀, 스크류 등이 사용될 수 있다.More specifically, the crimping member 502 having one end contacting the upper outer portion of the substrate base 150 by a predetermined length and the other end contacting the PCB outer portion by a predetermined width is aligned, and the PCB board ( The other end of the pressing member 502 in contact with the 110 is formed with a fixing member 504 that can be fixed through the pressing member 502 and the PCB board 110 through. Here, as the fixing member 504, for example, a fixing pin, a screw, or the like can be used.

상술한 바와 같이, 본 변형 실시 예에 따르면, PCB 보드(110)상에 고정 접착된 소켓 하우징(402)의 목표 위치에 멀티플 라인 그리드(120)가 하부에 장착된 기판 베이스(150)를 정렬시킨 후에 고정 부재(504)를 PCB 보드(110)에 조립하여 기판 베이스(150)를 PCB 보드(110)상에 고정시킴으로써, 기판 베이스(150)의 하부에 장착된 멀티플 라인 그리드(120)의 각 입출력 접점들과 이들에 각각 대응하는 소켓 하우징(402)내 각 도전성 접속핀(404) 및 각 도전성 접속핀(404)에 각각 대응하는 PCB 보드(110)내의 각 입출력 노드간이 전기적으로 접속되는 반도체 패키지가 완성된다.As described above, according to the present exemplary embodiment, the substrate base 150 having the multiple line grid 120 mounted below is aligned at a target position of the socket housing 402 fixedly bonded on the PCB board 110. Later, the fixing member 504 is assembled to the PCB board 110 to fix the substrate base 150 on the PCB board 110, thereby allowing each input and output of the multiple line grid 120 mounted below the substrate base 150. The semiconductor package is electrically connected between the contacts and the respective I / O nodes in the PCB board 110 corresponding to the conductive connecting pins 404 and the conductive connecting pins 404 in the socket housing 402 respectively. Is completed.

따라서, 본 변형 실시 예에 따르면, 비록 소켓 하우징과 PCB 보드로의 장착을 위한 압착 및 고정 부재를 사용한다는 점에 있어서 전술한 실시 예1과 구조적인 차이점은 있으나, 실질적으로 전술한 실시 예1에서와 동일한 결과(효과)를 얻을 수 있다.Therefore, according to this modified embodiment, although there is a structural difference from the above-described embodiment 1 in that the use of the pressing and fixing members for mounting to the socket housing and the PCB board, substantially in the above-described embodiment 1 The same result (effect) can be obtained.

도 6은 본 발명의 실시 예2에 따른 멀티플 라인 그리드를 이용한 고성능 반도체 패키지의 단면도이고, 도 7은 도 6에 도시된 반도체 패키지에서의 멀티플 라인 그리드의 평면 배치도이다.6 is a cross-sectional view of a high performance semiconductor package using a multiple line grid according to a second embodiment of the present invention, and FIG. 7 is a plan view of the multiple line grid in the semiconductor package shown in FIG. 6.

도 6 및 도 7을 참조하면, 본 실시 예에 따른 고성능 반도체 패키지는, 멀티플 라인 그리드와 디커플링 멀티플 라인 그리드를 이용한다는 관점에서 볼 때 전술한 실시 예와 유사하지만, 디커플링 멀티플 라인 그리드 몸체를 삽입 가능한 구조의 캐비티를 갖는 멀티플 라인 그리드를 이용하는 전술한 실시 예1과는 달리, 각각 분리된 구조의 멀티플 라인 그리드와 디커플링 멀티플 라인 그리드를 이용한다는 점이 다르다.6 and 7, the high-performance semiconductor package according to the present embodiment is similar to the above-described embodiment in view of using a multiple line grid and a decoupling multiple line grid, but can insert a decoupling multiple line grid body. Unlike the above-described Embodiment 1 using the multiple line grid having the cavity of the structure, the difference is that the multiple line grid and the decoupling multiple line grid each have separate structures.

즉, 본 실시 예에 따른 고성능 반도체 패키지는, 범프(674)를 통해 실장되어 보호막(676)으로 봉지된 반도체 칩(672)이 실장된 기판 베이스(670)와 PCB 보드(610)를 내측에 다수의 메인 스루홀(632)이 형성된 N개의 멀티플 라인그리드(630)와 내측에 다수의 서브 스루홀(652)이 형성된 하나의 디커플링 멀티플 라인 그리드(650)를 이용하여 연결한다는 점이 전술한 실시 에에 따른 고성능 반도체 패키지와는 다르다.That is, the high-performance semiconductor package according to the present exemplary embodiment includes a plurality of PCB bases 670 and a substrate base 670 on which the semiconductor chip 672 mounted with the bump 674 and encapsulated with the protective film 676 is mounted. According to the above-mentioned embodiment, the N multiple line grids 630 in which the main through holes 632 are formed and the decoupling multiple line grids 650 in which a plurality of sub through holes 652 are formed are connected to each other. It is different from a high performance semiconductor package.

보다 상세하게, 반도체 칩(672)에서 필요로 하는 커패시터 용량을 갖는 디커플링 커패시터 멀티플 라인 그리드(650)를 기판 베이스(670)와 PCB 보드(610) 사이에 장착 배치하고, 기판 베이스(670)와 PCB 보드(610)간의 나머지 영역에 N개의 멀티플 라인 그리드(630)를 각각 장착 배치한다.More specifically, a decoupling capacitor multiple line grid 650 having the capacitor capacity required by the semiconductor chip 672 is mounted between the substrate base 670 and the PCB board 610, and the substrate base 670 and the PCB are mounted. N multiple line grids 630 are mounted in the remaining areas between the boards 610.

여기에서, 멀티플 라인 그리드(630) 내부에 형성되는 다수의 각 메인 스루홀(632)들은 기판 베이스(670)내에 형성된 전극 배선들을 통해 반도체 칩(672)내 대응하는 각 신호 단자(패드)들과 전기적으로 연결되고, 디커플링 커패시터 멀티플 라인 그리드(650) 내부에 형성되는 다수의 각 서브 스루홀들(652)은 기판 베이스(670)내에 형성된 전극 배선들을 통해 반도체 칩(672)내 대응하는 각 파워 및 그라운드 단자(패드)들과 전기적으로 연결된다.Here, each of the plurality of main through holes 632 formed in the multiple line grid 630 is connected to the corresponding signal terminals (pads) in the semiconductor chip 672 through electrode wires formed in the substrate base 670. Each of the plurality of sub through holes 652, which are electrically connected and formed inside the decoupling capacitor multiple line grid 650, has corresponding respective power in the semiconductor chip 672 via electrode wirings formed in the substrate base 670. It is electrically connected to the ground terminals (pads).

보다 상세하게, 솔더 범프 또는 솔더볼 등의 솔더(660)는 기판 베이스(670)의 하부 측에 형성된 각 패드(즉, 입출력 노드)와 멀티플 라인 그리드(630) 또는 디커플링 커패시터 멀티플 라인 그리드(650) 내 대응하는 각 스루홀(메인 스루홀 또는 서브 스루홀)의 상부 접점간을 전기적으로 접속시키고, 솔더 범프 또는 솔더볼 등의 솔더(620)는 멀티플 라인 그리드(630) 또는 디커플링 커패시터 멀티플 라인 그리드(650) 내 대응하는 각 스루홀(메인 스루홀 또는 서브 스루홀)의 하부 접점과 PCB 보드(610) 상에 형성된 대응하는 각 입출력 노드간을 전기적으로 접속시킨다.More specifically, solder 660, such as solder bumps or solder balls, is formed within each pad (ie, input / output node) and multiple line grid 630 or decoupling capacitor multiple line grid 650 formed on the lower side of the substrate base 670. The upper contact of each corresponding through hole (main through hole or sub through hole) is electrically connected, and solder 620 such as solder bump or solder ball is connected to the multiple line grid 630 or the decoupling capacitor multiple line grid 650. The bottom contact of each corresponding through hole (main through hole or sub through hole) and the corresponding respective input / output nodes formed on the PCB board 610 are electrically connected.

따라서, 상술한 바와 같은 구조를 갖는 본 실시 예에 따른 고성능 반도체 패키지는, 디커플링 커패시터를 반도체 칩이 실장되는 기판 베이스 상에 직접 탑재하여 전기적으로 연결하는 구조를 갖는 전술한 종래의 패키지와는 달리, 기판 베이스와 PCB 보드 사이의 멀티플 라인 그리드에 의해 형성되는 공간 영역에 반도체 칩의 파워 또는 그라운드 단자(패드)와 전기적으로 연결되는 별도의 디커플링 커패시터 멀티플 라인 그리드를 삽입 실장함으로써, 전술한 실시 예1에서와 마찬가지로, 디커플링 커패시터로 인한 배선 신호 라인의 증가를 억제할 수 있어 신호 특성의 열화를 효과적으로 방지할 수 있으며, 또한 반도체 패키지 기판의 소형화 및 반도체 패키지가 장착되는 PCB 보드의 고밀도화를 실현할 수 있다.Therefore, the high performance semiconductor package according to the present embodiment having the structure as described above, unlike the aforementioned conventional package having a structure in which the decoupling capacitor is directly mounted on the substrate base on which the semiconductor chip is mounted and electrically connected thereto, In the above-described Embodiment 1, by inserting a separate decoupling capacitor multiple line grid electrically connected to the power or ground terminal (pad) of the semiconductor chip in the space region formed by the multiple line grid between the substrate base and the PCB board, Similarly, the increase in the wiring signal line due to the decoupling capacitor can be suppressed to effectively prevent deterioration of signal characteristics, and the miniaturization of the semiconductor package substrate and the high density of the PCB board on which the semiconductor package is mounted can be realized.

도 8은 본 발명의 실시 예2의 변형 실시 예에 따른 멀티플 라인 그리드와 소켓 하우징을 이용한 고성능 반도체 패키지의 단면도이다.8 is a cross-sectional view of a high performance semiconductor package using a multiple line grid and a socket housing according to a modified example of Embodiment 2 of the present invention.

도 8을 참조하면, 솔더 범프 또는 솔더 볼 등의 솔더(674)를 통해 상부에 반도체 칩(672)이 장착되어 전기적으로 연결되고, 에폭시 수지 등과 같은 보호막(676)으로 봉지되는 기판 베이스(670)의 하부에 솔더(660)를 통해 서로 독립적으로 형성된 멀티플 라인 그리드(630)와 디커플링 커패시터 멀티플 라인 그리드(650)가 접속되는 구조는, 전술한 실시 예2에서와 실질적으로 동일하다.Referring to FIG. 8, a substrate base 670 is mounted on and electrically connected to a semiconductor chip 672 through solder 674 such as solder bumps or solder balls, and is encapsulated with a protective film 676 such as an epoxy resin. The structure in which the multiple line grid 630 and the decoupling capacitor multiple line grid 650, which are formed independently of each other through the solder 660 at the bottom thereof, is connected to each other, is substantially the same as in Embodiment 2 described above.

다만, 전술한 실시 예2에서와 차이점이 있다면, 멀티플 라인 그리드(630)와 디커플링 커패시터 멀티플 라인 그리드(650)가 PCB 보드(610) 상에 직접 접속되는 것이 아니라, 다수의 도전성 접속핀(804)을 갖는 소켓 하우징(802)을 통해 PCB 보드(610) 상에 전기적으로 접속된다는 것이며, 또한 그 상부에 반도체 칩(672)이 실장되고 그 하부에 멀티플 라인 그리드(630) 및 디커플링 커패시터 멀티플 라인 그리드(650)가 장착된 기판 베이스(670)가 압착 부재(806)와 고정 부재(808)에 의해 PCB 보드(610) 상에 고정 지지된다는 점이 다르다.However, if there is a difference from the above-described Embodiment 2, the multiple line grid 630 and the decoupling capacitor multiple line grid 650 are not directly connected to the PCB board 610, but a plurality of conductive connection pins 804 Is electrically connected to the PCB board 610 through a socket housing 802 having a semiconductor housing 802, and a semiconductor chip 672 is mounted on the upper portion thereof, and a multiple line grid 630 and a decoupling capacitor multiple line grid on the lower portion thereof. The difference is that the substrate base 670 on which the 650 is mounted is fixedly supported on the PCB board 610 by the pressing member 806 and the fixing member 808.

이때, 사용되는 소켓 하우징(802)은 멀티플 라인 그리드(630) 및 디커플링 커패시터 멀티플 라인 그리드(650) 내에 형성된 메인 스루홀 및 서브 스루홀들의 개수 및 배치 형태와 대응하는 개수 및 배치 형태의 도전성 접속핀(804)을 갖는 소켓 하우징이다. 또한, 각 도전성 접속핀(804)의 상부측 자유단들은 멀티플 라인 그리드(630) 내 메인 스루홀 또는 디커플링 커패시터 멀티플 라인 그리드(650) 내 서브 스루홀에 형성된 대응하는 각 접점(620a)들과 전기적으로 연결되고, 하부측 자유단들은 PCB 보드(610) 내 대응하는 입출력 노드에 고정 접속된다.At this time, the socket housing 802 used is a conductive connection pin of the number and arrangement form corresponding to the number and arrangement of the main through holes and the sub through holes formed in the multiple line grid 630 and the decoupling capacitor multiple line grid 650. A socket housing with 804. In addition, the upper free ends of each conductive connecting pin 804 are electrically connected to the corresponding respective contacts 620a formed in the main through hole in the multiple line grid 630 or the sub through hole in the decoupling capacitor multiple line grid 650. And the lower free ends are fixedly connected to corresponding input / output nodes in the PCB board 610.

보다 상세하게, 일단이 기판 베이스(670)의 상부 외곽 부분을 소정 길이만큼 에워싸는 형태로 접촉되고 타단이 PCB 보드(610) 상에 소정 넓이만큼 접촉되는 압착 부재(806)가 정렬되며, PCB 보드(610) 상에 접촉되는 압착 부재(806)의 타단 측에는 압착 부재(806)와 PCB 보드(610)간을 관통하여 고정할 수 있는 고정 부재(808)가 형성되어 있다. 여기에서, 고정 부재(808)로서는, 예를 들면 고정핀, 스크류 등이 사용될 수 있다.More specifically, the crimping member 806, one end of which contacts the upper outer portion of the substrate base 670 by a predetermined length and the other end contacts the predetermined width on the PCB board 610, is aligned, and the PCB board ( The other end side of the pressing member 806 in contact with the 610 is formed with a fixing member 808 that can be fixed through the pressing member 806 and the PCB board 610. Here, for example, a fixing pin, a screw, or the like may be used as the fixing member 808.

상술한 바와 같이, 본 변형 실시 예에 따르면, PCB 보드(610)상에 고정 접착된 소켓 하우징(802)의 목표 위치에 멀티플 라인 그리드(630)와 디커플링 커패시터 멀티플 라인 그리드(650)가 하부에 장착된 기판 베이스(670)를 정렬시킨 후에 고정부재(808)를 PCB 보드(610)에 조립하여 기판 베이스(670)를 PCB 보드(610)상에 고정시킴으로써, 기판 베이스(670)의 하부에 장착된 멀티플 라인 그리드(630) 및 디커플링 커패시터 멀티플 라인 그리드(650)의 각 입출력 접점들과 이들에 각각 대응하는 소켓 하우징(802)내 각 도전성 접속핀(804) 및 각 도전성 접속핀(804)에 각각 대응하는 PCB 보드(610)내의 각 입출력 노드간이 전기적으로 접속되는 반도체 패키지가 완성된다.As described above, according to the present exemplary embodiment, the multiple line grid 630 and the decoupling capacitor multiple line grid 650 are mounted on the lower portion at the target position of the socket housing 802 fixedly bonded on the PCB board 610. After aligning the substrate base 670, the fixing member 808 is assembled to the PCB board 610 to fix the substrate base 670 on the PCB board 610, thereby being mounted under the substrate base 670. Corresponding to the respective input / output contacts of the multiple line grid 630 and the decoupling capacitor multiple line grid 650 and the respective conductive connecting pins 804 and the respective conductive connecting pins 804 in the socket housing 802 respectively corresponding thereto. A semiconductor package is electrically connected between input / output nodes in the PCB board 610.

따라서, 본 변형 실시 예에 따르면, 비록 소켓 하우징과 PCB 보드로의 장착을 위한 압착 및 고정 부재를 사용한다는 점에 있어서 전술한 실시 예2와 구조적인 차이점은 있으나, 실질적으로 전술한 실시 예2에서와 동일한 결과(효과)를 얻을 수 있다.Therefore, according to the present modified embodiment, although there is a structural difference from the above-described embodiment 2 in that the use of the crimping and fixing member for mounting to the socket housing and the PCB board, in the above-described embodiment 2 The same result (effect) can be obtained.

한편, 본 발명의 다양한 실시 예들에서는 솔더 범프 또는 솔더볼 등의 솔더를 이용하는 방식으로 고성능 반도체 패키지를 제조하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 랜드를 이용하는 방식(LGA)으로 고성능 반도체 패키지를 제조할 수 있음은 물론이다.Meanwhile, various embodiments of the present invention have been described as manufacturing a high performance semiconductor package by using a solder such as solder bumps or solder balls, but the present invention is not necessarily limited thereto. Of course, the semiconductor package can be manufactured.

이상 설명한 바와 같이 본 발명에 따르면, 디커플링 커패시터를 반도체 칩이 실장되는 기판 베이스 상에 직접 탑재하여 전기적으로 연결하는 구조를 갖는 전술한 종래의 패키지와는 달리, 기판 베이스와 PCB 보드간을 디커플링 커패시터 멀티플 라인 그리드가 삽입 실장되는 캐비티 영역이 형성된 멀티플 라인 그리드 또는 멀티플 라인 그리드와 디커플링 커패시터 멀티플 라인 그리드로 연결, 즉 캐비티를갖는 멀티플 라인 그리드 또는 멀티플 라인 그리드를 통해 확보되는 기판 베이스와 PCB 보드 사이의 공간 영역에 반도체 칩의 파워 또는 그라운드 단자(패드)와 전기적으로 연결되는 디커플링 커패시터 회로를 실장함으로써, 디커플링 커패시터로 인한 배선 라인의 증가를 억제할 수 있어 신호 특성의 열화를 효과적으로 방지할 수 있으며, 또한 반도체 패키지 기판의 소형화 및 반도체 패키지가 장착되는 PCB 보드의 고밀도화를 실현할 수 있다.As described above, according to the present invention, unlike the above-described conventional package having a structure in which the decoupling capacitor is directly mounted on the substrate base on which the semiconductor chip is mounted and electrically connected, the decoupling capacitor multiple between the substrate base and the PCB board. Multiple line grid or multiple line grid with cavity area into which the line grid is inserted and connected to the decoupling capacitor multiple line grid, ie the space area between the PCB base and the PCB board secured by the multiple line grid or multiple line grid with cavity By mounting a decoupling capacitor circuit electrically connected to the power or ground terminal (pad) of the semiconductor chip, the increase in the wiring line due to the decoupling capacitor can be suppressed, and the deterioration of signal characteristics can be effectively prevented. The miniaturization of the package substrate and the high density of the PCB board on which the semiconductor package is mounted can be realized.

Claims (15)

반도체 소자의 패키징하거나 보드(PCB) 상에 반도체 소자를 실장하는데 이용되는 멀티플 라인 그리드에 있어서,In a multiple line grid used for packaging a semiconductor device or mounting a semiconductor device on a board (PCB), 그 내부의 소정 부분에 캐비티 영역이 형성된 멀티플 라인 그리드 몸체;A multiple line grid body having a cavity region formed in a predetermined portion thereof; 상기 캐비티 영역 이외의 영역 내측에 위치하며, 상부 및 하부간을 관통하여 전기적으로 연결하는 다수의 메인 스루홀;A plurality of main through holes positioned inside an area other than the cavity area and electrically connected between upper and lower parts; 상기 멀티플 라인 그리드 몸체와 일정 간격 이격되는 형태로 상기 캐비티 영역 내에 정렬 배치되는 디커플링 커패시터 멀티플 라인 그리드 몸체; 및A decoupling capacitor multiple line grid body arranged in the cavity area at a predetermined distance from the multiple line grid body; And 상기 디커플링 커패시터 멀티플 라인 그리드 몸체의 내측에 위치하며, 상부 및 하부간을 관통하여 전기적으로 연결하는 다수의 서브 스루홀로 이루어진 캐비티를 갖는 멀티플 라인 그리드.And a cavity formed in the decoupling capacitor multiple line grid body and having a cavity composed of a plurality of sub through holes electrically connected between upper and lower portions. 제 1 항에 있어서, 상기 각 서브 스루홀은, 파워 또는 그라운드 단자와의 연결을 위해 사용되는 것을 특징으로 하는 캐비티를 갖는 멀티플 라인 그리드.The multiple line grid of claim 1, wherein each of the sub through holes is used for connection to a power or ground terminal. 제 1 항에 있어서, 상기 멀티플 라인 그리드 몸체의 내부에는, 적어도 하나의 기능성 소자가 내장되는 것을 특징으로 하는 캐비티를 갖는 멀티플 라인 그리드.The multiple line grid having a cavity according to claim 1, wherein at least one functional element is embedded in the multiple line grid body. 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서,A semiconductor package in which at least one semiconductor chip is mounted and electrically mounted at an arbitrary position on a PCB board using a BGA or LGA, 적어도 하나의 반도체 칩이 실장된 기판 베이스;A substrate base on which at least one semiconductor chip is mounted; 내측에 상, 하부를 관통하는 형상의 캐비티 영역이 형성된 멀티플 라인 그리드 몸체;A multiple line grid body having a cavity region having a shape penetrating an upper portion and a lower portion thereof; 상기 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 메인 스루홀;A plurality of main through holes respectively formed inside the multiple line grid body and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; 상기 멀티플 라인 그리드 몸체와 일정 간격 이격되는 형태로 상기 캐비티 영역 내에 정렬 배치되는 디커플링 커패시터 멀티플 라인 그리드 몸체; 및A decoupling capacitor multiple line grid body arranged in the cavity area at a predetermined distance from the multiple line grid body; And 상기 디커플링 커패시터 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.A multiple line grid formed on the inside of the decoupling capacitor multiple line grid body, the multiple line grid comprising a plurality of sub-thru holes connected at one side to a corresponding pad in the semiconductor chip and at the other side to a corresponding input / output node in the PCB board. High performance semiconductor package. 제 4 항에 있어서, 상기 각 서브 스루홀은, 파워 또는 그라운드 단자와의 연결을 위해 사용되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.5. The high performance semiconductor package of claim 4, wherein each of the sub through holes is used for connection to a power or ground terminal. 제 4 항에 있어서, 상기 멀티플 라인 그리드 몸체의 내부에는, 적어도 하나의 기능성 소자가 내장되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.The high performance semiconductor package according to claim 4, wherein at least one functional element is embedded in the multiple line grid body. 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서,A semiconductor package in which at least one semiconductor chip is mounted and electrically mounted at an arbitrary position on a PCB board using a BGA or LGA, 적어도 하나의 반도체 칩이 실장된 기판 베이스;A substrate base on which at least one semiconductor chip is mounted; 내측에 상, 하부를 관통하는 형상의 캐비티 영역이 형성된 멀티플 라인 그리드 몸체;A multiple line grid body having a cavity region having a shape penetrating an upper portion and a lower portion thereof; 상기 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 메인 스루홀;A plurality of main through holes respectively formed inside the multiple line grid body and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; 상기 멀티플 라인 그리드 몸체와 일정 간격 이격되는 형태로 상기 캐비티 영역 내에 정렬 배치되는 디커플링 커패시터 멀티플 라인 그리드 몸체;A decoupling capacitor multiple line grid body arranged in the cavity area at a predetermined distance from the multiple line grid body; 상기 디커플링 커패시터 멀티플 라인 그리드 몸체의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀;A plurality of sub through holes respectively formed inside the decoupling capacitor multiple line grid body and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; 그 내부에 상기 다수의 메인 및 서브 스루홀들과 배치 가능한 형태로 형성된 다수의 도전성 접속핀을 구비하며, 상기 각 도전성 접속핀의 일측 접점이 상기 PCB 보드 내 대응하는 각 입출력 노드에 각각 접촉되며, 상기 각 도전성 접속핀의 타측 접점이 상기 각 메인 스루홀 또는 서브 스루홀에 각각 접촉되는 소켓 하우징; 및It has a plurality of conductive connecting pins formed in a form that can be arranged with the plurality of main and sub through holes therein, one side contact of each conductive connecting pin is in contact with each corresponding input and output node in the PCB board, A socket housing in which the other side contact of each conductive connecting pin is in contact with each of the main through hole and the sub through hole; And 일단이 상기 기판 베이스의 상부 외곽 부분을 소정 길이만큼 에워싸는 형태로 접촉되고, 타단이 상기 PCB 보드 상에 고정 조립됨으로써, 상기 기판 베이스 및 소켓 하우징을 상기 PCB 보드 상에 접속 고정시키는 압착 수단으로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.One end is formed in contact with the form surrounding the upper outer portion of the substrate base by a predetermined length, and the other end is fixed and assembled on the PCB board, multiple consisting of crimping means for connecting and fixing the substrate base and the socket housing on the PCB board High performance semiconductor package using line grid. 제 7 항에 있어서, 상기 각 서브 스루홀은, 파워 또는 그라운드 단자와의 연결을 위해 사용되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.8. The high performance semiconductor package of claim 7, wherein each of the sub through holes is used for connection to a power or ground terminal. 제 7 항에 있어서, 상기 멀티플 라인 그리드 몸체의 내부에는, 적어도 하나의 기능성 소자가 내장되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.8. The high performance semiconductor package according to claim 7, wherein at least one functional element is embedded in the multiple line grid body. 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서,A semiconductor package in which at least one semiconductor chip is mounted and electrically mounted at an arbitrary position on a PCB board using a BGA or LGA, 적어도 하나의 반도체 칩이 실장된 기판 베이스;A substrate base on which at least one semiconductor chip is mounted; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 멀티플 라인 그리드;A multiple line grid inserted and mounted in a space area between the PCB board and the substrate base; 상기 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력노드와 접속되는 다수의 메인 스루홀;A plurality of main through holes respectively formed inside the multiple line grid and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 디커플링 커패시터 멀티플 라인 그리드; 및A decoupling capacitor multiple line grid inserted in and spaced between the PCB board and the substrate base; And 상기 디커플링 커패시터 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.A multiple line grid having a plurality of sub-thru holes formed on the inside of the decoupling capacitor multiple line grid and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board. High performance semiconductor package. 제 10 항에 있어서, 상기 각 서브 스루홀은, 파워 또는 그라운드 단자와의 연결을 위해 사용되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.The high performance semiconductor package using a multiple line grid according to claim 10, wherein each of the sub through holes is used for connection to a power or ground terminal. 제 10 항에 있어서, 상기 멀티플 라인 그리드의 내부에는, 적어도 하나의 기능성 소자가 내장되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.The high performance semiconductor package according to claim 10, wherein at least one functional element is embedded in the multiple line grid. 적어도 하나의 반도체 칩이 탑재되며, BGA 또는 LGA를 이용하여 PCB 보드 상의 임의의 위치에 전기적으로 장착되는 반도체 패키지에 있어서,A semiconductor package in which at least one semiconductor chip is mounted and electrically mounted at an arbitrary position on a PCB board using a BGA or LGA, 적어도 하나의 반도체 칩이 실장된 기판 베이스;A substrate base on which at least one semiconductor chip is mounted; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 멀티플 라인 그리드;A multiple line grid inserted and mounted in a space area between the PCB board and the substrate base; 상기 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 메인 스루홀;A plurality of main through holes respectively formed inside the multiple line grid and having one contact point connected to a corresponding pad in the semiconductor chip and the other contact point connected to a corresponding input / output node in the PCB board; 상기 PCB 보드와 기판 베이스 사이의 공간 영역에 삽입 장착되는 디커플링 커패시터 멀티플 라인 그리드;A decoupling capacitor multiple line grid inserted in and spaced between the PCB board and the substrate base; 상기 디커플링 커패시터 멀티플 라인 그리드의 내측에 각각 형성되며, 일측 접점이 상기 반도체 칩 내 대응하는 패드와 접속되고 타측 접점이 상기 PCB 보드 내 대응하는 입출력 노드와 접속되는 다수의 서브 스루홀;A plurality of sub through holes respectively formed inside the decoupling capacitor multiple line grid, wherein one contact is connected to a corresponding pad in the semiconductor chip and the other contact is connected to a corresponding input / output node in the PCB board; 그 내부에 상기 다수의 메인 및 서브 스루홀들과 배치 가능한 형태로 형성된 다수의 도전성 접속핀을 구비하며, 상기 각 도전성 접속핀의 일측 접점이 상기 PCB 보드 내 대응하는 각 입출력 노드에 각각 접촉되며, 상기 각 도전성 접속핀의 타측 접점이 상기 각 메인 스루홀 또는 서브 스루홀에 각각 접촉되는 소켓 하우징; 및It has a plurality of conductive connecting pins formed in a form that can be arranged with the plurality of main and sub through holes therein, one side contact of each conductive connecting pin is in contact with each corresponding input and output node in the PCB board, A socket housing in which the other side contact of each conductive connecting pin is in contact with each of the main through hole and the sub through hole; And 일단이 상기 기판 베이스의 상부 외곽 부분을 소정 길이만큼 에워싸는 형태로 접촉되고, 타단이 상기 PCB 보드 상에 고정 조립됨으로써, 상기 기판 베이스 및 소켓 하우징을 상기 PCB 보드 상에 접속 고정시키는 압착 수단으로 이루어진 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.One end is formed in contact with the form surrounding the upper outer portion of the substrate base by a predetermined length, and the other end is fixed and assembled on the PCB board, multiple consisting of crimping means for connecting and fixing the substrate base and the socket housing on the PCB board High performance semiconductor package using line grid. 제 13 항에 있어서, 상기 각 서브 스루홀은, 파워 또는 그라운드 단자와의 연결을 위해 사용되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.The high performance semiconductor package according to claim 13, wherein each of the sub through holes is used for connection to a power or ground terminal. 제 13 항에 있어서, 상기 멀티플 라인 그리드의 내부에는, 적어도 하나의 기능성 소자가 내장되는 것을 특징으로 하는 멀티플 라인 그리드를 이용한 고성능 반도체 패키지.The high performance semiconductor package according to claim 13, wherein at least one functional element is embedded in the multiple line grid.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029404A (en) * 2016-09-12 2018-03-21 삼성전기주식회사 Semi-conductor package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803595A (en) * 1986-11-17 1989-02-07 International Business Machines Corporation Interposer chip technique for making engineering changes between interconnected semiconductor chips
US5177594A (en) * 1991-01-09 1993-01-05 International Business Machines Corporation Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance
US6137161A (en) * 1999-09-14 2000-10-24 International Business Machines Corporation Interposer array module for capacitive decoupling and filtering
KR20010083648A (en) * 2000-02-17 2001-09-01 윤종광 Multiple line grid array package
JP2002217337A (en) * 2001-01-17 2002-08-02 Sumitomo Metal Ind Ltd Packaging member, and its manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803595A (en) * 1986-11-17 1989-02-07 International Business Machines Corporation Interposer chip technique for making engineering changes between interconnected semiconductor chips
US5177594A (en) * 1991-01-09 1993-01-05 International Business Machines Corporation Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance
US6137161A (en) * 1999-09-14 2000-10-24 International Business Machines Corporation Interposer array module for capacitive decoupling and filtering
KR20010083648A (en) * 2000-02-17 2001-09-01 윤종광 Multiple line grid array package
JP2002217337A (en) * 2001-01-17 2002-08-02 Sumitomo Metal Ind Ltd Packaging member, and its manufacturing method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029404A (en) * 2016-09-12 2018-03-21 삼성전기주식회사 Semi-conductor package

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