KR20040041252A - 반도체 소자의 자장 유도 반응성 이온 식각방법 - Google Patents
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Abstract
반도체 소자의 자장 유도 반응성 이온 식각방법이 개시되어 있다. 반도체 기판 상에 폴리실리콘 패턴 및 실리콘 질화막 패턴으로 이루어진 제1패턴을 형성한다. 상기 제1패턴을 포함하여 상기 반도체 기판 전면에 BPSG막을 형성한다. 상기 BPSG막이 형성된 반도체 기판으로 크세논 기체를 케리어 기체로 사용하여 식각 기체를 도입함으로서 상기 폴리실리콘 패턴 및 반도체 기판의 상부면의 일부를 노출시키도록 상기 BPSG막 및 실리콘 질화막 패턴을 식각한다. 이와 같이, Xe 기체를 캐리어 기체로 사용하여 건식 식각함으로서, 폴리실리콘으로 이루어진 패턴 및 기판에 손상을 입히지 않고 BPSG막을 선택적으로 식각할 수 있다.
Description
본 발명은 반도체 소자의 자장 유도 반응성 이온 식각방법에 관한 것으로, 보다 상세하게는 좁고 깊은 콘택홀을 포함하는 반도체 소자의 자장 유도 반응성 이온 식각방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip)상에 고집적도로 셀(cell)들을 집적시켜야한다. 따라서, 반도체 소자에 셀들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다. 상기와 같은 디자인 룰의 축소 작업으로 반도체 소자의 배선들은 입체적인 형태를 갖으며 다층으로 형성되고 있다. 상기와 같이 배선을 다층으로 형성함으로서 상기 층간 배선들을 전기적으로 연결시키기 위해 콘택이 필요하다.
반도체 소자의 집적도가 높아지면서, 콘택의 임계 치수(Critical Dimension)는 매우 감소하고 있다. 즉, 콘택의 폭은 매우 감소하면서 상대적으로 상기 콘택 깊이는 증가하여 상기 콘택을 형성하기 위한 콘택홀에 대해 좁고 깊게 식각공정을 진행하여야 한다. 반도체 소자 내에 콘택을 형성하기 위해 다층으로 구성된 막을 선택적으로 식각하기 위해서는 각 막질에 대해 선택비가 높은 공정으로 식각하여야 한다.
현재 반도체 소자의 제조공정에서 임계치수가 작고, 깊이가 깊은 콘택홀을 식각하기 위한 건식 식각공정으로 고밀도 플라즈마(High Density Plasma) 식각방식을 들 수 있다. 그러나, 상기 고밀도 플라즈마 식각방식은 사용하는 장비 자체가 매우 고가이므로 공정상의 비용을 증가시킨다.
또 다른 방법으로는 자장 유도 반응성 이온 식각(Maganetic Enhanced Reactive Ion Etching;MERIE, 이하, 'MERIE'라고 한다.)방식을 이용할 수 있다. 그러나, 상기 MERIE 방식으로 좁고 깊은 콘택홀을 식각하기 위해서는 -10℃이하의 저온에서 식각하여야 하므로 상기 식각공정 전후의 공정과 호환하기 어렵다.
반도체 제조공정 중 기체를 사용하는 건식 식각(Dry Etch)공정에서 좁고 깊은 콘택홀을 식각하기 위해서는 탄소함량이 높은 CxFy 계열의 기체를 사용한다. 실제적으로 식각율 및 식각 선택비에 가장 큰 영향을 미치는 요인은 얼마나 효율적으로 식각 기체를 미세한 좁은 콘택홀 내부 및 하부까지 운송하는 지의 여부이다. 따라서, 수직방향에 대한 이동률이 우수한 CH2F2 및 O2 등을 사용할 수 있다. 이때, 상기 식각 기체를 해리 시켜 라디컬(radical) 형태로 운반시킴으로서 효율적으로 식각 반응에 참여하게 하기 위해 캐리어 기체를 사용한다.
통상적으로 반도체 소자 제조공정의 캐리어 기체는 불활성 기체인 아르곤(Ar)을 사용하고 있다. 미합중국 공개특허 5,654,233(Yu et. al.)에 아르곤을 이용한 반응성 이온 식각방법이 개시되어 있다. 상기 아르곤은 분자량 자체가 무거우며, 이온화시키기 위해서는 높은 에너지를 필요로 한다. 따라서, 상기 높은 에너지에 의해 이온화된 아르곤은 높은 에너지를 갖고 식각 기체를 운반하므로 식각하고자 하는 목적물을 식각하면서 하부에 실리콘 기판이 노출되는 경우에는 실리콘 기판에 손상을 입히게 된다. 즉, 식각 기체의 활성화시키기 위한 에너지에 의해 실리콘 기판 표면이 손상되어 실리콘 기판 표면이 거칠어지거나 실리콘 기판 표면에 형성되어 있는 pn 정션층이 파괴될 수도 있다.
예컨대, 이온주입(Ion Implantation)에 의해 상기 실리콘 기판에 소오스/드레인 영역이 정의되어 있을 경우에는 식각 기체를 이루고 있는 탄소의 침투량이 증가하여 상기 소오소/드레인 영역에 손상을 가하게 된다. 또한, 과도하게 해리된 식각 기체로 인해 식각 하고자 하는 콘택홀의 크기가 다른 경우에는 콘택홀의 크기에 따라 식각 속도가 불균일하다. 즉, 콘택홀의 임계치수가 넓은 영역에 대해 식각 기체의 침투가 증가되어 콘택홀의 깊이가 서로 다른 영역에 있어서, 우선적으로 실리콘 기판이 노출되는 경우에 손상을 가중시키게 된다. 이로 인해, 후속에 상기 콘택홀을 매립하여 콘택을 형성하면, 상기 콘택의 접촉 저항(Contact Resistance)이 증가하여 반도체 소자의 동작 속도가 저하되고, 손상된 소오스/드레인 영역에서는 누설 전류(Junction Leakage)가 발생하여 반도체 소자의 불량을 초래한다. 따라서, 상기 손상된 영역을 보상하기 위해서는 손상 영역만을 부가적으로 식각하여 제거하거나, 이온 주입 또는 어닐링(annealing)으로 처리하여야한다. 그러나, 상기 부가적인 공정으로 인해 공정시간이 지연되게 된다.
따라서, 본 발명의 제1목적은 기판에 손상을 주지 않는 반도체 소자의 자장 유도 반응성 이온 식각방법을 제공하는 것이다.
본 발명의 제2목적은 서로 다른 높이의 패턴을 노출시키는 반도체 소자의 자장 유도 반응성 이온 식각방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명의 실시예 1에 따른 반도체 소자의 제조방법을 설명하기 위해 반도체 소자의 일부 영역을 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예 2에 의한 반도체 소자의 제조공정을 설명하기 위해 반도체 소자의 일부 영역을 도시한 단면도이다.
상기 제1목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 폴리실리콘 패턴 및 실리콘 질화막 패턴으로 이루어진 제1패턴을 형성하는 단계, 상기 제1패턴을 포함하여 상기 반도체 기판 전면에 BPSG막을 형성하는 단계 및 상기 폴리실리콘 패턴 및 반도체 기판의 상부면을 노출시키도록 크세논 기체를 이용하여 식각 기체를 도입함으로서 상기 BPSG막의 일부 영역을 식각하는 단계를 포함한다.
상기 제2목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 서로 다른 높이를 갖는 복수개의 제1폴리실리콘 패턴을 형성하는 단계, 상기 복수개의 제1폴리실리콘 패턴을 포함하여 상기 반도체 기판 상에 제1BPSG막을 형성하는 단계, 상기제1BPSG막 상에 제2폴리실리콘 패턴을 형성하는 단계, 상기 제2폴리실리콘 패턴을 포함하여 상기 제1BPSG막 상에 제2BPSG막을 형성하는 단계 및 상기 제2폴리실리콘 패턴, 제1폴리실리콘 패턴 및 반도체 기판의 상부면을 노출시키도록 크세논, C4F8, O2 및 CH2F2의 혼합 기체를 도입하여 상기 제2BPSG막의 일부 영역을 식각하고 상기 제1BPSG막을 차례로 상온에서 식각하는 단계를 포함한다.
이와 같이, Xe 기체를 캐리어 기체로 사용하여 건식 식각함으로써, 폴리실리콘으로 이루어진 패턴 및 기판에 손상을 입히지 않고 BPSG막을 선택적으로 식각할 수 있다.
이하, 본 발명을 상세하게 설명하고자 한다.
본 발명의 반도체 소자의 자장 유도 반응성 이온 식각방법은 반도체 기판 상에 폴리실리콘 패턴 및 실리콘 질화막 패턴으로 이루어진 제1패턴을 형성하는 단계, 상기 제1패턴을 포함하여 상기 반도체 기판 전면에 BPSG막을 형성하는 단계 및 상기 폴리실리콘 패턴 및 반도체 기판의 상부면을 노출시키도록 크세논기체를 이용하여 식각 기체를 도입함으로서 상기 BPSG막의 일부 영역을 식각하는 단계를 포함한다.
이때, 상기 반도체 기판은 이온 주입에 의해 도전 영역이 형성되어 있으며, 하나 이상의 패턴이 형성되어 있다. C4F8, O2 및 CH2F2를 식각 기체로 이용하고 상온에서 실행하여 상기 BPSG막을 상기 폴리실리콘 패턴보다 20배 이상 빠르게 식각한다.
본 발명의 다른 반도체 소자의 자장 유도 반응성 이온 식각방법은 반도체 기판 상에 서로 다른 높이를 갖는 복수개의 제1폴리실리콘 패턴을 형성하는 단계, 상기 복수개의 제1폴리실리콘 패턴을 포함하여 상기 반도체 기판 상에 제1BPSG막을 형성하는 단계, 상기 제1BPSG막 상에 제2폴리실리콘 패턴을 형성하는 단계, 상기 제2폴리실리콘 패턴을 포함하여 상기 제1BPSG막 상에 제2BPSG막을 형성하는 단계 및 상기 제2폴리실리콘 패턴, 제1폴리실리콘 패턴 및 반도체 기판의 상부면을 노출시키도록 크세논, C4F8, O2 및 CH2F2의 혼합 기체를 도입하여 상기 제2BPSG막의 일부 영역을 식각하고 상기 제1BPSG막을 차례로 상온에서 식각하는 단계를 포함한다.
이때, 상기 제1 내지 제2폴리실리콘 패턴 상부면에 실리콘 질화막 패턴을 더 구비할 수 있으며, 상기 제1 내지 제2BPSG막 상부면에 실리콘 질화막을 더 구비할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a 내지 도 1e는 본 발명의 실시예 1에 따른 반도체 소자의 제조방법을 설명하기 위해 반도체 소자의 일부 영역을 도시한 단면도이다.
도 1a를 참조하면, 실리콘 기판(100)상에 통상의 셸로우 트렌치 분리(Shallow Trench Isolation:STI, 이하, "STI"라고 한다.) 공정에 의해 필드 산화막(110)을 형성하여 액티브 영역 및 필드 영역을 정의한다. 상기 기판(100) 상에 산화막 및 폴리실리콘을 증착하고, 상기 폴리 실리콘을 고농도의 N형으로 도핑시킨다. 상기 폴리실리콘 상에 실리콘 질화막을 도포한 후, 통상의 사진 식각 공정에의해 상기 실리콘 질화막을 식각함으로서 실리콘 질화막 패턴(135)을 형성한다. 상기 실리콘 질화막 패턴(135)을 식각 마스크로 이용하여 상기 기판(100)의 상부면이 노출되도록 식각하여 폴리실리콘을 패터닝함으로서 폴리실리콘패턴(130)을 형성한다. 따라서, 게이트 산화막(120), 폴리실리콘 패턴(130) 및 실리콘 질화막 패턴(135)으로 이루어진 게이트 전극(138)이 형성된다.
도 1b를 참조하면, 이온주입(Ion ImPlantation:IIP, 이하, "IIP"라고 한다.) 공정을 통해 상기 게이트 전극(138) 양측의 기판(100) 표면에 소오스/드레인 영역(150)을 형성한다. 상기 게이트 전극(138)을 포함하여 기판(100) 상에 실리콘 옥사이드나 실리콘 나이트라이드와 같은 절연물질을 증착한 후, 상기 절연물질을 이방성 식각하여 상기 게이트 전극의 측벽 상에 게이트 스페이서(140)를 형성한다.
도 1c를 참조하면, 상기 게이트 전극(138)을 포함한 기판(100) 전면에 BPSG로 이루어진 절연막(160)을 형성한다. 상기 절연막(160) 상에 포토레지스트를 도포하고 통상의 사진 식각 공정에 의해 상기 절연막(160)의 일부 영역을 노출시키도록 패터닝하여 포토레지스트 패턴(170)을 형성한다. 상기 포토레지스트 패턴(170)이 노출시키는 절연막(160)의 일부 영역은 상기 게이트 전극(138) 및 소오스/드레인 영역(150) 상에 존재하는 절연막(160)으로서, 상기 포토레지스트 패턴(170)을 식각 마스크로하여, C4F8, O2 및 CH2F2의 혼합 기체(174)를 식각 기체로 사용하고, Xe 기체를 캐리어 기체로 사용하는 MERIE (magnetically enhanced reactive ion etching) 방법에 의하여 상기 노출된 절연막(160)을 식각한다.
도 1d를 참조하면, 상기 식각 기체는 MERIE 장치내에서 분해되어라디칼(Radical)들을 형성하게 되고, 이들이 절연막(160)과의 반응에 참여하여 휘발성의 반응생성물을 만들어 식각이 진행된다. 따라서, 상기 게이트 전극(138)을 이루고 있는 폴리실리콘 패턴(130) 및 소오스/드레인 영역(150)의 상부면을 노출시키도록, 상기 폴리실리콘 패턴(130)의 상부면에는 제1 콘택홀(180)이 형성되고, 상기 소오스/드레인 영역(150)의 상부면에는 제2 콘택홀(190)이 형성된다. 상기 식각은 상온에서 이루어지며, 상기 혼합 기체로서, C4F8, O2 및 CH2F2를 사용하고 Xe기체를 캐리어 기체로 사용한다. 상기 식각기체를 이용하여 MERIE 방식으로 식각 공정을 진행하면 상기 BPSG로 이루어지 절연막은 실리콘 질화물과는 거의 같은 비율로 식각된다. 반면에, 상기 BPSG로 이루어진 절연막은 상기 폴리실리콘 보다 약 20배 이상 빠르게 식각되어 상기 폴리실리콘 패턴의 상부면 및 소오스/드레인 영역의 상부면을 노출시키는 것과 같이 식각 정지 높이가 서로 다른 경우에도 먼저 노출된 영역이 식각에 의해 손상되지 않는다. 또한, 식각할 영역의 임계치수가 서로 다른 경우에도 먼저 노출된 영역이 식각에 의해 손상되지 않으므로 하나의 식각 공정으로 식각할 수 있다.
예컨대, 상기 식각에 사용되는 파워가 캐리어 기체를 Ar으로 사용할 때와 동일하면, Xe은 Ar보다 낮은 이온화 에너지를 갖을 뿐 아니라, 3배 이상 원자량이 무거운 물질이므로 식각 기체를 과도하게 해리 하지 않아 기판에 손상을 입히지 않는다. 따라서, 식각하는 동안 기판을 보호하기 위해 부가적으로 기판의 온도를 낮춰 폴리머를 흡착시킬 필요가 없으므로 상온에서 진행할 수 있으며, 후속에 손상된 기판을 보상처리하기 위해 어닐링 및 이온 주입과 같은 추가공정을 필요로 하지 않는다. 또한, 상기 Xe 기체는 수직 이동률이 우수하여 라디칼을 미세한 콘택홀 내부로 효율적으로 운송할 수 있다.
반도체 기판이 놓여진 척의 온도를 균일하게 유지하기 위해 상기 척의 후면으로 헬륨 기체가 도입된다.
도 1e를 참조하면, 상기 제1 콘택홀(180) 및 제2 콘택홀(190)을 매립하도록 금속물을 절연막 상부에 도포 한다. 상기 도포된 절연막을 통상의 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 방법에 의해 평탄화하며 상기 절연막(160)의 상부면이 노출되도록 식각하여 제1 콘택홀(180)을 매립한 제1 메탈 콘택(180a) 및 제2 콘택홀(190)을 매립한 제2 메탈 콘택(190a)를 형성한다. 상기 제1 내지 제2 메탈 콘택(180a, 190a)과 연결되는 폴리실리콘 패턴(130) 및 소오스/드레인 영역(150)은 식각에 의해 손상되지 않으므로 Ar을 캐리어 기체로 사용하는 것보다 콘택 저항이 감소하며, 기판으로 누설되는 전류를 최소화할 수 있다.
실시예 2
도 2a 내지 도 2f는 본 발명의 실시예 2에 의한 반도체 소자의 제조공정을 설명하기 위해 반도체 소자의 일부 영역을 도시한 단면도이다.
실시예 2는 실시예 1과 동일한 식각 과정에 거쳐 건식 식각되므로 이하, 중복되는 내용은 생략하기로 한다.
도 2a를 참조하면, 액티브 영역 및 필드 영역이 정의된 실리콘 기판(200)상에 산화막 및 폴리실리콘을 증착하고, 상기 폴리 실리콘을 고농도의 N형으로 도핑시킨다. 상기 폴리실리콘 상에 실리콘 질화막을 도포한 후, 통상의 사진 식각 공정에 의해 상기 실리콘 질화막을 식각함으로서 실리콘 질화막 패턴(235)을 형성한다. 상기 실리콘 질화막 패턴(235)을 식각 마스크로 이용하여 상기 기판(200)의 상부면이 노출되도록 식각하여 폴리실리콘을 패터닝함으로서 폴리실리콘패턴(230)을 형성한다. 따라서, 게이트 산화막(220), 폴리실리콘 패턴(230) 및 실리콘 질화막 패턴(235)으로 이루어진 게이트 전극(238)이 형성된다.
도 2b를 참조하면, IIP 공정을 통해 상기 게이트 전극(238) 양측의 기판(200) 표면에 소오스/드레인 영역(250)을 형성한다. 상기 게이트 전극(238)을 포함하여 기판(200) 상에 실리콘 옥사이드나 실리콘 나이트라이드와 같은 절연물질을 증착한 후, 상기 절연물질을 이방성 식각하여 상기 게이트 전극의 측벽 상에 게이트 스페이서(240)를 형성한다.
도 2c를 참조하면, 상기 게이트 전극(238)을 포함한 기판(200) 전면에 BPSG로 이루어진 제1절연막(260)을 형성한다. 상기 제1절연막(260) 상에 포토레지스트를 도포하고 통상의 사진 식각 공정에 의해 상기 제1절연막(260)의 일부 영역을 노출시키도록 패터닝하여 포토레지스트 패턴(270)을 형성한다. 상기 포토레지스트 패턴(270)이 노출시키는 제1절연막(260)의 일부 영역은 상기 소오스/드레인 영역(250) 상에 존재하는 제1절연막(260)으로서, 상기 포토레지스트 패턴(270)을 식각 마스크로하여, 상기 노출된 제1절연막(260)을 식각한다. 상기 노출된 영역을 포함하여 상기 제1절연막(260) 상에 금속층을 증착한 후 화학 기계적 연마 공정에 의해 제1 절연막(260)과 같은 높이로 금속층을 평탄화하여 콘택 플러그(contactplug)(270)를 형성한다. 상기 콘택 플러그(270)가 형성된 기판(200) 상에 폴리실리콘을 증착하고 패터닝하여 상기 콘택 플러그(270)와 전기적으로 접촉하는 비트라인(275)을 형성한다.
도 2d를 참조하면, 상기 비트라인(275)를 포함하여 상기 제1 절연막(260) 상에 BPSG로 이루어진 제2절연막(280)을 형성한다. 도시된 영역을 제외한 영역에는 커패시터와 같은 도전성 패턴이 형성될 수 있다. 따라서, 도전성 패턴을 형성한 후, 상기 도전성 패턴을 절연시키기 위해 상기 제2절연막(280) 상에 제3절연막(282)를 형성한다.
도 2e를 참조하면, 상기 제3절연막(282) 상에 포토레지스트를 도포하고 통상의 사진 식각 공정에 의해 제3절연막(282)을 일부 노출시키도록 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하고, C4F8, O2, CH2F2 및 Xe 기체를 식각 기체로 도입하여 MERIE 방법에 의해 상기 노출된 제3절연막(282)을 식각한다.
상기 식각 기체는 MERIE 장치내에서 분해 되어 라디칼(Radical)들을 형성하게 되고, 이들이 제3 절연막(282), 제2절연막(280) 및 제1절연막(260)과 차례로 반응에 참여하여 휘발성의 반응생성물을 만들어 식각이 진행된다. 따라서, 소오스/드레인 영역(250)의 상부면에는 제1 콘택홀(285a), 상기 비트라인(275)의 상부면에는 제2 콘택홀(285b) 및 상기 게이트 전극(238)을 이루고 있는 폴리실리콘 패턴(230)의 상부면에는 제3 콘택홀(285c)가 형성된다. 상기 콘택홀 주위에 형성된 도전성 패턴을 보호하기 위해 상기 절연막들을 이루고 있는 BPSB막 상에는 실리콘 질화막이 부가적으로 형성되어 있을 수 있다. 상기 식각은 상온에서 이루어지며, 상기 혼합 기체로서, C4F8, O2 및 CH2F2를 사용하고 Xe기체를 캐리어 기체로 사용한다. 상기와 같은 조건으로 MERIE 방식에 의해 식각 공정을 진행하면 상기 BPSG로 이루어진 절연막은 실리콘 질화물과는 동일한 속도로 식각 되며 상기 폴리실리콘 보다는 20배 이상 빠르게 식각 되어 상기 제1 내지 제3 콘택홀과 같이 식각 정지 높이가 서로 다른 경우에도 먼저 노출된 영역이 식각에 의해 손상되지 않으므로 하나의 식각 공정으로 식각할 수 있다.
상기 실시예 1과 동일한 원리에 의해 Xe을 이용한 식각은 식각 기체를 과도하게 해리 하지 않으므로 기판에 손상을 입히지 않는다. 따라서, 상온에서 공정을 진행할 수 있으며, 기판이 손상되지 않는다.
도 2f를 참조하면, 상기 제1 콘택홀(285a) 내지 제3 콘택홀(285c)을 매립하도록 금속물을 절연막 상부에 도포 한다. 상기 도포된 절연막을 통상의 CMP 방법에 의해 평탄화하며 상기 제3절연막(282)의 상부면이 노출되도록 식각하여 제1 콘택홀(285a)을 매립한 제1 메탈 콘택(290a), 제2 메탈홀(285b)을 매립한 제2 메탈 콘택(290b) 및 제3 콘택홀(285c)을 매립한 제3 메탈 콘택(290c)을 형성한다.
상술한 바와 같이 본 발명에 의하면, C4F8, O2, CH2F2 및 Xe 기체를 이용하여 MERIE 방식으로 건식 식각한다. 상기 Xe 기체는 BPSG에 대해 폴리실리콘 보다 높은 식각 속도를 가지므로 식각이 정지되는 높이가 다른 경우에는 먼저 노출된 폴리실리콘에 대해 손상을 주지 않는다. 또한, 노출된 기판에 손상이 적으므로 기판의 손상을 보상하기 위한 공정을 필요로 하지 않는다.
이와 같이, Xe 기체를 캐리어 기체로 사용하여 건식 식각함으로써, 폴리실리콘으로 이루어진 패턴 및 기판에 손상을 입히지 않고 BPSG막을 선택적으로 식각할 수 있다. 따라서, 후속에 손상을 보상하기 위한 공정을 추가하지 않으므로 공정 시간을 단축시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (9)
- 반도체 기판 상에 폴리실리콘 패턴 및 실리콘 질화막 패턴이 순차적으로 적층된 제1패턴을 형성하는 단계;상기 제1패턴을 포함하는 상기 반도체 기판 전면에 BPSG막을 형성하는 단계; 및상기 BPSG막이 형성된 반도체 기판으로 크세논 기체를 케리어 기체로 사용하는 식각 기체를 도입함으로서 상기 폴리실리콘 패턴 및 반도체 기판의 상부면의 일부를 노출시키도록 상기 BPSG막 및 실리콘 질화막 패턴을 식각하는 단계를 포함하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
- 제1항에 있어서, 상기 식각 기체는 C4F8, O2 및 CH2F2를 포함하는 것을 특징으로 하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
- 제1항에 있어서, 상기 식각하는 단계는 상온에서 시행되는 것을 특징으로 하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
- 제1항에 있어서, 상기 노출된 반도체 기판의 상부면은 이온주입에 의해 형성된 도전 영역인 것을 특징으로 하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
- 제1항에 있어서, 상기 BPSG막은 상기 폴리실리콘 패턴 보다 20배 이상 빠르게 식각되는 것을 특징으로 하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
- 제1항에 있어서, 상기 제1패턴은 하나이상 형성되는 것을 특징으로 하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
- 반도체 기판 상에 제1폴리실리콘 패턴을 형성하는 단계;상기 제1폴리실리콘 패턴을 포함하여 상기 반도체 기판 상에 제1BPSG막을 형성하는 단계;상기 제1BPSG막 상에 제2폴리실리콘 패턴을 형성하는 단계;상기 제2폴리실리콘 패턴을 포함하여 상기 제1BPSG막 상에 제2BPSG막을 형성하는 단계; 및상기 제2폴리실리콘 패턴, 제1폴리실리콘 패턴 및 반도체 기판의 상부면을 노출시키도록 크세논, C4F8, O2 및 CH2F2의 혼합 기체를 도입하여 상기 제2BPSG막의 일부 영역을 식각하고 상기 제1BPSG막을 차례로 상온에서 식각하는 단계를 포함하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
- 제7항에 있어서, 상기 제1 내지 제2폴리실리콘 패턴 상부면에 실리콘 질화막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 자장 유도반응성 이온 식각방법.
- 제7항에 있어서, 상기 제1 내지 제2BPSG막 상부면에 실리콘 질화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 자장 유도 반응성 이온 식각방법.
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| KR20040041252A true KR20040041252A (ko) | 2004-05-17 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816271B2 (en) | 2007-07-14 | 2010-10-19 | Samsung Electronics Co., Ltd. | Methods for forming contacts for dual stress liner CMOS semiconductor devices |
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2002
- 2002-11-09 KR KR1020020069424A patent/KR20040041252A/ko active IP Right Grant
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