KR20040027058A - Method for driving plasma display panel wherein pulse distortion due to temperature is compensated - Google Patents

Method for driving plasma display panel wherein pulse distortion due to temperature is compensated Download PDF

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Abstract

PURPOSE: A method for driving a plasma display panel where pulse distortion due to temperature is compensated is provided to prevent the increase of power consumption and the instability of display characteristics by the temperature change of the plasma display panel. CONSTITUTION: According to the method for driving a plasma display panel applying driving pulses to each electrode line of the plasma display panel by processing an image signal inputted from the external, the present temperature of the plasma display panel is detected. Then, at least one of a rising start point, a rising end point, a falling start point and a falling end point of the driving pulses applied to the plasma display panel is adjusted according to the detected temperature.

Description

온도에 기인한 펄스 왜곡이 보상되는 플라즈마 디스플레이 패널의 구동 방법{Method for driving plasma display panel wherein pulse distortion due to temperature is compensated}Method for driving plasma display panel where pulse distortion due to temperature is compensated}

본 발명은, 플라즈마 디스플레이 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, 외부로부터 입력되는 영상 신호를 처리하여 플라즈마 디스플레이 패널의 각 전극 라인에 구동 펄스들을 인가하는 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다.The present invention relates to a driving method of a plasma display panel, and more particularly, to a driving method of a plasma display panel which processes driving image signals input from the outside and applies driving pulses to respective electrode lines of the plasma display panel. .

도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이-셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm), 유전체층(11,15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.1 shows a structure of a conventional three-electrode surface discharge plasma display panel. FIG. 2 shows an example of one display-cell of the panel of FIG. 1. 1 and 2, between the front and rear glass substrates 10 and 13 of a conventional surface discharge plasma display panel 1, address electrode lines A R1 ,..., A Bm , a dielectric layer. (11,15), Y electrode lines (Y 1 , ..., Y n ), X electrode lines (X 1 , ..., X n ), phosphor 16, partition 17 and protective layer As a magnesium monoxide (MgO) layer 12 is provided.

어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm)의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.The address electrode lines A R1 ,..., A Bm are formed in a predetermined pattern on the front side of the rear glass substrate 13. The lower dielectric layer 15 is applied to the entire surface in front of the address electrode lines A R1 ,..., A Bm . In front of the lower dielectric layer 15, barrier ribs 17 are formed in a direction parallel to the address electrode lines A R1 ,..., And A Bm . These partitions 17 function to partition the discharge area of each cell and to prevent optical cross talk between each cell. The phosphor 16 is applied between the partition walls 17.

X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode lines X 1 , ..., X n and the Y electrode lines Y 1 , ..., Y n are orthogonal to the address electrode lines A R1 , ..., A Bm . It is formed in a constant pattern on the back of the front glass substrate 10. Each intersection sets a corresponding cell. Each X electrode line (X 1 , ..., X n ) and each Y electrode line (Y 1 , ..., Y n ) is a transparent electrode line of a transparent conductive material such as indium tin oxide (ITO) or the like (FIG. 2). X na , Y na ) and a metal electrode line (X nb , Y nb of FIG. 2) for increasing conductivity are formed. The front dielectric layer 11 is formed by applying the entire surface to the rear of the X electrode lines X 1 ,..., X n and the Y electrode lines Y 1 ,..., Y n . A protective layer 12 for protecting the panel 1 from a strong electric field, for example, a magnesium monoxide (MgO) layer, is formed by applying the entire surface to the back of the front dielectric layer 11. The plasma forming gas is sealed in the discharge space 14.

도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여준다. 도 3을 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 주기(I1, ..., I8), 어드레스 주기(A1, ..., A8), 및 디스플레이-유지 주기(S1, ..., S8)로 분할된다.FIG. 3 illustrates a conventional address-display separation driving method for the Y electrode lines of the plasma display panel of FIG. 1. Referring to FIG. 3, each of the unit frames is divided into eight subfields SF1,..., SF8 to realize time division gray scale display. Further, each subfield SF1, ..., SF8 has a reset period (I1, ..., I8), an address period (A1, ..., A8), and a display-hold period (S1, ...). , S8).

모든 디스플레이 셀들의 방전 조건들은 각 리셋 주기(I1, ..., I8)에서 균일해진다.The discharge conditions of all the display cells become uniform in each reset period I1, ..., I8.

각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.In each address period A1, ..., A8, a display data signal is applied to the address electrode lines (A R1 , ..., A Bm in FIG. 1) and at the same time, each Y electrode line (Y 1 ,... Scanning pulses corresponding to Y n ) are sequentially applied. Accordingly, when a high level display data signal is applied while the scan pulse is applied, wall charges are formed by the address discharge in the corresponding discharge cell, and wall charges are not formed in the discharge cell that is not.

각 디스플레이-유지 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 디스플레이-유지용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 디스플레이-유지 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이-유지 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.In each display-hold period S1, ..., S8, all Y electrode lines Y 1 , ..., Y n and all X electrode lines X 1 , ..., X n Display-holding pulses are alternately applied to cause display discharge in discharge cells in which wall charges are formed in corresponding address periods A1, ..., A8. Therefore, the luminance of the plasma display panel is proportional to the length of the display-hold periods S1, ..., S8 occupied in the unit frame. The length of the display-hold periods S1, ..., S8 occupying a unit frame is 255T (T is unit time). Therefore, it can be displayed in 256 gray scales, even if it is not displayed once in a unit frame.

여기서, 제1 서브필드(SF1)의 디스플레이-유지 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 디스플레이-유지 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 디스플레이-유지 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 디스플레이-유지 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 디스플레이-유지 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 디스플레이-유지 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 디스플레이-유지 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 디스플레이-유지 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.Here, the time 1T corresponding to 2 0 in the display-hold period S1 of the first subfield SF1 corresponds to 2 1 in the display-hold period S2 of the second subfield SF2. Time 2T corresponds to 2 2 in the display-hold period S3 of the third subfield SF3 and 2 in the display-hold period S4 of the fourth subfield SF4. The time 8T corresponding to 3 corresponds to the time 16T corresponding to 2 4 in the display-hold period S5 of the fifth subfield SF5, and the display-hold period of the sixth subfield SF6. In S6), the time 32T corresponding to 2 5 , the display-maintenance period S7 of the seventh subfield SF7 includes the time 64T corresponding to 2 6 , and the time of the eighth subfield SF8. In the display-hold period S8, a time 128T corresponding to 2 7 is set, respectively.

이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.Accordingly, if a subfield to be displayed among the eight subfields is appropriately selected, 256 gray levels may be displayed including all zero (zero) grays not displayed in any subfields.

위와 같은 어드레스-디스플레이 분리 구동 방식에 의하면, 단위 프레임에서각 서브필드(SF1, ..., SF8)의 시간 영역이 분리되어 있으므로, 각 서브필드(SF1, ..., SF8)에서 어드레싱 주기와 표시 주기의 시간 영역도 서로 분리되어 있다. 따라서, 어드레싱 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 결국 각 서브필드에 대하여 어드레싱 주기가 차지하는 시간이 길어져 표시 주기가 상대적으로 짧아지므로, 플라즈마 표시 패널로부터 출사되는 빛의 휘도가 상대적으로 낮아지는 문제점이 있다. 이러한 문제점을 개선하기 위하여 알려진 방법이 도 4에 도시된 바와 같은 디스플레이중 어드레스(Address While Display) 구동 방법이다.According to the address-display separation driving scheme as described above, since the time domains of the subfields SF1, ..., SF8 are separated in the unit frame, the addressing period and the addressing period in each subfield SF1, ..., SF8 The time domains of the display periods are also separated from each other. Therefore, in the addressing period, each XY electrode line pair must wait until all other XY electrode line pairs are addressed after their addressing is performed. As a result, since the time taken by the addressing period for each subfield becomes longer and the display period becomes relatively short, the luminance of light emitted from the plasma display panel is relatively low. In order to solve this problem, a known method is an address while display driving method as shown in FIG. 4.

도 4는 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 디스플레이중 어드레스(Address-While-Display) 구동 방식을 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 여기서, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레싱 단계의 수행을 위하여 각 디스플레이-유지 방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.FIG. 4 illustrates a typical Address-While-Display driving method for Y electrode lines of the plasma display panel of FIG. 1. Referring to FIG. 4, a unit frame is divided into eight sub-fields SF 1 , SF 8 for time division gray scale display. Here, each unit sub-field overlaps each other based on the driven Y electrode lines Y 1 ,..., And Y n to form a unit frame. Therefore, since all sub-fields SF 1 ,..., SF 8 are present at every time point, an address time slot is set between each display-sustain discharge pulse for performing each addressing step.

각 서브-필드에서는 리셋, 어드레스 및 디스플레이-유지 방전 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 디스플레이-유지 방전 시간에 의하여 결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 255 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제1 서브-필드(SF1)는 1 (20) 단위 시간, 제2 서브-필드(SF2)는 2 (21) 단위 시간, 제3 서브-필드(SF3)는 4 (22) 단위 시간, 제4 서브-필드(SF4)는 8 (23) 단위 시간, 제5 서브-필드(SF5)는 16 (24) 단위 시간, 제6 서브-필드(SF6)는 32 (25) 단위 시간, 제7 서브-필드(SF7)는 64 (26) 단위 시간, 그리고 최상위 비트(Most Significant Bit)의 영상 데이터에 따라 구동되는 제8 서브-필드(SF8)는 128 (27) 단위 시간을 각각 가진다. 즉, 각 서브-필드들에 할당된 단위 시간들의 합은 255 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 디스플레이-유지 방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.Reset, address and display-hold discharge steps are performed in each sub-field, and the time allocated to each sub-field is determined by the display-hold discharge time corresponding to the gray scale. For example, in the case of displaying 256 gray levels in frame units as 8-bit image data, if a unit frame (typically 1/60 second) is composed of 255 units of time, driving is performed according to the image data of the least significant bit. The first sub-field SF 1 is 1 (2 0 ) unit time, the second sub-field SF 2 is 2 (2 1 ) unit time, and the third sub-field SF 3 is 4 (2). 2 ) unit time, the fourth sub-field SF 4 is 8 (2 3 ) unit time, the fifth sub-field SF 5 is 16 (2 4 ) unit time, and the sixth sub-field SF 6 Is the 32 (2 5 ) unit time, the seventh sub-field SF 7 is the 64 (2 6 ) unit time, and the eighth sub-field SF 8 driven according to the image data of the most significant bit. ) Has 128 (2 7 ) unit hours each. That is, since the sum of the unit times allocated to each sub-field is 255 unit times, 255 gray scales can be displayed, and if gray scales without display-maintaining discharge are included in any sub-field, 256 gray scales can be displayed. Do.

도 5는 도 1의 플라즈마 표시 패널(1)의 통상적인 구동 장치를 보여준다.FIG. 5 shows a typical driving device of the plasma display panel 1 of FIG. 1.

도 5를 참조하면, 플라즈마 표시 패널(1)의 통상적인 구동 장치는 영상 처리부(56), 논리 제어부(52), 어드레스 구동부(53), X 구동부(54) 및 Y 구동부(55)를 포함한다. 영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(52)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(53)는, 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(54)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(55)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.Referring to FIG. 5, a typical driving device of the plasma display panel 1 includes an image processor 56, a logic controller 52, an address driver 53, an X driver 54, and a Y driver 55. . The image processing unit 56 converts an external analog image signal into a digital signal to convert an internal image signal, for example, 8-bit red (R), green (G), and blue (B) image data, a clock signal, vertical and horizontal, respectively. Generate sync signals. The logic controller 52 generates driving control signals S A , S Y , and S X according to an internal image signal from the image processor 56. The address driver 53 generates the display data signal by processing the address signal S A among the drive control signals S A , S Y , and S X from the logic controller 52, and generates the display data signal. Is applied to the address electrode lines. The X driver 54 processes the X driving control signal S X among the driving control signals S A , S Y , and S X from the logic controller 52 and applies the X driving control signal S X to the X electrode lines. The Y driver 55 processes the Y driving control signal S Y among the driving control signals S A , S Y , and S X from the logic controller 52, and applies the Y driving control signal S Y to the Y electrode lines.

도 6을 참조하면, 도 5의 구동 장치의 통상적인 논리 제어부(52)는 클럭 버퍼(65), 동기 조정부(626), 감마 정정부(61), 오차 확산부(612), 선입선출(First-In First-Out) 메모리(611), 서브필드 발생부(621), 서브필드 행렬부(622), 행렬 버퍼부(623), 메모리 제어부(624), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(625), 평균신호레벨 검출부(63a), 전력 제어부(63), 이.이.피.롬(E.E.P.R.O.M, 64a), I2C 직렬통신 인터페이스(64b), 타이밍-신호 발생기(64c), 및 XY 제어부(64)를 포함한다.Referring to FIG. 6, the conventional logic controller 52 of the driving apparatus of FIG. 5 includes a clock buffer 65, a synchronization controller 626, a gamma correction unit 61, an error diffusion unit 612, and first-in-first-out (First in First Out). In First-Out Memory 611, Subfield Generator 621, Subfield Matrix 622, Matrix Buffer 623, Memory Control 624, Frame-Memorys RFM1, ... , BFM3), rearrangement unit 625, average signal level detection unit 63a, power control unit 63, E.P.ROM (EEPROM, 64a), I 2 C serial communication interface 64b, timing-signal Generator 64c, and XY control unit 64;

클럭 버퍼(65)는 영상 처리부(도 5의 56)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(626)에는, 클럭 버퍼(65)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 리셋 신호(RS), 영상 처리부(도 5의 56)로부터의 수평 동기신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(626)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1, HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다.The clock buffer 65 converts the 26-megahertz (MHz) clock signal CLK26 from the image processor (56 in FIG. 5) into a 40-megahertz (MHz) clock signal CLK40 and outputs the converted signal. The synchronization adjustment unit 626 includes a 40-megahertz (MHz) clock signal CLK40 from the clock buffer 65, a reset signal RS from the outside, and a horizontal synchronization signal from the image processing unit (56 in FIG. 5). (H SYNC ) and the vertical sync signal V SYNC are input. The synchronization adjusting unit 626 outputs the horizontal synchronization signals H SYNC1 , H SYNC2 , and H SYNC3 to which the input horizontal synchronization signal H SYNC is delayed by a predetermined number of clocks, respectively. V SYNC ) outputs vertical synchronization signals V SYNC2 and V SYNC3 delayed by a predetermined number of clocks, respectively.

감마 정정부(61)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(61)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(612)는 선입선출 메모리(611)를 이용하여 영상 데이터(R, G, B)의 경계 비트인 최대값 비트(Most Significant bit)의 위치를 옮김으로써 데이터 전송 오차를 줄인다.The image data R, G, and B input to the gamma correction unit 61 have a reverse nonlinear input / output characteristic in order to correct the nonlinear input / output characteristics of the cathode ray tube. Therefore, the gamma correction unit 61 processes the image data R, G, and B of the reverse nonlinear input and output characteristics to have a linear input and output characteristic. The error diffusion unit 612 reduces the data transmission error by using the first-in, first-out memory 611 to move the position of the maximum sign bit, which is the boundary bit of the image data R, G, and B. FIG.

서브필드 발생부(621)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.The subfield generator 621 converts 8-bit image data R, G, and B into 8-bit image data R, G, and B, respectively. For example, when grayscale driving is performed with 14 subfields in a unit frame, after converting 8-bit image data R, G, and B into 14-bit image data R, G and B, respectively, In order to reduce a data transmission error, 16 bits of image data R, G, and B are output by adding invalid data '0' of a maximum value bit (MSB) and a minimum value bit (Least Significant Bit).

서브필드 행렬부(622)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(623)는 서브필드 행렬부(622)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다.The subfield matrix unit 622 rearranges 16-bit video data R, G, and B into which data of different subfields is simultaneously input, so that data of the same subfield is simultaneously output. The matrix buffer unit 623 processes 16-bit image data (R, G, B) from the subfield matrix unit 622 and outputs it as 32-bit image data (R, G, B).

메모리 제어부(624)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용 프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(624)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(625)에 입력된다. 도 6에서 참조 부호 EN은 메모리 제어부(624)의 데이터 출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 SSYNC는 메모리 제어부(624) 및 재배열부(625)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624) 및 재배열부(625)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(625)는 메모리 제어부(624)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식에 맞도록 재배열하여 출력한다.The memory control unit 624 may include a red memory control unit for controlling three red frame R memories (RFM1, RFM2, and RFM3), and three green (G) frame memory memories (GFM1, GFM2, A green memory control unit for controlling GFM3) and a blue memory control unit for controlling the three blue frame B memories (BFM1, BFM2, BFM3). Frame data from the memory controller 624 is continuously output in units of frames and input to the rearrangement unit 625. In FIG. 6, reference numeral EN denotes an enable signal generated from the XY controller 64 and input to the memory controller 624 to control the data output of the memory controller 624. In addition, the reference numeral S SYNC is generated from the XY control unit 64 to control data input / output in units of 32-bit slots in the memory control unit 624 and the rearrangement unit 625, and thus the memory control unit 624 and the rearrangement unit. The slot synchronization signal input to 625 is indicated. The rearrangement unit 625 rearranges and outputs 32-bit image data R, G, and B from the memory control unit 624 so as to match the input format of the address driver 53 (FIG. 5).

한편, 평균신호레벨 검출부(63a)는 오차 확산부(612)로부터의 각각 8 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 신호-레벨(ASL)을 검출하여 전력 제어부(63)에 입력시킨다. 전력 제어부(63)는, 평균신호레벨 검출부(63a)로부터 입력되는 평균 신호-레벨(ASL)에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킴으로써, 각 프레임에서의 소비 전력이 일정하게 하는 자동 전력 제어의 기능을수행한다. 즉, 전력 제어부(63)는 평균 신호-레벨(ASL)로부터 해당 프레임의 부하율(load ratio)을 예측하여 이에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킨다. 여기서, 부하율이란, 해당 프레임의 각 서브필드의 부하율들의 평균 부하율을 의미한다. 각 서브필드의 부하율은 플라즈마 디스플레이 패널(1)의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율을 의미한다. 통상적으로, 전력 제어부(63)는 해당 프레임의 부하율이 30 (%)를 초과할 경우에 자동전력제어 기능을 수행한다. 이.이.피.롬(E.E.P.R.O.M, 64a)에는 X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. 전력 제어부(63)로부터의 방전횟수 제어 데이터(APC)와 이.이.피.롬(E.E.P.R.O.M, 64a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(64b)를 통하여 타이밍-신호 발생기(64c)에 입력된다. 타이밍-신호 발생기(64c)는 입력된 방전횟수 제어 데이터(APC)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다. XY 제어부(64)는, 타이밍-신호 발생기(64c)로부터의 타이밍-신호에 따라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.Meanwhile, the average signal level detector 63a detects an average signal-level ASL in units of frames from the 8-bit image data R, G, and B from the error spreader 612, respectively, and then the power controller 63. To enter. The power control unit 63 generates the discharge frequency control data APC inversely proportional to the average signal-level ASL input from the average signal level detection unit 63a, so that the power consumption in each frame is constant. Perform the function of control. That is, the power controller 63 predicts a load ratio of the frame from the average signal-level ASL and generates discharge count control data APC inversely. Here, the load rate means the average load rate of the load rates of each subfield of the frame. The load ratio of each subfield means a ratio of the number of cells to be displayed to the number of all cells of the plasma display panel 1. Typically, the power control unit 63 performs an automatic power control function when the load rate of the frame exceeds 30 (%). The E.P.ROM (EEPROM) 64a has X electrode lines (X 1 , ..., X n in FIG. 1) and Y electrode lines (Y 1 , ..., Y n in FIG. 1). Timing control data according to the driving sequence of is stored. The number of discharge control data APC from the power control unit 63 and the timing control data from the E.P.ROM 64A are transmitted through the I 2 C serial communication interface 64b to generate the timing-signal generator 64c. ) Is entered. The timing-signal generator 64c operates according to the input discharge count control data APC and the timing control data to generate a timing-signal. The XY control unit 64 operates in accordance with the timing-signal from the timing-signal generator 64c to output the X drive control signal S X and the Y drive control signal S Y.

상기와 같은 통상적인 플라즈마 디스플레이 장치에 의하면, 플라즈마 디스플레이 패널의 각 전극 라인들에 인가되는 펄스들의 파형이 플라즈마 디스플레이 패널의 온도에 따라 민감하게 왜곡된다. 왜냐하면, 플라즈마 디스플레이 패널의 각 디스플레이-셀이 온도에 따라 변하는 캐페시턴스를 가진 캐페시터로 작용하기 때문이다. 이에 따라, 플라즈마 디스플레이 패널의 온도의 변화에 의하여 디스플레이 특성이 안정되지 못하고 소비 전력이 높아지는 문제점들이 있다.According to the conventional plasma display apparatus as described above, the waveform of the pulses applied to the respective electrode lines of the plasma display panel is sensitively distorted according to the temperature of the plasma display panel. This is because each display-cell of the plasma display panel functions as a capacitor having a capacitance that varies with temperature. Accordingly, there are problems in that display characteristics are not stabilized and power consumption is increased due to a change in temperature of the plasma display panel.

한편, 일본 2001년 특허공개공보 제282,181호 및 그 우선권 주장 출원들인 유럽 2001년 특허공개공보 제1,139,323호 및 대한민국 2001년 특허공개공보 제93,628호에서는, 플라즈마 디스플레이 패널에 인가되는 구동 펄스들의 에지(edge)의 타이밍이 조정됨이 개시되어 있다. 하지만, 이 출원들의 발명에 의하더라도 온도에 따른 펄스 왜곡을 보상할 수 없다.On the other hand, in Japanese Patent Publication No. 282,181 and Japanese Patent Application Publication No. 1,139,323 and 2001 Patent Application Publication No. 93,628 in Korea, the edges of driving pulses applied to a plasma display panel are disclosed. Is adjusted. However, even with the invention of these applications, pulse distortion with temperature cannot be compensated.

본 발명의 목적은, 플라즈마 디스플레이 패널의 온도의 변화에 의하여 디스플레이 특성이 안정되지 못하고 소비 전력이 높아지는 문제점들을 개선할 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of driving a plasma display panel which can improve the problems that display characteristics are not stabilized and power consumption increases due to a change in temperature of the plasma display panel.

도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.1 is a perspective view showing an internal structure of a conventional three-electrode surface discharge plasma display panel.

도 2는 도 1의 패널의 단위 디스플레이-셀의 구성을 보여주는 단면도이다.FIG. 2 is a cross-sectional view illustrating a configuration of a unit display cell of the panel of FIG. 1.

도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.FIG. 3 is a timing diagram illustrating a conventional address-display separation driving method for Y electrode lines of the plasma display panel of FIG. 1.

도 4는 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 디스플레이중 어드레스(Address-While-Display) 구동 방식을 보여주는 타이밍도이다.FIG. 4 is a timing diagram illustrating a typical Address-While-Display driving method for Y electrode lines of the plasma display panel of FIG. 1.

도 5는 도 1의 플라즈마 표시 패널의 통상적인 구동 장치를 보여주는 블록도이다.FIG. 5 is a block diagram illustrating a conventional driving device of the plasma display panel of FIG. 1.

도 6은 도 5의 구동 장치의 통상적인 논리 제어부의 내부 구성을 보여주는 블록도이다.FIG. 6 is a block diagram illustrating an internal configuration of a conventional logic controller of the driving device of FIG. 5.

도 7은 본 발명에 따른 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법에 의하여 단위 서브-필드에서 도 1의 패널에 인가되는 구동신호들을 보여주는 타이밍도이다.FIG. 7 is a timing diagram illustrating driving signals applied to the panel of FIG. 1 in a unit sub-field by the address-display separation driving method according to the present invention.

도 8은 도 7의 리셋 주기에서 Y 전극 라인들에 점진적인 상승 전압이 인가된 직후 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.FIG. 8 is a cross-sectional view illustrating a wall charge distribution of one display cell immediately after a gradual rising voltage is applied to the Y electrode lines in the reset period of FIG. 7.

도 9는 도 7의 리셋 주기의 종료 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.9 is a cross-sectional view illustrating a wall charge distribution of one display cell at the end of a reset cycle of FIG. 7.

도 10은 도 7의 디스플레이-유지 주기에서 디스플레이-유지 펄스들의 상승 종료 시점들이 지연됨을 보여주는 타이밍도이다.FIG. 10 is a timing diagram illustrating delayed end points of rising of display-hold pulses in the display-hold period of FIG. 7.

도 11은 도 5의 구동 장치에서 본 발명에 따른 구동 방법을 수행하는 논리 제어부의 내부 구성을 보여주는 블록도이다.FIG. 11 is a block diagram illustrating an internal configuration of a logic controller for performing a driving method according to the present invention in the driving apparatus of FIG. 5.

도 12a는 도 11의 논리 제어부에서 서브필드 행렬부에 입력되는 프레임 데이터를 보여주는 도면이다.FIG. 12A illustrates frame data input to a subfield matrix unit in the logic controller of FIG. 11.

도 12b는 도 11의 논리 제어부에서 서브필드 행렬부로부터 출력되는 프레임 데이터를 보여주는 도면이다.FIG. 12B is a diagram illustrating frame data output from a subfield matrix unit in the logic controller of FIG. 11.

도 13은 도 11의 논리 제어부에서 행렬 버퍼부의 내부 구성을 보여주는 블록도이다.FIG. 13 is a block diagram illustrating an internal configuration of a matrix buffer unit in the logic controller of FIG. 11.

도 14는 도 5의 구동 장치에서 본 발명에 따른 구동 방법을 수행하는 Y 구동부의 주사 구동 회로 및 스위칭 출력 회로를 보여주는 도면이다.FIG. 14 is a view illustrating a scan driving circuit and a switching output circuit of a Y driving unit performing a driving method according to the present invention in the driving apparatus of FIG. 5.

도 15는 도 14의 리셋/유지 회로를 보여주는 도면이다.FIG. 15 is a diagram illustrating the reset / hold circuit of FIG. 14.

도 16은 도 5의 구동 장치에서 본 발명에 따른 구동 방법을 수행하는 X 구동부의 내부 회로를 보여주는 도면이다.FIG. 16 is a diagram illustrating an internal circuit of an X driver for performing a driving method according to the present invention in the driving apparatus of FIG. 5.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,1 ... plasma display panel, 10 ... front glass substrate,

11, 15...유전체층, 12...보호층,11, 15 dielectric layer, 12 protective layer,

13...뒤쪽 글라스 기판, 14...방전 공간,13 ... back glass substrate, 14 ... discharge space,

16...형광체, 17...격벽,16 phosphors, 17 bulkheads,

X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,X 1 , ..., X n ... X electrode line, Y 1 , ..., Y n ... Y electrode line,

AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,A R1 , ..., A Bm ... address electrode line, X na , Y na ... transparent electrode line,

Xnb, Ynb...금속 전극 라인,X nb , Y nb ... metal electrode line,

SF1, ...SF8, SF1, ...SF8...서브-필드,SF1, ... SF8, SF 1 , ... SF 8 ... sub-field,

52...논리 제어부,53...어드레스 구동부,52 logic controller, 53 address drive,

54...X 구동부,55...Y 구동부,54 ... X drive, 55 ... Y drive,

56...영상 처리부,61, 71...감마 정정부,56 image processing unit, 61, 71 gamma correction unit,

611, 711...선입선출 메모리,612, 712...오차 확산부,611, 711, first-in, first-out memory, 612, 712, error diffusion,

621, 721...서브필드 발생부,622, 722...서브필드 행렬부,621, 721 subfield generator, 622, 722 subfield matrix,

623, 723...행렬 버퍼부,624, 724...메모리 제어부,623, 723, matrix buffer, 624, 724, memory control,

RFM1, RFM2, RFM3...적색용 프레임-메모리,RFM1, RFM2, RFM3 ... red frame-memory,

GFM1, GFM2, GFM3...녹색용 프레임-메모리,GFM1, GFM2, GFM3 ... Green frame-memory,

BFM1, BFM2, BFM3...청색용 프레임-메모리,BFM1, BFM2, BFM3 ... Blue frame-memory,

625, 725...재배열부, 626, 726...동기 조정부,625, 725, rearrangement, 626, 726, synchronous adjustment,

63a, 73a...평균신호레벨 검출부, 63, 73...전력 제어부,63a, 73a ... average signal level detector, 63, 73 ... power controller,

64a, 74a...이.이.피.롬(E.E.P.R.O.M),64a, 74a ... E.P.R.O.M,

64b, 74b...I2C 직렬통신 인터페이스,64b, 74b ... I 2 C serial communication interface,

64c, 74c...타이밍-신호 발생기, 64, 74...XY 제어부,64c, 74c ... timing-signal generator, 64, 74 ... XY controller,

65, 75...클럭 버퍼, 81...온도 검출부,65, 75 ... clock buffer, 81 ... temperature detector,

83...마이크로-제어기, 11R, 11G, 11B...지연 소자,83 ... micro-controller, 11R, 11G, 11B ...

RSC...리셋/유지 회로, AC...주사 구동 회로,RSC ... reset / hold circuit, AC ... scan drive circuit,

SIC...스위칭 출력 회로.SIC ... switching output circuit.

상기 목적을 이루기 위한 본 발명은, 외부로부터 입력되는 영상 신호를 처리하여 플라즈마 디스플레이 패널의 각 전극 라인에 구동 펄스들을 인가하는 플라즈마 디스플레이 패널의 구동 방법으로서, 검출 및 조정 단계들을 포함한다. 상기 검출 단계에서는, 상기 플라즈마 디스플레이 패널의 현재 온도가 검출된다. 상기 조정 단계에서는, 상기 플라즈마 디스플레이 패널에 인가될 구동 펄스들의 상승 시작 시점, 상승 종료 시점, 하강 시작 시점, 및 하강 종료 시점 중에서 적어도 어느 하나가 상기 검출된 온도에 따라 조정된다.The present invention for achieving the above object, as a driving method of a plasma display panel for applying a driving pulse to each electrode line of the plasma display panel by processing the image signal input from the outside, comprising the steps of detecting and adjusting. In the detecting step, the current temperature of the plasma display panel is detected. In the adjusting step, at least one of the rising start time, the rising end time, the falling start time, and the falling end time of the driving pulses to be applied to the plasma display panel is adjusted according to the detected temperature.

본 발명의 상기 플라즈마 디스플레이 패널의 구동 방법에 의하면, 상기 플라즈마 디스플레이 패널의 현재 온도에 따라 상기 구동 펄스들의 각 시점이 조정되므로, 상기 플라즈마 디스플레이 패널의 온도의 변화에 의한 상기 구동 펄스들의 왜곡을 보상할 수 있다.According to the driving method of the plasma display panel of the present invention, since each time point of the driving pulses is adjusted according to the current temperature of the plasma display panel, distortion of the driving pulses due to the change of the temperature of the plasma display panel is compensated. Can be.

이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다. 여기서, 상기 도 1 내지 도 5의 설명은 본 발명에서도 동일하게 적용된다.Hereinafter, preferred embodiments according to the present invention will be described in detail. 1 to 5 are equally applicable to the present invention.

도 7은 본 발명에 따른 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법에 의하여 단위 서브-필드에서 도 1의 패널(1)에 인가되는 구동 신호들을 보여준다. 도 7에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX1..Xn은 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다. 도 8은 도 7의 리셋 주기(I)에서 Y 전극 라인들(Y1, ...Yn)에 점진적인 상승 전압이 인가된 직후 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 9는 도 7의 리셋 주기(I)의 종료 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 8 및 9에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.FIG. 7 shows driving signals applied to the panel 1 of FIG. 1 in a unit sub-field by an address-display separation driving method according to the present invention. A drive signal is applied also to the reference symbol S AR1..ABm are each address electrode lines (Fig. 1 A R1, A G1, ... , A Gm, A Bm) at 7, X is S X1..Xn electrode the lines of the drive signal applied to the (in Fig. 1 X 1, ... X n) , and s Y1, ..., s Yn is the Y electrode lines (Fig. 1 of Y 1, ... Y n) Indicates a drive signal applied to. FIG. 8 illustrates a wall charge distribution of one display cell at a time point immediately after a gradual rising voltage is applied to the Y electrode lines Y 1 , ... Y n in the reset period I of FIG. 7. FIG. 9 shows the wall charge distribution of one display cell at the end of the reset period I of FIG. 7. 8 and 9, the same reference numerals as used in FIG. 2 indicate the objects of the same function.

도 7을 참조하면, 단위 서브-필드(SF)의 리셋 주기(I)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전압을 접지 전압(VG)으로부터 제2 전압(VS) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y1, ...,Yn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.Referring to FIG. 7, in the reset period I of the unit sub-field SF, first, the voltage applied to the X electrode lines X 1 ,..., X n is first divided from the ground voltage V G. 2 voltage (V S ), for example, continuously rising to 155 volts (V). Here, the ground voltage V G is applied to the Y electrode lines Y 1 ,..., Y n and the address electrode lines A R1 ..., A Bm . Accordingly, between the X electrode lines (X 1 , ..., X n ) and the Y electrode lines (Y 1 , ..., Y n ), and the X electrode lines (X 1 , ..., X) A weak discharge occurs between n ) and the address electrode lines A 1 , ..., A m , and negative wall charges are formed around the X electrode lines X 1 , ..., X n . .

다음에, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제3 전압(VSET)만큼 더 높은 최고 전압(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 7 참조).Next, the voltage applied to the Y electrode lines Y 1 ,..., Y n is third from the second voltage V S , for example, from 155 volts V to a second voltage than the second voltage V S. The highest voltage V SET + V S that is as high as the voltage V SET is continuously raised to, for example, 355 volts (V). Here, the ground voltage V G is applied to the X electrode lines X 1 ,..., X n and the address electrode lines A R1 ..., A Bm . Accordingly, a weak discharge occurs between the Y electrode lines (Y 1 ,..., Y n ) and the X electrode lines (X 1 ,..., X n ), while the Y electrode lines (Y 1 , A weaker discharge occurs between ..., Y n ) and the address electrode lines A R1 , ..., A Bm . Here, Y electrode lines (Y 1, ..., Y n ) and the address electrode lines (A R1, ..., A Bm ) than the discharge electrode line Y between the (Y 1, ..., Y The reason why the discharge between n ) and the X electrode lines (X 1 , ..., X n ) becomes stronger is that the negative wall charges around the X electrode lines (X 1 , ..., X n ) Because they were formed. Accordingly, many negative wall charges are formed around the Y electrode lines (Y 1 , ..., Y n ), and positive wall charges are formed around the X electrode lines (X 1 , ..., X n ). Are formed, and less positive wall charges are formed around the address electrode lines A R1 , ..., A Bm (see FIG. 7).

다음에, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 접지 전압(VG)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다(도 8 참조). 또한, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가되므로, 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 약간 증가한다.Next, in the state where the voltage applied to the X electrode lines X 1 ,..., X n is maintained at the second voltage V S , the Y electrode lines Y 1 ,..., Y n The voltage applied to) is continuously lowered from the second voltage V S to the ground voltage V G. Here, the ground voltage V G is applied to the address electrode lines A R1 ,..., A Bm . Accordingly, due to the weak discharge between the X electrode lines (X 1 ,..., X n ) and the Y electrode lines (Y 1 , ..., Y n ), the Y electrode lines (Y 1 ,. Some of the negative wall charges around..., Y n ) move around the X electrode lines X 1 ,..., X n (see FIG. 8). Further, the address electrode lines (A R1, ..., A Bm) is so applied with a ground voltage (V G), the address electrode lines are positive wall charges around the (A R1, ..., A Bm) Slightly increased.

이에 따라, 이어지는 어드레싱 주기(A)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제4 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레스 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전압(VS)이 인가된다.Accordingly, in a subsequent addressing period A, the display data signal is applied to the address electrode lines, and the Y electrode lines Y 1 biased to the fourth voltage V SCAN lower than the second voltage V S. As a scan signal of the ground voltage V G is sequentially applied to the ..., Y n ), smooth addressing may be performed. The display data signal applied to each of the address electrode lines A R1 , ..., A Bm is applied with the positive address voltage V A when the display cell is selected and the ground voltage V G when the display cell is not selected. do. Accordingly, when the display data signal of the positive address voltage V A is applied while the scan pulse of the ground voltage V G is applied, wall charges are formed by the address discharge in the corresponding display cell. Wall charges do not form. Here, the second voltage (V S) on to the more accurate and efficient address discharge, the X electrode lines (X 1, ... X n) applied.

이어지는 디스플레이-유지 주기(S)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 디스플레이-유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(PA)에서 벽전하들이 형성된 디스플레이 셀들에서 디스플레이-유지를 위한 방전을 일으킨다. 여기서, 디스플레이-유지 펄스들의 상승 종료 시점들(t21, t22, t23, t24, ...)이 플라즈마 디스플레이 패널(1)의 현재 온도에 따라 조정된다. 이에 대하여 보다 상세히 설명하면 다음과 같다.In the following display-hold period S , the display of the second voltage V S at all the Y electrode lines Y 1 , ... Y n and the X electrode lines X 1 , ... X n . A sustain pulse is applied alternately, causing a discharge for display-holding in the display cells in which wall charges are formed in the corresponding address period PA. Here, the rising end points t21, t22, t23, t24, ... of the display-holding pulses are adjusted according to the current temperature of the plasma display panel 1. This will be described in more detail as follows.

도 10은 도 7의 디스플레이-유지 주기(S)에서 디스플레이-유지 펄스들의 상승 종료 시점들(t21, t22, t23, t24, ...)이 지연됨을 보여준다. 도 10에서 참조 부호 a는 기준 온도 즉, 상온(常溫)에서의 정상적인 디스플레이-유지 펄스들의 파형을, 참조 부호 b는 기준 온도보다 높은 온도에서 왜곡된 디스플레이-유지 펄스들의 파형을, 그리고 참조 부호 b는 기준 온도보다 높은 온도에서 본 발명에 따라 보상된 디스플레이-유지 펄스들의 파형을 각각 가리킨다.FIG. 10 shows that the rising end points t21, t22, t23, t24, ... of the display-hold pulses are delayed in the display-hold period S of FIG. 7. In FIG. 10, reference numeral a denotes a waveform of normal display-holding pulses at a reference temperature, that is, room temperature, reference numeral b denotes a waveform of distorted display-holding pulses at a temperature higher than the reference temperature, and reference numeral b. Respectively indicate the waveform of the display-hold pulses compensated according to the invention at a temperature higher than the reference temperature.

상승 시작 시점(t1)으로부터 상온(常溫)에서의 상승 종료 시점(tR) 사이의시간(t1 ~ tR)에서 세 파형들(a, b, c)을 비교하면, 고온(高溫)에서의 시간에 대한 전압 상승의 비율(파형들 b 및 c의 경우)이 상온(常溫)에서의 것(파형 a의 경우)에 비하여 낮다. 그 이유는, X 및 Y 구동부들(도 5의 54, 55)에 대하여 캐페시터로 작용하는 플라즈마 디스플레이 패널(1)의 온도가 높아질수록 플라즈마 디스플레이 패널(1)의 캐페시턴스가 커지기 때문이다.Comparing the three waveforms (a, b, c) at the time (t1 to t R ) between the start of the rise t1 and the end of the rise t R at room temperature, the high temperature The ratio of voltage rise over time (for waveforms b and c) is lower than that at room temperature (for waveform a). This is because the capacitance of the plasma display panel 1 increases as the temperature of the plasma display panel 1 serving as a capacitor increases with respect to the X and Y driving units 54 and 55 of FIG. 5.

따라서, 고온(高溫)에서 상온(常溫)에서의 상승 종료 시점(tR)을 그대로 적용하는 경우, 파형 b의 경우처럼 tR~ tC시간에서의 파형 왜곡이 불가피하다. 이에 따라, 플라즈마 디스플레이 패널의 온도의 상승에 의하여 디스플레이 특성이 안정되지 못하고 소비 전력이 높아진다. 여기서, 소비 전력이 높아지는 이유는, 상온(常溫)에서의 상승 종료 시점(tR)에서 회수 전력이 충분히 사용되지 않았기 때문이다(도 15 및 16 참조).Therefore, when the rising end time t R at room temperature is applied as it is at high temperature, waveform distortion in time t R to t C is inevitable as in the case of waveform b. Accordingly, display characteristics are not stabilized and power consumption is increased due to an increase in temperature of the plasma display panel. The reason why the power consumption increases is that the recovered power has not been sufficiently used at the end time t R of rising at normal temperature (see FIGS. 15 and 16).

하지만, 본 발명에 따라 고온(高溫)에서 지연된 상승 종료 시점(tC)을 적용하는 경우, 파형 c의 경우처럼 tR~ tC시간에서의 파형 왜곡이 보상된다. 여기서, 상승 종료 시점의 지연 시간(tR~ tC)은 플라즈마 디스플레이 패널의 현재 온도에 비례하여 길어진다. 즉, 플라즈마 디스플레이 패널의 현재 온도가 기준 온도보다 높아질수록 디스플레이-유지 펄스들의 상승 종료 시점들이 점점 더 지연된다. 이에 따라, 플라즈마 디스플레이 패널의 온도의 상승에 의하여 디스플레이 특성이 안정되지 못하고 소비 전력이 높아지는 문제점들을 개선할 수 있다. 물론, 필요에 따라, 상승 시작 시점(t1), 하강 시작 시점(t3), 및 하강 종료 시점(t4) 중에서 적어도 어느 하나가 플라즈마 디스플레이 패널의 온도에 따라 조정될 수 있다.However, when the rising end point t C delayed at a high temperature is applied according to the present invention, the waveform distortion at the time of t R to t C is compensated as in the case of the waveform c. In this case, the delay time t R ˜ t C at the end of the rise increases in proportion to the current temperature of the plasma display panel. That is, as the current temperature of the plasma display panel becomes higher than the reference temperature, the rising end points of the display-holding pulses are gradually delayed. Accordingly, problems such as unstable display characteristics and high power consumption due to an increase in temperature of the plasma display panel may be improved. Of course, if necessary, at least one of the rising start time t1, the falling start time t3, and the falling end time t4 may be adjusted according to the temperature of the plasma display panel.

도 11은 도 5의 구동 장치에서 본 발명에 따른 구동 방법을 수행하는 논리 제어부(52)의 내부 구성을 보여준다. 도 11을 참조하면, 본 발명에 따른 논리 제어부(52)는 클럭 버퍼(75), 동기 조정부(726), 감마 정정부(71), 오차 확산부(712), 선입선출(First-In First-Out) 메모리(711), 서브필드 발생부(721), 서브필드 행렬부(722), 행렬 버퍼부(723), 메모리 제어부(724), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(725), 평균신호레벨 검출부(73a), 전력 제어부(73), 이.이.피.롬(E.E.P.R.O.M, 74a), I2C 직렬통신 인터페이스(74b), 타이밍-신호 발생기(74c), 온도 검출부(81), 마이크로-제어기(83), 및 XY 제어부(74)를 포함한다.FIG. 11 illustrates an internal configuration of a logic controller 52 which performs the driving method according to the present invention in the driving apparatus of FIG. 5. Referring to FIG. 11, the logic controller 52 according to the present invention includes a clock buffer 75, a synchronization controller 726, a gamma correction unit 71, an error diffusion unit 712, and first-in first-in first-out. Out) memory 711, subfield generator 721, subfield matrix 722, matrix buffer 723, memory controller 724, frame-memories RFM1, ..., BFM3, Rearranger 725, average signal level detector 73a, power controller 73, E.P.ROM (EEPROM) 74a, I 2 C serial communication interface 74b, timing-signal generator 74c , A temperature detector 81, a micro-controller 83, and an XY controller 74.

클럭 버퍼(75)는 영상 처리부(도 5의 56)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(726)에는, 클럭 버퍼(75)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 리셋 신호(RS), 영상 처리부(도 5의 56)로부터의 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(726)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1, HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다.The clock buffer 75 converts the 26-megahertz (MHz) clock signal CLK26 from the image processing unit 56 of FIG. 5 into a 40-megahertz (MHz) clock signal CLK40. The synchronization adjustment unit 726 includes a 40-megahertz (MHz) clock signal CLK40 from the clock buffer 75, a reset signal RS from the outside, and a horizontal synchronization signal from the image processing unit 56 (FIG. 5). (H SYNC ) and the vertical sync signal V SYNC are input. The synchronization adjusting unit 726 outputs the horizontal synchronization signals H SYNC1 , H SYNC2 , and H SYNC3 to which the input horizontal synchronization signal H SYNC is delayed by a predetermined number of clocks, respectively. V SYNC ) outputs vertical synchronization signals V SYNC2 and V SYNC3 delayed by a predetermined number of clocks, respectively.

감마 정정부(71)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(71)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(712)는 선입선출 메모리(711)를 이용하여 영상 데이터(R, G, B)의 경계 비트인 최대값 비트(Most Significant bit)의 위치를 옮김으로써 데이터 전송 오차를 줄인다.The image data R, G, and B input to the gamma correction unit 71 have reverse nonlinear input / output characteristics in order to correct the nonlinear input / output characteristics of the cathode ray tube. Therefore, the gamma correction unit 71 processes the image data R, G, and B of the reverse nonlinear input and output characteristics to have a linear input and output characteristic. The error diffusion unit 712 reduces the data transmission error by using the first-in first-out memory 711 to move the position of the maximum sign bit, which is a boundary bit of the image data R, G, and B. FIG.

서브필드 발생부(721)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.The subfield generator 721 converts 8-bit image data R, G, and B into 8-bit image data R, G, and B, respectively, corresponding to the number of subfields. For example, when grayscale driving is performed with 14 subfields in a unit frame, after converting 8-bit image data R, G, and B into 14-bit image data R, G and B, respectively, In order to reduce a data transmission error, 16 bits of image data R, G, and B are output by adding invalid data '0' of a maximum value bit (MSB) and a minimum value bit (Least Significant Bit).

서브필드 행렬부(722)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(723)는 서브필드 행렬부(722)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다.The subfield matrix unit 722 rearranges 16-bit video data R, G, and B into which data of different subfields is simultaneously input, so that data of the same subfield is simultaneously output. The matrix buffer unit 723 processes the 16-bit image data (R, G, B) from the subfield matrix unit 722 and outputs it as the 32-bit image data (R, G, B).

메모리 제어부(724)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(724)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(725)에 입력된다. 도 7에서 참조 부호 EN은 메모리 제어부(724)의 데이터 출력을 제어하기 위하여 XY 제어부(74)로부터 생성되어 메모리 제어부(724)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 SSYNC는 메모리 제어부(724) 및 재배열부(725)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(74)로부터 생성되어 메모리 제어부(724) 및 재배열부(725)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(725)는 메모리 제어부(724)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식에 맞도록 재배열하여 출력한다.The memory control unit 724 includes a red memory control unit for controlling three red frame R memories (RFM1, RFM2, and RFM3), and three green (G) frame frame memories (GFM1, GFM2, A green memory control unit for controlling GFM3) and a blue memory control unit for controlling the three blue frame B memories (BFM1, BFM2, BFM3). Frame data from the memory controller 724 is continuously output in units of frames and input to the rearrangement unit 725. In FIG. 7, reference numeral EN denotes an enable signal generated from the XY controller 74 and input to the memory controller 724 in order to control the data output of the memory controller 724. In addition, the reference numeral S SYNC is generated from the XY control unit 74 to control data input / output in units of 32-bit slots in the memory control unit 724 and the rearrangement unit 725, and thus the memory control unit 724 and the rearrangement unit. The slot synchronization signal input to 725 is indicated. The rearrangement unit 725 rearranges and outputs 32-bit image data R, G, and B from the memory control unit 724 so as to conform to the input format of the address driver 53 (FIG. 5).

한편, 평균신호레벨 검출부(73a)는 오차 확산부(712)로부터의 각각 8 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 신호-레벨(ASL)을 검출하여 전력 제어부(73)에 입력시킨다. 전력 제어부(73)는, 평균신호레벨 검출부(73a)로부터 입력되는 평균 신호-레벨(ASL)에 상응하는 방전횟수 제어 데이터(APC)를 발생시킴으로써, 각 프레임에서의 소비 전력이 일정하게 하는 자동 전력 제어의 기능을 수행한다. 여기서, 부하율이란, 해당 프레임의 각 서브필드의 부하율들의 평균 부하율을 의미한다. 각 서브필드의 부하율은 플라즈마 디스플레이 패널(1)의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율을 의미한다. 본 실시예의 경우, 전력 제어부(73)는 해당 프레임의 부하율이 30 (%)를 초과할 경우에 자동전력제어기능을 수행한다. 이.이.피.롬(E.E.P.R.O.M, 74a)에는 X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. 전력 제어부(73)로부터의 방전횟수 제어 데이터(APC)와 이.이.피.롬(E.E.P.R.O.M, 74a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(74b)를 통하여 타이밍-신호 발생기(74c)에 입력된다. 타이밍-신호 발생기(74c)는 입력된 방전횟수 제어 데이터(APC)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다. 여기서, 플라즈마 디스플레이 패널(도 1 및 5의 1)의 온도에 따라 디스플레이-유지 펄스들의 상승 종료 시점을 조정하기 위한 온도 검출부(81) 및 마이크로-제어기(83)가 작용한다.On the other hand, the average signal level detector 73a detects the average signal-level ASL in units of frames from the 8-bit image data R, G, and B from the error diffusion unit 712, respectively, so that the power controller 73 To enter. The power control unit 73 generates the number of discharge control data APC corresponding to the average signal-level ASL input from the average signal level detection unit 73a, so that the power consumption in each frame is constant. Perform the function of control. Here, the load rate means the average load rate of the load rates of each subfield of the frame. The load ratio of each subfield means a ratio of the number of cells to be displayed to the number of all cells of the plasma display panel 1. In the present embodiment, the power control unit 73 performs the automatic power control function when the load ratio of the frame exceeds 30 (%). In the E. P. ROM (EEPROM) 74a, X electrode lines (X 1 , ..., X n of FIG. 1) and Y electrode lines (Y 1 , ..., Y n of FIG. 1) are included. Timing control data according to the driving sequence of is stored. The number of discharge control data APC from the power control unit 73 and the timing control data from the E.P.ROM 74a are transferred to the timing-signal generator 74c via the I 2 C serial communication interface 74b. ) Is entered. The timing-signal generator 74c operates according to the input discharge count control data APC and the timing control data to generate a timing-signal. Here, the temperature detector 81 and the micro-controller 83 for adjusting the rising end point of the display-holding pulses in accordance with the temperature of the plasma display panel (1 in FIGS. 1 and 5) act.

온도 검출부(81)는 플라즈마 표시 패널(1)의 현재 온도를 검출하여 그 온도 데이터를 마이크로-제어기(83)에 입력시킨다. 마이크로-제어기(83)는, 온도 검출부(81)로부터의 온도 데이터를 처리하여, 디스플레이-유지 펄스들의 상승 종료 시점의 지연 시간 데이터를 발생시킨다. 발생된 지연 시간(도 10의 tR~ tC)의 데이터는 XY 제어부(74)에 입력된다.The temperature detector 81 detects the current temperature of the plasma display panel 1 and inputs the temperature data into the micro-controller 83. The micro-controller 83 processes the temperature data from the temperature detector 81 to generate delay time data at the end of the rise of the display-hold pulses. The data of the generated delay time (t R to t C in FIG. 10) is input to the XY control unit 74.

XY 제어부(74)는, 타이밍-신호 발생기(74c)로부터의 타이밍-신호, 및 마이크로-제어기(83)로부터의 지연 시간 데이터에 따라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.The XY control unit 74 operates in accordance with the timing-signal from the timing-signal generator 74c and the delay time data from the micro-controller 83 to operate the X drive control signal S X and the Y drive control signal. Outputs (S Y ).

도 12a는 도 11의 논리 제어부(52)에서 서브필드 행렬부(722)에 입력되는 프레임 데이터를 보여주는 도면이다. 도 12a를 참조하면, 서브필드 행렬부(722)에 입력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 다른 서브필드의 데이터가 동시에 입력되는 구조를 가진다. 도 12b는 도 7의 논리 제어부(52)에서 서브필드 행렬부(722)로부터 출력되는 프레임 데이터를 보여주는 도면이다. 도 12b를 참조하면, 서브필드 행렬부(722)로부터 출력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 같은 서브필드의 데이터가 동시에 입력되는 구조를 가진다.FIG. 12A illustrates frame data input to the subfield matrix unit 722 by the logic controller 52 of FIG. 11. Referring to FIG. 12A, each of 16-bit image data R, G, and B input to the subfield matrix unit 722 has a structure in which data of different subfields is simultaneously input. FIG. 12B is a diagram illustrating frame data output from the subfield matrix unit 722 in the logic controller 52 of FIG. 7. Referring to FIG. 12B, each of 16-bit image data R, G, and B output from the subfield matrix unit 722 has a structure in which data of the same subfield is simultaneously input.

도 13은 도 11의 논리 제어부(52)에서 행렬 버퍼부(723)의 내부 구성을 보여준다. 도 13을 참조하면, 행렬 버퍼부(723)는 적색용 지연 소자(11R), 녹색용 지연 소자(11G) 및 청색용 지연 소자(11B)를 포함한다. 적색용 지연 소자(11R)는 서브필드 행렬부(도 7의 722)로부터 입력되는 16 비트의 적색 영상 데이터(R)를 16 개의 클럭 펄스들의 입력 시간만큼 지연하여 제1 내지 제16 비트의 위치로 출력한다. 한편, 서브필드 행렬부(722)로부터 입력되는 16 비트의 적색 영상 데이터(R)는 제17 내지 제32 비트의 위치로 직접 출력된다. 이에 따라, 서브필드 행렬부(722)로부터의 16 비트의 적색 영상 데이터(R)는 32 비트의 적색 영상 데이터(R)로서 출력된다. 이와 같은 동작은 녹색 및 청색 영상 데이터(G, B)에 대해서도 동일하게 적용된다. 여기서, 각각의 지연 소자(11R, 11G, 11B)에는 동일한 리셋 신호(RS), 클럭 신호(CLK40), 제2 수직 동기 신호(VSYNC2) 및 제2 수평 동기 신호(HSYNC2)가 입력된다.FIG. 13 illustrates an internal configuration of the matrix buffer unit 723 in the logic controller 52 of FIG. 11. Referring to FIG. 13, the matrix buffer unit 723 includes a red delay element 11R, a green delay element 11G, and a blue delay element 11B. The red delay element 11R delays the 16-bit red image data R input from the subfield matrix unit 722 of FIG. 7 by the input time of the 16 clock pulses to the positions of the first to sixteenth bits. Output Meanwhile, the 16-bit red image data R input from the subfield matrix unit 722 is directly output to the positions of the 17th through 32nd bits. Accordingly, the 16-bit red image data R from the subfield matrix unit 722 is output as the 32-bit red image data R. FIG. The same applies to the green and blue image data G and B. Here, the same reset signal RS, clock signal CLK40, second vertical synchronization signal V SYNC2 , and second horizontal synchronization signal H SYNC2 are input to each of the delay elements 11R, 11G, and 11B.

도 14는 도 5의 구동 장치에서 본 발명에 따른 구동 방법을 수행하는 Y 구동부(55)의 주사 구동 회로(AC) 및 스위칭 출력 회로(SIC)를 보여준다. 도 14 및 7을 참조하면, 본 발명에 따른 Y 구동부는 리셋/유지 회로(RSC), 주사 구동 회로(AC) 및 스위칭 출력 회로(SIC)를 포함한다. 리셋/유지 회로(RSC)는 리셋 주기(I) 및 디스플레이-유지 주기(S)에서 Y 전극 라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다. 주사 구동 회로(AC)는 어드레싱 주기(A)에서 Y 전극 라인들(Y1, ...Yn)에 인가될 구동 신호들을 발생시킨다. 스위칭 출력 회로(SIC)에서는, 위쪽 트랜지스터들(YU1, ..., YUn) 및 아래쪽 트랜지스터들(YL1, ..., YLn)이 배열되어, 각 위쪽 트랜지스터 및 각 아래쪽 트랜지스터의 공통 출력 라인이 각각의 Y 전극 라인(Y1, ..., Yn)에 대응되도록 연결되어 있다. 도 14 및 7을 참조하여, 도 14의 Y 구동부의 동작 과정을 살펴보면 다음과 같다.FIG. 14 illustrates a scan driving circuit AC and a switching output circuit SIC of the Y driver 55 performing the driving method according to the present invention in the driving apparatus of FIG. 5. 14 and 7, the Y driver according to the present invention includes a reset / hold circuit RSC, a scan driver circuit AC, and a switching output circuit SIC. The reset / sustain circuit RCS generates drive signals to be applied to the Y electrode lines Y 1 ,... Y n in the reset period I and the display-hold period S. FIG. The scan driving circuit AC generates driving signals to be applied to the Y electrode lines Y 1 ,... Y n in the addressing period A. FIG. In the switching output circuit SIC, the upper transistors YU1, ..., YUn and the lower transistors YL1, ..., YLn are arranged so that the common output lines of each upper transistor and each lower transistor are respectively. Are connected to correspond to the Y electrode lines (Y 1 , ..., Y n ). Referring to FIGS. 14 and 7, the operation process of the Y driver of FIG. 14 will be described as follows.

리셋 주기(I) 및 디스플레이-유지 주기(S)에 있어서, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)은 주사 구동 회로(AC)의 A점, 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)을 통하여 3-전극 플라즈마 디스플레이 패널(1)의 Y 전극 라인들(Y1, ..., Yn)에 인가된다. 이 경우, 주사 구동 회로(AC)의 모든 대전력 트랜지스터들(SSC1, SSC2, SSSP, SSCL)이 턴 오프(turn off)된다. 또한, 리셋/유지 회로(RSC)로부터의 구동 신호들(ORS)은 주사 구동 회로(AC)의 A점, 제3 대전력 트랜지스터(SSP) 및 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)을 통하여 3-전극 플라즈마 디스플레이 패널(1)의 Y 전극 라인들에 인가될 수 있다.이 경우, 주사 구동 회로(AC)에서 관련된 대전력 트랜지스터(SSP)를 제외한 나머지 대전력 트랜지스터들(SSC1, SSC2, SSCL)이 턴 오프(turn off)된다.In the reset period I and the display-hold period S, the drive signals O RS from the reset / hold circuit RSC are connected to the point A of the scan drive circuit AC and the switching output circuit SIC. The lower transistors YL1, ..., YLn are applied to the Y electrode lines Y 1 , ..., Y n of the three-electrode plasma display panel 1. In this case, all the large power transistors S SC1 , S SC2 , S SSP , and S SCL of the scan driving circuit AC are turned off. In addition, the driving signals O RS from the reset / sustain circuit RCS may include the A point of the scan driving circuit AC, the third large power transistor S SP , and the upper transistors of the switching output circuit SIC. YU1, ..., YUn) may be applied to the Y electrode lines of the three-electrode plasma display panel 1. In this case, the scan driving circuit AC excludes the associated high power transistor S SP . The remaining large power transistors S SC1 , S SC2 , S SCL are turned off.

어드레싱 주기(A)에 있어서, 주사 구동 회로(AC)의 제3 대전력 트랜지스터(SSP)를 제외한 나머지 대전력 트랜지스터들(SSC1, SSC2, SSCL)이 턴 온(turn on)된다. 이에 따라, 주사용 바이어스 전압(VSCAN)이 제1 및 제2 대전력 트랜지스터들(SSC1, SSC2)을 통하여 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들(YU1, ..., YUn)에 인가된다. 또한, 접지 전압(도 7의 VG)이 제4 대전력 트랜지스터(SSCL)를 통하여 스위칭 출력 회로(SIC)의 아래쪽 트랜지스터들(YL1, ..., YLn)에 인가된다. 여기서, 주사될 한 Y 전극 라인에 연결된 아래쪽 트랜지스터가 턴 온(turn on)되고 위쪽 트랜지스터가 턴 오프(turn off)된다. 또한, 주사되지 않을 나머지 모든 Y 전극 라인들에 연결된 아래쪽 트랜지스터들이 턴 오프(turn off)되고 위쪽 트랜지스터들이 턴 온(turn on)된다. 이에 따라, 주사될 한 Y 전극 라인에는 주사용 접지 전압(VG)이 인가되고, 주사되지 않을 나머지 모든 Y 전극 라인들에는 주사용 바이어스 전압(VSCAN)이 인가된다.In the addressing period A, the remaining large power transistors S SC1 , S SC2 , and S SCL except for the third large power transistor S SP of the scan driving circuit AC are turned on. Accordingly, the scanning bias voltage V SCAN is applied to the upper transistors YU1,..., And YUn of the switching output circuit SIC through the first and second large power transistors S SC1 and S SC2 . Is approved. In addition, the ground voltage V G of FIG. 7 is applied to the lower transistors YL1,..., YLn of the switching output circuit SIC through the fourth large power transistor S SCL . Here, the lower transistor connected to the Y electrode line to be scanned is turned on and the upper transistor is turned off. In addition, the bottom transistors connected to all remaining Y electrode lines that are not to be scanned are turned off and the top transistors are turned on. Accordingly, the scan ground voltage V G is applied to one Y electrode line to be scanned, and the scan bias voltage V SCAN is applied to all the other Y electrode lines that are not to be scanned.

어드레싱 주기(A)에 있어서, 주사될 한 Y 전극 라인에 주사용 접지 전압(VG)이 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호가 인가되는 시점, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호의 인가가 종료되는 시점, 및 주사될 한 Y 전극 라인에 주사용 접지 전압(VG)이 인가됨이 종료되는 시점에서의 전류 통로들을 살펴보면 다음과 같다.In the addressing period A, when the scan ground voltage V G is applied to one Y electrode line to be scanned, the display data signal is applied to the address electrode lines A R1 , ..., A Bm . At the point of time, when the application of the display data signal to the address electrode lines A R1 , ..., A Bm ends, and when the scanning ground voltage V G is applied to the Y electrode line to be scanned ends. The current paths at the time point are as follows.

첫째, 주사될 한 Y 전극 라인에 주사용 접지 전압(VG)이 인가되는 시점에서는, 주사될 한 Y 전극 라인에 연결된 디스플레이 셀들(전기적 캐페시터들)로부터 스위칭 출력 회로(SIC)의 한 아래쪽 트랜지스터 및 주사 구동 회로(AC)의 제4 대전력 트랜지스터(SSCL)를 통하여 접지 단자로 전류가 흐른다.First, at a time when a scanning ground voltage V G is applied to one Y electrode line to be scanned, one lower transistor of the switching output circuit SIC from display cells (electric capacitors) connected to the one Y electrode line to be scanned and Current flows to the ground terminal through the fourth high power transistor S SCL of the scan driving circuit AC.

둘째, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호가 인가되는 시점에서는, 선택 전압(VA)이 인가된 어드레스 전극 라인들로부터 주사중인 한 Y 전극 라인으로 방전 전류가 흐를 뿐만 아니라, 주사되지 않은 나머지 모든 Y 전극 라인들, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, 주사 구동 회로(AC)의 제1 및 제2 대전력 트랜지스터들(SSC1, SSC2)를 통하여 주사용 바이어스 전압(VSCAN)의 단자로 전류가 흐른다.Second, when the display data signal is applied to the address electrode lines A R1 , ..., A Bm , the discharge current flows from the address electrode lines to which the selection voltage V A is applied to one Y electrode line being scanned. In addition, all remaining unscanned Y electrode lines, upper transistors of the switching output circuit SIC, and first and second large power transistors S SC1 and S SC2 of the scan driving circuit AC are connected to each other. Through the current flows to the terminal of the scanning bias voltage (V SCAN ).

셋째, 어드레스 전극 라인들(AR1, ..., ABm)에 표시 데이터 신호의 인가가 종료되는 시점에서는, 주사용 바이어스 전압(VSCAN)의 단자로부터 주사 구동 회로(AC)의 제1 및 제2 대전력 트랜지스터들(SSC1, SSC2), 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 어드레스 전극 라인들(AR1, ..., ABm)로 전류가 흐른다.Third, at the time when the application of the display data signal to the address electrode lines A R1 , ..., A Bm ends, the first and the first of the scan driving circuit AC and the terminal of the scan bias voltage V SCAN are terminated. Current flows to the address electrode lines A R1 ,..., A Bm through the second large power transistors S SC1 , S SC2 , the upper transistors of the switching output circuit SIC, and the Y electrode lines.

그리고 넷째, 주사될 한 Y 전극 라인에 주사용 접지 전압(VG)이 인가됨이 종료되는 시점에서는, 주사용 바이어스 전압(VSCAN)의 단자로부터 주사 구동 회로(AC)의 제1 및 제2 대전력 트랜지스터들(SSC1, SSC2), 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들, Y 전극 라인들을 통하여 디스플레이 셀들(전기적 캐페시터들)로 전류가 흐른다.Fourth, at the time when the scanning ground voltage V G is applied to the Y electrode line to be scanned, the first and second portions of the scan driving circuit AC are connected from the terminals of the scanning bias voltage V SCAN . Current flows to the display cells (electric capacitors) through the high power transistors S SC1 and S SC2 , the upper transistors of the switching output circuit SIC, and the Y electrode lines.

따라서, 스위칭 출력 회로(SIC)의 위쪽 트랜지스터들의 공통 라인과 주사용 바이어스 전압(VSCAN)의 단자 사이에는 스위칭을 위한 대전력 트랜지스터가 연결된다.Therefore, a large power transistor for switching is connected between the common line of the upper transistors of the switching output circuit SIC and the terminal of the scanning bias voltage V SCAN .

한편, X 구동부(64)로부터의 출력(OX)이 X 전극 라인들(X1, ..., Xn)에 인가되는 동작에 대해서는 도 16을 참조하여 설명될 것이다.Meanwhile, an operation in which the output O X from the X driver 64 is applied to the X electrode lines X 1 ,..., X n will be described with reference to FIG. 16.

도 15는 도 14의 리셋/유지 회로(RSC)를 보여준다. 도 15에서 제3 내지 제6 트랜지스터들(ST3, ..., ST6)은 리셋 주기(도 7의 I)에서 Y 전극 라인들에 인가될 구동 신호(ORS)를 발생시킨다. 또한, 전력 재생용 캐페시터(CSY), 제1 내지 제5 트랜지스터들(ST1, ..., ST5) 및 동조 코일(LY)은 디스플레이 유지 주기(도 7의 S)에서 Y 전극 라인들에 인가될 구동 신호(ORS)를 발생시킨다. 도 15 및 7을 참조하여 도 15의 리셋/유지 회로(RSC)의 동작을 설명하면 다음과 같다.FIG. 15 shows the reset / hold circuit RSC of FIG. 14. In FIG. 15, the third to sixth transistors ST3,..., And ST6 generate a driving signal O RS to be applied to the Y electrode lines in the reset period I of FIG. 7. In addition, the power regeneration capacitor C SY , the first to fifth transistors ST1,..., ST5 and the tuning coil L Y are connected to the Y electrode lines in the display sustain period (S of FIG. 7). Generates a driving signal O RS to be applied. An operation of the reset / hold circuit RSC of FIG. 15 will be described with reference to FIGS. 15 and 7 as follows.

단위 서브-필드(SF)의 리셋 주기(I)에 있어서, X 전극 라인들(X1, ..., Xn)에인가되는 전압이 접지 전압(VG)으로부터 제2 전압(VS) 예를 들어, 155 볼트(V)까지 지속적으로 상승되는 시간 동안에는 제4 및 제5 트랜지스터들(ST4, ST5)만이 턴 온(turn on)된다. 이에 따라, 모든 Y 전극 라인들(Y1, ..., Yn)에는 접지 전압(VG)이 인가된다.In the reset period I of the unit sub-field SF, the voltage applied to the X electrode lines X 1 ,..., X n is the second voltage V S from the ground voltage V G. For example, only the fourth and fifth transistors ST4 and ST5 are turned on during the time of continuously rising to 155 volts (V). Accordingly, the ground voltage V G is applied to all of the Y electrode lines Y 1 ,..., Y n .

다음에, 제3 및 제6 트랜지스터들(ST3, ST6)만이 턴 온(turn on)되고, 제6 트랜지스터(ST6)의 드레인(Drain)에는 제3 전압(VSET)이 인가된다. 여기서, 제6 트랜지스터(ST6)의 게이트에 지속적으로 상승되는 제어 전압이 인가되므로, 제6 트랜지스터(ST6)의 채널 저항값은 지속적으로 줄어든다. 또한, 제3 트랜지스터(ST3)의 소오스(Source)에 제2 전압(VS)이 인가되어 있으므로, 제3 트랜지스터(ST3)의 소오스(Source)와 제6 트랜지스터(ST6)의 드레인(Drain) 사이에 연결된 캐페시터의 작용으로 인하여, 제6 트랜지스터(ST6)의 드레인(Drain)에는 제2 전압(VS)으로부터 최고 전압(VSET+VS)까지 지속적으로 상승되는 전압이 인가된다. 이에 따라, 모든 Y 전극 라인들(Y1, ..., Yn)에는 제2 전압(VS)으로부터 최고 전압(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승되는 전압이 인가된다.Next, only the third and sixth transistors ST3 and ST6 are turned on, and a third voltage V SET is applied to the drain of the sixth transistor ST6. Here, since a control voltage that is continuously raised is applied to the gate of the sixth transistor ST6, the channel resistance value of the sixth transistor ST6 is continuously reduced. In addition, since the second voltage V S is applied to the source of the third transistor ST3, between the source of the third transistor ST3 and the drain of the sixth transistor ST6. Due to the action of the capacitor connected to the voltage, a voltage continuously rising from the second voltage V S to the maximum voltage V SET + V S is applied to the drain of the sixth transistor ST6. Accordingly, all Y electrode lines (Y 1 , ..., Y n ) continuously rise from the second voltage V S to the highest voltage V SET + V S , for example, 355 volts (V). Voltage is applied.

다음에, 제3 및 제5 트랜지스터들(ST3, ST5)만이 턴 온(turn on)되어 제2 전압(VS)이 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다.Next, only the third and fifth transistors ST3 and ST5 are turned on so that the second voltage V S is applied to all the Y electrode lines Y 1 ,..., Y n . .

다음에, 제5 및 제7 트랜지스터들(ST5, ST7)만이 턴 온(turn on)되되, 제7 트랜지스터(ST7)의 게이트에 지속적으로 상승되는 제어 전압이 인가되므로, 제7 트랜지스터(ST7)의 채널 저항값은 지속적으로 줄어든다. 이에 따라, 모든 Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 접지 전압(VG)까지 지속적으로 하강된다.Next, since only the fifth and seventh transistors ST5 and ST7 are turned on and a control voltage that is continuously raised to the gate of the seventh transistor ST7 is applied, the seventh transistor ST7 Channel resistance decreases continuously. Accordingly, the voltage applied to all the Y electrode lines Y 1 ,..., Y n is continuously lowered from the second voltage V S to the ground voltage V G.

이어지는 어드레싱 주기(PA)에서는 리셋/유지 회로(RSC)의 모든 트랜지스터들(ST3, ..., ST6)이 턴 오프(turn off)되어, 리셋/유지 회로(RSC)의 출력이 전기적인 플로팅(floating) 상태가 된다.In the following addressing period PA, all the transistors ST3, ..., ST6 of the reset / hold circuit RSC are turned off, so that the output of the reset / hold circuit RSC is electrically floating. floating state.

이어지는 디스플레이 유지 주기(S)에서 모든 Y 전극 라인들(Y1, ..., Yn)에 인가되는 단위 펄스에 있어서, 제2 전압(VS)으로부터 접지 전압(VG)까지 하강하는 시간에서 제2 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된다. 이와 같이 수집된 전하들은 접지 전압(VG)으로부터 제2 전압(VS)까지 상승하는 시간에서 모든 Y 전극 라인들(Y1, ..., Yn)에 인가되어 재활용된다. 이에 대하여 단계적으로 설명하면 다음과 같다.The time to fall from the second voltage V S to the ground voltage V G in a unit pulse applied to all the Y electrode lines Y 1 ,..., Y n in the subsequent display sustain period S. Only the second and fifth transistors ST2 and ST5 are turned on. Accordingly, charges that remain unnecessarily in the display cells (electrical capacitors) are collected in the power regenerative capacitor C SY . The charges collected in this way are applied to all the Y electrode lines Y 1 ,..., Y n at the time of rising from the ground voltage V G to the second voltage V S to be recycled. This will be described step by step as follows.

디스플레이 유지 주기(S)에서 모든 Y 전극 라인들(Y1, ..., Yn)에 인가되는 단위 펄스에 있어서, 접지 전압(VG)으로부터 제2 전압(VS)까지 상승하는 시간에서 제1 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 전력 재생용 캐페시터(CSY)에 수집되었던 전하들이 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다.In the unit pulse applied to all the Y electrode lines (Y 1 , ..., Y n ) in the display holding period (S), at a time rising from the ground voltage (V G ) to the second voltage (V S ). Only the first and fifth transistors ST2 and ST5 are turned on. Accordingly, the charges collected in the power regeneration capacitor C SY are applied to all the Y electrode lines Y 1 ,..., Y n .

다음에, 제3 및 제5 트랜지스터들(ST3, ST5)만이 턴 온(turn on)되어, 제2 전압(VS)이 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다. 여기서, 제3 및 제5 트랜지스터들(ST3, ST5)만의 턴 온(turn on) 시점은 디스플레이-유지 펄스들의 상승 종료 시점이다(상기 도 10의 설명 참조). 따라서, 플라즈마 디스플레이 패널의 현재 온도가 기준 온도보다 높아질수록 제3 및 제5 트랜지스터들(ST3, ST5)만의 턴 온(turn on) 시점이 점점 더 지연된다. 이에 따라, 플라즈마 디스플레이 패널의 온도의 상승에 의하여 디스플레이 특성이 안정되지 못하고 소비 전력이 높아지는 문제점들을 개선할 수 있다.Next, only the third and fifth transistors ST3 and ST5 are turned on so that the second voltage V S is applied to all the Y electrode lines Y 1 ,..., Y n . do. Here, the turn-on time of only the third and fifth transistors ST3 and ST5 is the end time of the rising of the display-holding pulses (see description of FIG. 10). Therefore, as the current temperature of the plasma display panel becomes higher than the reference temperature, the turn on timing of only the third and fifth transistors ST3 and ST5 is gradually delayed. Accordingly, problems such as unstable display characteristics and high power consumption due to an increase in temperature of the plasma display panel may be improved.

다음에, 제2 전압(VS)으로부터 접지 전압(VG)까지 하강하는 시간에서 제2 및 제5 트랜지스터들(ST2, ST5)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된다.Next, only the second and fifth transistors ST2 and ST5 are turned on at the time of falling from the second voltage V S to the ground voltage V G. Accordingly, charges that remain unnecessarily in the display cells (electrical capacitors) are collected in the power regenerative capacitor C SY .

최종적으로, 제4 및 제5 트랜지스터들(ST4, ST5)만이 턴 온(turn on)되어, 접지 전압(VG)이 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다.Finally, only the fourth and fifth transistors ST4 and ST5 are turned on so that the ground voltage V G is applied to all the Y electrode lines Y 1 ,..., Y n . .

도 16 및 7을 참조하여 본 발명에 따른 구동 방법을 수행하는 도 16의 X 구동부(64)의 동작을 설명하면 다음과 같다.Referring to FIGS. 16 and 7, the operation of the X driver 64 of FIG. 16 performing the driving method according to the present invention will be described as follows.

단위 서브-필드(SF)의 리셋 주기(I)에 있어서, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 접지 전압(VG)으로부터 제2 전압(VS) 예를 들어, 155 볼트(V)까지지속적으로 상승되는 시간 동안에는 제3 트랜지스터(ST3a)만이 턴 온(turn on)된다. 여기서, 제3 트랜지스터(ST3a)의 게이트에 지속적으로 상승되는 제어 전압이 인가되므로, 제3 트랜지스터(ST3a)의 채널 저항값은 지속적으로 줄어들면서 출력 신호(OX)의 전압이 상승된다.In the reset period I of the unit sub-field SF, the voltage applied to the X electrode lines X 1 ,..., X n is the second voltage V S from the ground voltage V G. For example, only the third transistor ST3a is turned on during the time of continuously rising to 155 volts (V). Here, since a control voltage that is continuously raised is applied to the gate of the third transistor ST3a, the voltage of the output signal O X is increased while the channel resistance value of the third transistor ST3a is continuously decreased.

다음에, 제4 트랜지스터(ST4a)만이 턴 온(turn on)됨에 의하여 출력 신호(OX)가 접지 전압(VG)이 된다.Next, the output signal O X becomes the ground voltage V G because only the fourth transistor ST4a is turned on.

다음에, 제3 트랜지스터(ST3a)만이 턴 온(turn on)됨에 의하여 출력 신호(OX)의 전압이 제2 전압(VS)이 된다. 이 상태는 어드레싱 주기(A)까지 지속된다.Next, the third is a transistor (ST3a) only turn on the second voltage (V S) of the output voltage signal (X O) by As (turn on). This state continues until the addressing period A.

이어지는 디스플레이 유지 주기(S)에서 모든 X 전극 라인들(X1, ..., Xn)에 인가되는 단위 펄스에 있어서, 제2 전압(VS)으로부터 접지 전압(VG)까지 하강하는 시간에서 제2 트랜지스터(ST2a)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSX)에 수집된다. 이와 같이 수집된 전하들은 접지 전압(VG)으로부터 제2 전압(VS)까지 상승하는 시간에서 모든 X 전극 라인들(X1, ..., Xn)에 인가되어 재활용된다. 이에 대하여 단계적으로 설명하면 다음과 같다.The time to fall from the second voltage V S to the ground voltage V G in the unit pulse applied to all the X electrode lines X 1 ,..., X n in the subsequent display sustain period S. Only the second transistor ST2a is turned on. Accordingly, charges that remain unnecessarily in the display cells (electrical capacitors) are collected in the power regenerative capacitor C SX . The charges thus collected are applied to all the X electrode lines X 1 ,..., X n at the time of rising from the ground voltage V G to the second voltage V S and recycled. This will be described step by step as follows.

디스플레이 유지 주기(S)에서 모든 X 전극 라인들(X1, ..., Xn)에 인가되는 단위 펄스에 있어서, 접지 전압(VG)으로부터 제2 전압(VS)까지 상승하는 시간에서제1 트랜지스터(ST1a)만이 턴 온(turn on)된다. 이에 따라, 전력 재생용 캐페시터(CSX)에 수집되었던 전하들이 모든 X 전극 라인들(X1, ..., Xn)에 인가된다.In the unit pulse applied to all the X electrode lines X 1 ,..., X n in the display holding period S, at a time rising from the ground voltage V G to the second voltage V S. Only the first transistor ST1a is turned on. Accordingly, the charges collected in the power regeneration capacitor C SX are applied to all the X electrode lines X 1 ,..., X n .

다음에, 제3 트랜지스터(ST3a)만이 턴 온(turn on)되어, 제2 전압(VS)이 모든 Y 전극 라인들(Y1, ..., Yn)에 인가된다. 여기서, 제3 트랜지스터(ST3a)만의 턴 온(turn on) 시점은 디스플레이-유지 펄스들의 상승 종료 시점이다(상기 도 10의 설명 참조). 따라서, 플라즈마 디스플레이 패널의 현재 온도가 기준 온도보다 높아질수록 제3 트랜지스터(ST3a)만의 턴 온(turn on) 시점이 점점 더 지연된다. 이에 따라, 플라즈마 디스플레이 패널의 온도의 상승에 의하여 디스플레이 특성이 안정되지 못하고 소비 전력이 높아지는 문제점들을 개선할 수 있다.Next, only the third transistor ST3a is turned on so that the second voltage V S is applied to all of the Y electrode lines Y 1 ,..., Y n . Here, the turn-on time point of only the third transistor ST3a is the end time point of rising of the display-holding pulses (see description of FIG. 10). Therefore, as the current temperature of the plasma display panel becomes higher than the reference temperature, the turn on timing of only the third transistor ST3a is gradually delayed. Accordingly, problems such as unstable display characteristics and high power consumption due to an increase in temperature of the plasma display panel may be improved.

다음에, 제2 전압(VS)으로부터 접지 전압(VG)까지 하강하는 시간에서 제2 트랜지스터(ST2a)만이 턴 온(turn on)된다. 이에 따라, 디스플레이 셀들(전기적 캐페시터들)에 불필요하게 남아있는 전하들이 전력 재생용 캐페시터(CSY)에 수집된다.Next, only the second transistor ST2a is turned on at the time of falling from the second voltage V S to the ground voltage V G. Accordingly, charges that remain unnecessarily in the display cells (electrical capacitors) are collected in the power regenerative capacitor C SY .

최종적으로, 제4 트랜지스터(ST4a)만이 턴 온(turn on)되어, 접지 전압(VG)이 모든 X 전극 라인들(X1, ..., Xn)에 인가된다.Finally, only the fourth transistor ST4a is turned on so that the ground voltage V G is applied to all X electrode lines X 1 ,..., X n .

이상 설명된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동 방법에 의하면, 플라즈마 디스플레이 패널의 현재 온도에 따라 구동 펄스들의 각 시점이 조정되므로, 플라즈마 디스플레이 패널의 온도의 변화에 의한 구동 펄스들의 왜곡을 보상할 수 있다.As described above, according to the driving method of the plasma display panel according to the present invention, since each time point of the driving pulses is adjusted according to the current temperature of the plasma display panel, distortion of the driving pulses due to the change of the temperature of the plasma display panel is eliminated. You can compensate.

본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.The present invention is not limited to the above embodiments, but may be modified and improved by those skilled in the art within the spirit and scope of the invention as defined in the claims.

Claims (3)

외부로부터 입력되는 영상 신호를 처리하여 플라즈마 디스플레이 패널의 각 전극 라인에 구동 펄스들을 인가하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,A driving method of a plasma display panel which processes driving image signals input from the outside and applies driving pulses to respective electrode lines of the plasma display panel. 상기 플라즈마 디스플레이 패널의 현재 온도를 검출하는 단계; 및Detecting a current temperature of the plasma display panel; And 상기 플라즈마 디스플레이 패널에 인가될 구동 펄스들의 상승 시작 시점, 상승 종료 시점, 하강 시작 시점, 및 하강 종료 시점 중에서 적어도 어느 하나를 상기 검출된 온도에 따라 조정하는 단계를 포함한 플라즈마 디스플레이 패널의 구동 방법.And adjusting at least one of a rising start point, a rising end point, a falling start point, and a falling end point of the driving pulses to be applied to the plasma display panel according to the detected temperature. 제1항에 있어서,The method of claim 1, 모든 디스플레이-셀들의 방전 조건이 균일하게 되는 리셋 주기, 발광할 디스플레이-셀들에만 벽전하들이 형성되는 어드레싱 주기, 및 모든 디스플레이-셀들에 교호하는 디스플레이-유지 펄스들이 인가되어 상기 어드레싱 주기에서 벽전하들이 형성된 셀들에서 디스플레이-유지 방전이 일어나는 디스플레이-유지 주기가 단위 서브-필드를 형성하고, 단위 서브-필드들의 조합이 단위 프레임을 형성하는 플라즈마 디스플레이 패널의 구동 방법.A reset period in which the discharge conditions of all the display cells are uniform, an addressing period in which wall charges are formed only in the display cells to emit light, and display-hold pulses alternated to all the display cells are applied to the wall charges in the addressing period. A display-hold period in which display-hold discharges occur in formed cells forms a unit sub-field, and a combination of unit sub-fields forms a unit frame. 제2항에 있어서, 상기 디스플레이-유지 주기에서,The method of claim 2, wherein in the display-hold period: 상기 플라즈마 디스플레이 패널의 현재 온도가 기준 온도보다 높아질수록 상기 디스플레이-유지 펄스들의 상승 종료 시점들이 점점 더 지연되는 플라즈마 디스플레이 패널의 구동 방법.And a rising end points of the display-holding pulses are gradually delayed as the current temperature of the plasma display panel is higher than a reference temperature.
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