KR20040025011A - Liquid Crystal Display Panel and Fabricating Method Thereof - Google Patents
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Abstract
Description
본 발명은 액정표시패널에 관한 것으로, 특히 제조공정 중 발생되는 이물질 제거효율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display panel, and more particularly, to a liquid crystal display panel and a method of manufacturing the same that can improve the efficiency of removing foreign substances generated during the manufacturing process.
통상의 액정표시소자는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시소자는 액정셀들이 매트릭스 형태로 배열되어진 액정표시패널과, 이 액정표시패널을 구동하기 위한 구동회로를 구비하게 된다. 액정표시패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되게 된다. 통상, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)에 접속되게 된다. 화소전극은 박막 트랜지스터를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정셀을 구동하게 된다.Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel. The liquid crystal display panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. In general, the pixel electrode is formed for each liquid crystal cell on the lower substrate, while the common electrode is integrally formed on the front surface of the upper substrate. Each of the pixel electrodes is connected to a thin film transistor (hereinafter referred to as "TFT") used as a switch element. The pixel electrode drives the liquid crystal cell along with the common electrode according to the data signal supplied through the thin film transistor.
이러한 액정표시소자의 하부기판은 반도체 공정을 포함함과 아울러 다수의마스크 공정을 필요로 함에 따라 제조공정이 복잡하여 액정패널의 제조단가 상승의 중요원인이 되고 있다. 이를 해결하기 위하여, 하부기판은 마스크공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피공정, 식각공정, 박리공정 및 검사공정 등과 같은 여러 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 5마스크공정에서 하나의 마스크 공정을 줄인 4마스크 공정이 대두되고 있다.Since the lower substrate of the liquid crystal display device includes a semiconductor process and requires a plurality of mask processes, the manufacturing process is complicated, which is an important cause of the increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the lower substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes various processes such as a deposition process, a cleaning process, a photolithography process, an etching process, a peeling process, and an inspection process. As a result, in recent years, a four-mask process that reduces one mask process in a five-mask process has emerged.
도 1 및 도 2는 4마스크공정으로 형성되는 하부기판을 나타내는 평면도 및 단면도이다.1 and 2 are a plan view and a cross-sectional view showing a lower substrate formed by a four mask process.
도 1 및 도 2를 참조하면, 액정표시소자의 하부기판(1)은 데이터라인(4)과 게이트라인(2)의 교차부에 위치하는 TFT(TP)와, TFT(TP)의 드레인전극(10)에 접속되는 화소전극(22)과, 화소전극(22)과 이전단 게이트라인(2)과의 중첩부분에 위치하는 스토리지 캐패시터(SP)를 구비한다.1 and 2, the lower substrate 1 of the liquid crystal display device includes a TFT (TP) positioned at an intersection of the data line 4 and the gate line 2, and a drain electrode of the TFT (TP). And a storage capacitor SP located at an overlapping portion between the pixel electrode 22 and the previous gate line 2.
TFT(TP)는 게이트라인(2)에 접속된 게이트전극(6), 데이터라인(4)에 접속된 소스전극(8) 및 드레인접촉홀(20)을 통해 화소전극(22)에 접속된 드레인전극(10)을 구비한다. 또한, TFT(TP)는 게이트전극(6)에 공급되는 게이트전압에 의해 소스전극(8)과 드레인전극(10)간에 도통채널을 형성하기 위한 반도체층들(14,16)을 더 구비한다. 이러한 TFT(TP)는 게이트라인(2)으로부터의 게이트신호에 응답하여 데이터라인(4)으로부터의 데이터신호를 선택적으로 화소전극(22)에 공급한다.The TFT TP is connected to the pixel electrode 22 through the gate electrode 6 connected to the gate line 2, the source electrode 8 connected to the data line 4, and the drain contact hole 20. An electrode 10 is provided. In addition, the TFT TP further includes semiconductor layers 14 and 16 for forming a conductive channel between the source electrode 8 and the drain electrode 10 by the gate voltage supplied to the gate electrode 6. The TFT TP selectively supplies the data signal from the data line 4 to the pixel electrode 22 in response to the gate signal from the gate line 2.
화소전극(22)은 데이터라인(4)과 게이트라인(2)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(22)은하부기판(1) 전면에 도포되는 보호층(18) 상에 형성되며, 보호층(18)을 관통하는 드레인접촉홀(20)을 통해 드레인전극(10)과 전기적으로 접속된다. 이러한 화소전극(22)은 TFT(TP)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(1)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(22)을 경유하여 입사되는 광을 상부기판쪽으로 투과시키게 된다.The pixel electrode 22 is formed in a cell region divided by the data line 4 and the gate line 2 and is made of a transparent conductive material having high light transmittance. The pixel electrode 22 is formed on the protective layer 18 coated on the entire lower substrate 1, and is electrically connected to the drain electrode 10 through the drain contact hole 20 penetrating through the protective layer 18. do. The pixel electrode 22 generates a potential difference from a common transparent electrode (not shown) formed on the upper substrate (not shown) by the data signal supplied through the TFT TP. Due to this potential difference, the liquid crystal located between the lower substrate 1 and the upper substrate (not shown) rotates due to the dielectric anisotropy. The rotated liquid crystal transmits light incident from the light source via the pixel electrode 22 toward the upper substrate.
스토리지 캐패시터(SP)는 화소전극(22)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(SP)는 이전단 게이트라인(2)과, 그 이전단 게이트라인(2)과 게이트절연막(12) 및 반도체층(14,16)을 사이에 두고 형성되며 화소전극과 접촉되는 스토리지전극(24)으로 형성된다. 이 스토리지전극(24)은 스토리지접촉홀(26)을 통해 화소전극(22)과 전기적으로 측면 접촉된다.The storage capacitor SP serves to suppress voltage fluctuations of the pixel electrode 22. The storage capacitor SP is formed between the previous gate line 2, the previous gate line 2, the gate insulating layer 12, and the semiconductor layers 14 and 16 and is in contact with the pixel electrode. It is formed of an electrode 24. The storage electrode 24 is in electrical side contact with the pixel electrode 22 through the storage contact hole 26.
이러한 액정표시패널의 하부기판의 제조방법을 도 3a 내지 도 3d를 결부하여 설명하기로 한다.A method of manufacturing the lower substrate of the liquid crystal display panel will be described with reference to FIGS. 3A to 3D.
도 3a를 참조하면, 하부기판(1) 상에 게이트전극(6) 및 게이트라인(2)이 형성된다.Referring to FIG. 3A, a gate electrode 6 and a gate line 2 are formed on the lower substrate 1.
이를 위해, 하부기판(1) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트금속층이 증착된다. 게이트금속층은 알루미늄(Al) 또는 알루미늄합금 등으로 이루어진다. 게이트금속층이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정을 패터닝됨으로써 하부기판(1) 상에 게이트전극(6) 및 게이트라인(2)이 형성된다.To this end, the gate metal layer is deposited on the lower substrate 1 by a deposition method such as sputtering. The gate metal layer is made of aluminum (Al) or aluminum alloy. The gate electrode layer 6 and the gate line 2 are formed on the lower substrate 1 by patterning the photolithography process and the etching process using the first mask using the gate metal layer.
도 3b를 참조하면, 게이트전극(6) 및 게이트라인(2)이 형성된 하부기판(1) 상에 게이트절연막(12), 활성층(14), 오믹접촉층(16), 데이터라인(4), 스토리지전극(24), 소스전극(8) 및 드레인전극(10)이 형성된다.Referring to FIG. 3B, the gate insulating film 12, the active layer 14, the ohmic contact layer 16, the data line 4, and the lower substrate 1 on the gate electrode 6 and the gate line 2 are formed. The storage electrode 24, the source electrode 8, and the drain electrode 10 are formed.
이를 위해, 게이트전극(6) 및 게이트라인(2)이 형성된 하부기판(1) 상에 화학기상증착(Chemical Vapor Deposition) 또는 스퍼터링 등의 증착방법을 통해 게이트절연막(12), 제1 및 제2 반도체층 및 데이터금속층이 순차적으로 증착된다. 여기서, 게이트절연막(12)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘 등이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층은 몰리브덴(Mo) 또는 몰리브덴 합금 등이 이용된다.To this end, the gate insulating film 12, the first and the second and the second method are deposited on the lower substrate 1 on which the gate electrode 6 and the gate line 2 are formed through a deposition method such as chemical vapor deposition or sputtering. The semiconductor layer and the data metal layer are sequentially deposited. The gate insulating layer 12 may be formed of an inorganic insulating material, such as silicon oxide (SiOx) or silicon nitride (SiNx), and the first semiconductor layer may be formed of amorphous silicon, which is not doped with impurities, and the second semiconductor layer may be formed of It is formed of amorphous silicon doped with an N-type or P-type impurity, and a molybdenum (Mo) or a molybdenum alloy is used as the data metal layer.
데이터금속층 상에 제2 마스크를 이용한 포토리쏘그래피공정으로 포토레지스트패턴이 형성된다. 이 경우, 제2 마스크로는 TFT의 채널부에 반투과부를 갖는 반투과마스크를 이용함으로써 채널부와 대응되는 포토레지스트패턴은 소스/드레인전극과 대응되는 포토레지스트패턴보다 상대적으로 낮은 높이를 갖게 한다.A photoresist pattern is formed on the data metal layer by a photolithography process using a second mask. In this case, by using a semi-transmissive mask having a transflective portion in the channel portion of the TFT as the second mask, the photoresist pattern corresponding to the channel portion has a relatively lower height than the photoresist pattern corresponding to the source / drain electrode. .
이러한 포토레지스트패턴을 이용한 습식식각공정으로 데이터금속층이 패터닝됨으로써 데이터라인(4), 스토리지전극(24), 소스전극(8) 및 드레인전극(10)이 형성된다.The data metal layer is patterned by the wet etching process using the photoresist pattern to form the data line 4, the storage electrode 24, the source electrode 8, and the drain electrode 10.
이 후, 동일한 포토레지스트패턴을 이용한 건식식각공정으로 제1 및 제2 반도체층이 동시에 패터닝됨으로써 활성층(14) 및 오믹접촉층(16)이 형성된다.Thereafter, the first and second semiconductor layers are simultaneously patterned by a dry etching process using the same photoresist pattern to form the active layer 14 and the ohmic contact layer 16.
그리고, 채널에서 상대적으로 낮은 높이를 갖는 포토레지스트패턴은 애싱(Ashing)공정으로 제거되며, 잔존하는 포토레지스트패턴을 이용한 건식식각공정으로 채널부에 형성되는 데이터금속층 및 오믹접촉층이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스전극(8) 및 드레인전극(10)이 분리되어 형성된다.The photoresist pattern having a relatively low height in the channel is removed by an ashing process, and the data metal layer and the ohmic contact layer formed in the channel part are etched by a dry etching process using the remaining photoresist pattern. As a result, the active layer 14 of the channel portion is exposed to separate the source electrode 8 and the drain electrode 10.
이 후, 스트립공정으로 데이터라인(4), 스토리지전극(24), 소스전극(8) 및 드레인전극(10)에 잔존하는 포토레지스트패턴이 제거된다.Thereafter, the photoresist pattern remaining on the data line 4, the storage electrode 24, the source electrode 8, and the drain electrode 10 is removed by a stripping process.
도 3c를 참조하면, 스토리지전극(24), 소스전극(8), 드레인전극(10) 및 데이터라인(4)이 형성된 게이트절연막(12) 상에 보호막(18)이 형성된다.Referring to FIG. 3C, a passivation layer 18 is formed on the gate insulating layer 12 on which the storage electrode 24, the source electrode 8, the drain electrode 10, and the data line 4 are formed.
이를 위해, 스토리지전극(24), 소스전극(8), 드레인전극(10) 및 데이터라인(10)이 형성된 게이트절연막(12) 상에 절연물질을 증착함으로써 하부기판(1) 상에 보호막(18)이 형성된다. 보호막(18)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다. 이어서, 보호막(18)은 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 드레인접촉홀(20)과 스토리지접촉홀(26)이 형성된다. 드레인접촉홀(20)은 보호막(18)을 관통하여 드레인전극(10)이 노출되게 형성되며, 스토리지접촉홀(26)은 보호막(18)을 관통하여 스토리지전극(24)이 노출되게 형성된다.To this end, the protective film 18 is deposited on the lower substrate 1 by depositing an insulating material on the gate insulating film 12 on which the storage electrode 24, the source electrode 8, the drain electrode 10, and the data line 10 are formed. ) Is formed. As the protective film 18, an inorganic insulating material such as silicon nitride (SiNx) and silicon oxide (SiOx) or an organic insulating material such as acryl-based organic compound, benzocyclobutene (BCB) and perfluorocyclobutane (PFCB) is used. Subsequently, the passivation layer 18 is patterned by a photolithography process and an etching process using a third mask to form the drain contact hole 20 and the storage contact hole 26. The drain contact hole 20 is formed to pass through the passivation layer 18 to expose the drain electrode 10, and the storage contact hole 26 is formed to pass through the passivation layer 18 to expose the storage electrode 24.
도 3d를 참조하면, 보호막(18) 상에 화소전극(22)이 형성된다.Referring to FIG. 3D, the pixel electrode 22 is formed on the passivation layer 18.
이를 위해, 보호막(18)이 형성된 하부기판(1) 상에 스퍼터링(sputtering) 등과 같은 증착방법으로 투명전도성물질이 형성된다. 투명전도성물질은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 등으로 이루어진다. 이어서, 투명전도성물질이 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 화소전극(22)이 형성된다. 화소전극(22)은 보호막(18)을 관통하는 드레인접촉홀(20)을 통해 드레인전극(10)과 접속되며, 보호막(18)을 관통하는 스토리지접촉홀(26)을 통해 스토리지전극(24)과 접속된다.To this end, a transparent conductive material is formed on the lower substrate 1 on which the protective film 18 is formed by a deposition method such as sputtering. The transparent conductive material may be Indium-Tin-Oxide (ITO), Indium-Zinc-Oxide (IZO) or Indium-Tin-Zinc-Oxide: ITZO). Subsequently, the pixel electrode 22 is formed by patterning the transparent conductive material through a photolithography process and an etching process using a fourth mask. The pixel electrode 22 is connected to the drain electrode 10 through the drain contact hole 20 penetrating the passivation layer 18 and the storage electrode 24 through the storage contact hole 26 penetrating the passivation layer 18. Connected with.
이러한 액정표시소자에서는 데이터금속층과 제1 및 제2 반도체층을 동일마스크로 패터닝함으로써 활성층(14), 오믹접촉층(16), 데이터라인(4), 스토리지전극(24), 소스전극(8) 및 드레인전극(10)이 형성된다. 이 경우, 건식식각가스에 대한 식각속도는 반도체층보다 데이터금속층이 빠르므로 반도체층은 데이터금속층보다 상대적으로 넓은 폭을 갖도록 형성된다. 즉, 데이터라인(4)하부에 위치하는 활성층(14)은 데이터라인(4)보다 넓은 폭을 갖도록 형성되며, 스토리지전극(24), 소스전극(8) 및 드레인전극(10)하부에 위치하는 활성층(14)도 이들보다 넓은 폭을 갖도록 형성된다.In the liquid crystal display, the active metal layer 14, the ohmic contact layer 16, the data line 4, the storage electrode 24, and the source electrode 8 by patterning the data metal layer and the first and second semiconductor layers with the same mask. And a drain electrode 10 is formed. In this case, since the etching rate for the dry etching gas is faster than that of the semiconductor layer, the semiconductor layer is formed to have a relatively wider width than that of the data metal layer. That is, the active layer 14 positioned below the data line 4 is formed to have a wider width than the data line 4, and is positioned below the storage electrode 24, the source electrode 8, and the drain electrode 10. The active layer 14 is also formed to have a wider width than these.
이에 따라, 백라이트를 이용해 구동되는 액정표시소자에 있어서 백라이트로부터 입사되는 광에 의해 활성층(14)의 전도도가 증가하게 된다. 즉, 백라이트가 오프(off)일 때는 화소전극(22)과 데이터라인(4) 간에 기생캐패시터가 형성되는 반면에 백라이트가 온(on)일 때는 활성층(14)의 전도도가 증가하게 되어 활성층(14)이 도체가 되므로 화소전극(22)과 활성층(14) 간에 기생캐패시터가 형성된다. 이와 같이, 백라이트 온(on)일 때와 오프(off)일때 기생캐패시터를 이루는 전극이 달라져 기생캐패시터의 값도 달라지게 된다. 이로 인해 화면 상에 물결노이즈와 같은 화질저하가 발생하는 문제점이 있다.Accordingly, in the liquid crystal display device driven using the backlight, the conductivity of the active layer 14 is increased by the light incident from the backlight. That is, when the backlight is off, a parasitic capacitor is formed between the pixel electrode 22 and the data line 4, while when the backlight is on, the conductivity of the active layer 14 is increased, so that the active layer 14 ) Becomes a conductor, so a parasitic capacitor is formed between the pixel electrode 22 and the active layer 14. In this way, when the backlight is on and off, the electrodes forming the parasitic capacitor are changed so that the value of the parasitic capacitor is also different. As a result, there is a problem that image quality degradation such as wave noise occurs on the screen.
이러한 문제점을 해결하기 위해, 도 4 및 도 5에 도시된 바와 같이 데이터라인을 따라 형성되는 차광패턴을 갖는 액정표시소자가 제안되었다.In order to solve this problem, a liquid crystal display device having a light shielding pattern formed along a data line as shown in FIGS. 4 and 5 has been proposed.
도 4 및 도 5를 참조하면, 액정표시소자의 차광패턴(30)은 데이터라인(4) 하부에 형성되는 활성층(14)보다 상대적으로 넓은 폭으로 데이터라인(4)을 따라 게이트금속층으로 하부기판(1) 상에 형성된다. 활성층(14)보다 넓은 폭을 갖는 차광패턴(30)은 백라이트 온일 때 백라이트로부터 입사되는 광을 차단함으로써 활성층(14)이 백라이트의 온/오프에 따라 전도도가 달라지는 것을 방지할 수 있다.Referring to FIGS. 4 and 5, the light blocking pattern 30 of the liquid crystal display device has a width wider than that of the active layer 14 formed under the data line 4, and is a lower substrate along the data line 4. It is formed on (1). The light shielding pattern 30 having a width wider than that of the active layer 14 blocks the light incident from the backlight when the backlight is on, thereby preventing the active layer 14 from changing its conductivity depending on the on / off of the backlight.
이러한 차광패턴(30)을 형성하기 위해 도 6a에 도시된 바와 같이 하부기판(1) 상에 게이트금속층(3)이 전면 도포된다. 이 게이트금속층(3)을 덮도록 포토레지스트가 형성된다. 이 포토레지스트를 제1 마스크를 이용한 포토리쏘그래피공정으로 인해 차광패턴을 형성하기 위한 제1 게이트포토레지스트패턴(29a)과 게이트라인 및 게이트전극을 형성하기 위한 제2 게이트포토레지스트패턴(29b)이 게이트금속층(3)이 형성된 하부기판(1) 상에 형성된다. 제1 및 제2 게이트포토레지스트패턴(29a,29b)을 이용한 식각공정으로 게이트금속층이 패터닝되어 도 6b에 도시된 바와 같이 차광패턴(30), 게이트라인(2) 및 게이트전극(6)이 형성된다.In order to form the light blocking pattern 30, the gate metal layer 3 is entirely coated on the lower substrate 1 as shown in FIG. 6A. A photoresist is formed to cover the gate metal layer 3. The first gate photoresist pattern 29a for forming the light shielding pattern and the second gate photoresist pattern 29b for forming the gate line and the gate electrode are formed by the photolithography process using the photoresist. The gate metal layer 3 is formed on the lower substrate 1 on which the gate metal layer 3 is formed. The gate metal layer is patterned by an etching process using the first and second gate photoresist patterns 29a and 29b to form the light blocking pattern 30, the gate line 2, and the gate electrode 6 as shown in FIG. 6B. do.
그러나, 제1 및 제2 게이트포토레지스트패턴(29a,29b)은 해당 화소영역을 둘러싸도록 형성되어 있으므로 포토리쏘그래피공정 중 발생된 이물질이 흘러나갈수 있는 통로가 제1 및 제2 게이트포토레지스트패턴(29a,29b)으로 인해 차단되는 문제점이 있다.However, since the first and second gate photoresist patterns 29a and 29b are formed to surround the pixel area, a passage through which foreign substances generated during the photolithography process can flow is formed in the first and second gate photoresist patterns ( 29a, 29b) is a problem that is blocked.
한편, 활성층, 오믹접촉층, 데이터라인, 소스전극, 드레인전극 및 스토리지전극을 형성하기 위해서 도 7a에 도시된 바와 같이 데이터금속층(7)이 형성된 하부기판(1) 상에 제1 내지 제3 데이터포토레지스트패턴(28a,28b,28c)이 형성되어 있다. 이 데이터포토레지스트패턴은 데이터라인, 소스전극 및 드레인전극을 형성하기 위한 제1 데이터포토레지스트패턴(28a)과, 소스전극 및 드레인전극 사이의 채널을 형성하기 위한 제2 데이터포토레지스트패턴(28b)과, 스토리지전극을 형성하기 위한 제3 데이터포토레지스트패턴(28c)을 구비한다. 여기서, 제2 데이터포토레지스트패턴(28b)은 제1 및 제3 데이터포토레지스트패턴(28a,28c)보다 상대적으로 얇은 두께를 갖도록 형성된다. 제1 내지 제3 데이터포토레지스트패턴(28a,28b,28c)을 이용한 식각공정으로 데이터금속층(7), 제1 및 제2 반도체층(14a,16a)이 패터닝되어 도 7b에 도시된 바와 같이 활성층(14), 오믹접촉층(16), 소스전극(8), 드레인전극(10), 데이터라인(4) 및 스토리지전극(24)이 형성된다.Meanwhile, in order to form an active layer, an ohmic contact layer, a data line, a source electrode, a drain electrode, and a storage electrode, as illustrated in FIG. 7A, first to third data are formed on the lower substrate 1 on which the data metal layer 7 is formed. Photoresist patterns 28a, 28b, and 28c are formed. The data photoresist pattern includes a first data photoresist pattern 28a for forming a data line, a source electrode and a drain electrode, and a second data photoresist pattern 28b for forming a channel between the source electrode and the drain electrode. And a third data photoresist pattern 28c for forming a storage electrode. Here, the second data photoresist pattern 28b is formed to have a thickness relatively thinner than that of the first and third data photoresist patterns 28a and 28c. The data metal layer 7 and the first and second semiconductor layers 14a and 16a are patterned by an etching process using the first to third data photoresist patterns 28a, 28b, and 28c to form an active layer as shown in FIG. 7B. 14, an ohmic contact layer 16, a source electrode 8, a drain electrode 10, a data line 4 and a storage electrode 24 are formed.
그러나, 제1 내지 제3 데이터포토레지스트패턴(28a,28b,28c)은 해당 화소영역을 둘러싸도록 형성되어 있으므로 포토리쏘그래피공정 중 발생된 이물질이 흘러나갈수 있는 통로가 제1 내지 제3 데이터포토레지스트패턴(28a,28b,28c)으로 인해 차단되는 문제점이 있다. 특히, 데이터라인과 스토리지전극을 형성하기 위한 데이터포토레지스트패턴으로 인해 이물질이 흘러나갈 수 있는 통로가 차단된다.However, since the first to third data photoresist patterns 28a, 28b, and 28c are formed to surround the pixel area, a passage through which foreign substances generated during the photolithography process can flow is provided. There is a problem that is blocked due to the patterns 28a, 28b, 28c. In particular, the data photoresist pattern for forming the data line and the storage electrode blocks a passage through which foreign matter can flow.
따라서, 본 발명의 목적은 제조공정 중 발생되는 이물질 제거효율을 향상시킬 수 있는 액정표시패널 및 그 제조방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a liquid crystal display panel and a method of manufacturing the same that can improve the efficiency of removing foreign substances generated during the manufacturing process.
도 1은 종래의 액정표시패널의 하부기판을 나타내는 평면도이다.1 is a plan view illustrating a lower substrate of a conventional liquid crystal display panel.
도 2는 도 1에서 선 "A-A'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating a lower substrate of the liquid crystal display panel taken along the line "A-A '" in FIG. 1.
도 3a 내지 도 3d는 도 2에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a lower substrate of the liquid crystal display panel illustrated in FIG. 2.
도 4는 차광패턴을 갖는 종래 액정표시패널의 하부기판을 나타내는 평면도이다.4 is a plan view illustrating a lower substrate of a conventional liquid crystal display panel having a light shielding pattern.
도 5는 도 4에서 선"B-B'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도이다.FIG. 5 is a cross-sectional view illustrating a lower substrate of the liquid crystal display panel taken along the line “B-B ′” in FIG. 4.
도 6a 및 도 6b는 도 5에 도시된 차광패턴, 게이트라인 및 게이트전극을 형성하기 위한 공정을 상세히 나타내는 평면도이다.6A and 6B are plan views illustrating in detail a process for forming the light shielding pattern, the gate line, and the gate electrode illustrated in FIG. 5.
도 7a 및 도 7b는 도 5에 도시된 소스전극, 드레인전극, 스토리지전극을 형성하기 위한 공정을 상세히 나타내는 평면도이다.7A and 7B are plan views illustrating in detail a process for forming the source electrode, the drain electrode, and the storage electrode shown in FIG. 5.
도 8은 본 발명의 제1 실시 예에 따른 액정표시패널의 하부기판을 나타내는평면도이다.8 is a plan view illustrating a lower substrate of a liquid crystal display panel according to a first exemplary embodiment of the present invention.
도 9는 도 8에서 선"C-C'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도이다.FIG. 9 is a cross-sectional view illustrating a lower substrate of the liquid crystal display panel taken along the line "C-C '" in FIG. 8.
도 10a 내지 도 10d는 도 9에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도이다.10A through 10D are cross-sectional views illustrating a method of manufacturing a lower substrate of the liquid crystal display panel illustrated in FIG. 9.
도 11a 및 도 11b는 도 10a에 도시된 제1 마스크공정을 상세히 나타내는 단면도이다.11A and 11B are cross-sectional views illustrating in detail the first mask process illustrated in FIG. 10A.
도 12은 본 발명의 제2 실시 예에 따른 액정표시패널의 하부기판을 나타내는 단면도이다.12 is a cross-sectional view illustrating a lower substrate of a liquid crystal display panel according to a second exemplary embodiment of the present invention.
도 13은 도 12에서 선"D-D'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도이다.FIG. 13 is a cross-sectional view illustrating a lower substrate of the liquid crystal display panel taken along the line “D-D ′” in FIG. 12.
도 14a 내지 도 14d는 도 13에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도이다.14A through 14D are cross-sectional views illustrating a method of manufacturing a lower substrate of the liquid crystal display panel illustrated in FIG. 13.
도 15a 내지 도 15c는 도 14ba에 도시된 제2 마스크공정을 상세히 나타내는 평면도이다.15A to 15C are plan views illustrating the second mask process illustrated in FIG. 14B in detail.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1,31 : 기판2,32 : 게이트라인1,31: substrate 2,32: gate line
4,34 : 데이터라인6,36 : 게이트전극4,34 data line 6,36 gate electrode
8,38 : 소스전극10,40 : 드레인전극8,38 source electrode 10,40 drain electrode
12,42 : 게이트절연막14,44 : 활성층12,42 gate insulating film 14,44 active layer
16,46 : 오믹접촉층18,48 : 보호층16,46: ohmic contact layer 18,48: protective layer
22,52 : 화소전극24,54a,54b : 스토리지전극22, 52: pixel electrode 24, 54a, 54b: storage electrode
30,60a,60b : 차광패턴30,60a, 60b: shading pattern
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널은 게이트라인 및 데이터라인과의 교차로 할당된 영역마다 마련된 액정셀들과, 게이트라인 및 데이터라인과 액정셀들 각각의 사이에 접속되는 박막트랜지스터와, 게이트라인과 중첩되게 형성되며 상기 액정셀마다 독립적으로 형성되는 스토리지전극과, 데이터라인과 동시에 형성되며 상기 액정셀마다 독립적으로 형성되는 차광패턴과, 제조공정시 발생되는 이물질이 흘러나갈 수 있도록 상기 스토리지전극 및 차광패턴 중 적어도 어느 하나를 관통하는 적어도 하나 이상의 관통홀을 구비하는 것을 특징으로 한다.In order to achieve the above object, the liquid crystal display panel according to the present invention is a liquid crystal cell provided for each region allocated to the intersection of the gate line and the data line, and a thin film transistor connected between each of the gate line and the data line and the liquid crystal cells. And a storage electrode formed to overlap the gate line and formed independently for each of the liquid crystal cells, a light shielding pattern formed at the same time as the data line and formed independently for each liquid crystal cell, and foreign matters generated during the manufacturing process. And at least one through hole penetrating at least one of the storage electrode and the light shielding pattern.
상기 박막트랜지스터는 게이트라인과 접속되는 게이트전극과, 게이트전극과 게이트절연막을 사이에 두고 중첩되게 형성되는 반도체층과, 반도체층과 동일패턴으로 형성되는 소스 및 드레인전극을 구비하는 것을 특징으로 한다.The thin film transistor may include a gate electrode connected to a gate line, a semiconductor layer formed to overlap the gate electrode and the gate insulating layer therebetween, and a source and a drain electrode formed in the same pattern as the semiconductor layer.
상기 스토리지전극을 관통하는 관통홀은 상기 박막트랜지스터의 소스 및 드레인전극과 비중첩되도록 형성되는 것을 특징으로 한다.The through hole penetrating the storage electrode is non-overlapping with the source and drain electrodes of the thin film transistor.
상기 차광패턴을 관통하는 관통홀은 상기 박막트랜지스터의 게이트전극과 비중첩되도록 형성되는 것을 특징으로 한다.The through hole penetrating the light blocking pattern is formed so as not to overlap the gate electrode of the thin film transistor.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 게이트라인 및 데이터라인과의 교차로 할당된 영역마다 마련된 액정셀들과, 상기 게이트라인 및 데이터라인과 액정셀들 각각의 사이에 접속되는 박막트랜지스터와, 상기 게이트라인과 중첩되게 형성되며 상기 액정셀마다 독립적으로 형성되는 스토리지전극과, 상기 데이터라인과 동시에 형성되며 상기 액정셀마다 독립적으로 형성되는 차광패턴을 포함하는 액정표시패널의 제조방법에 있어서, 제조공정시 발생되는 이물질이 흘러나갈수 있도록 상기 차광패턴 및 스토리지전극 중 적어도 어느 하나를 관통하는 적어도 하나 이상의 관통홀 형성하는 것을 특징으로 한다.In order to achieve the above object, the manufacturing method of the liquid crystal display panel according to the present invention is provided between the liquid crystal cells provided for each region allocated to the intersection of the gate line and the data line, and between the gate line and the data line and the liquid crystal cells, respectively. A liquid crystal display panel including a thin film transistor connected to each other, a storage electrode formed to overlap the gate line, and formed independently of each liquid crystal cell, and a light blocking pattern formed simultaneously with the data line and independently formed for each liquid crystal cell. The manufacturing method may include forming at least one through hole penetrating at least one of the light blocking pattern and the storage electrode so that foreign substances generated during the manufacturing process may flow out.
상기 액정표시패널의 제조방법은 기판 상에 제1 마스크를 이용하여 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와, 게이트전극 및 게이트라인이 형성된 기판 상에 제2 마스크를 이용하여 반도체층, 소스전극, 드레인전극 및 데이터라인을 형성하는 단계와, 반도체층, 소스전극, 드레인전극 및 데이터라인이 형성된 기판 상에 제3 마스크를 이용하여 보호막을 형성하는 단계와, 보호막 상에 제4 마스크를 이용하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The manufacturing method of the liquid crystal display panel may include forming a gate electrode connected to the gate line using a first mask on a substrate, using a semiconductor layer on the substrate on which the gate electrode and the gate line are formed; Forming a source film, a drain electrode, and a data line; forming a passivation film on the substrate on which the semiconductor layer, the source electrode, the drain electrode, and the data line are formed; Forming a pixel electrode by using a.
상기 스토리지전극을 관통하는 관통홀은 상기 박막트랜지스터의 소스 및 드레인전극과 비중첩되도록 형성되는 것을 특징으로 한다.The through hole penetrating the storage electrode is non-overlapping with the source and drain electrodes of the thin film transistor.
상기 차광패턴을 관통하는 관통홀은 상기 박막트랜지스터의 게이트전극과 비중첩되도록 형성되는 것을 특징으로 한다.The through hole penetrating the light blocking pattern is formed so as not to overlap the gate electrode of the thin film transistor.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will become apparent from the description of the accompanying examples.
이하, 도 8 내지 도 15c를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 8 to 15C.
도 8은 본 발명의 제1 실시 예에 따른 액정표시소자의 하부기판을 나타내는 평면도이며, 도 9는 도 8에서 선 "C-C'"를 따라 절취한 액정표시소자의 하부기판을 나타내는 단면도이다.FIG. 8 is a plan view illustrating a lower substrate of the liquid crystal display according to the first exemplary embodiment of the present invention, and FIG. 9 is a cross-sectional view illustrating the lower substrate of the liquid crystal display taken along the line “C-C ′” in FIG. 8. .
도 8 및 도 9를 참조하면, 본 발명의 제1 실시 예에 따른 액정표시소자의 하부기판(31)은 데이터라인(34)과 게이트라인(32)의 교차부에 위치하는 TFT(TP)와, TFT(TP)의 드레인전극(40)에 접속되는 화소전극(52)과, 데이터라인(34)을 따라 분리되어 형성되는 제1 및 제2 차광패턴(60a,60b)을 구비한다.8 and 9, the lower substrate 31 of the liquid crystal display according to the first embodiment of the present invention may include a TFT (TP) positioned at an intersection of the data line 34 and the gate line 32. And a pixel electrode 52 connected to the drain electrode 40 of the TFT (TP), and first and second light blocking patterns 60a and 60b formed separately along the data line 34.
TFT(TP)는 게이트라인(32)에 접속된 게이트전극(36), 데이터라인(34)에 접속된 소스전극(38) 및 화소전극(52)에 접속된 드레인전극(40)을 구비한다. 또한, TFT(TP)는 게이트전극(36)에 공급되는 게이트전압에 의해 소스전극(38)과 드레인전극(40)간에 채널을 형성하기 위한 반도체층들(44,46)을 더 구비한다. 이러한 TFT는 게이트라인(32)으로부터의 게이트신호에 응답하여 데이터라인(34)으로부터의 데이터신호를 선택적으로 화소전극(52)에 공급한다.The TFT TP includes a gate electrode 36 connected to the gate line 32, a source electrode 38 connected to the data line 34, and a drain electrode 40 connected to the pixel electrode 52. Further, the TFT TP further includes semiconductor layers 44 and 46 for forming a channel between the source electrode 38 and the drain electrode 40 by the gate voltage supplied to the gate electrode 36. This TFT selectively supplies the data signal from the data line 34 to the pixel electrode 52 in response to the gate signal from the gate line 32.
화소전극(52)은 데이터라인(34)과 게이트라인(32)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(52)은 보호막(48) 상에 형성되며, 드레인전극(40)과 전기적으로 접속된다. 이러한 화소전극(52)은 TFT(TP)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(31)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(52)을 경유하여 상부기판 쪽으로 투과되는 광량이 조절된다.The pixel electrode 52 is formed in a cell region divided by the data line 34 and the gate line 32 and is made of a transparent conductive material having high light transmittance. The pixel electrode 52 is formed on the passivation film 48 and electrically connected to the drain electrode 40. The pixel electrode 52 generates a potential difference from a common transparent electrode (not shown) formed on the upper substrate (not shown) by the data signal supplied through the TFT TP. Due to this potential difference, the liquid crystal located between the lower substrate 31 and the upper substrate (not shown) rotates due to the dielectric anisotropy. The amount of light transmitted from the light source to the upper substrate through the pixel electrode 52 is adjusted by the rotated liquid crystal.
제1 및 제2 차광패턴(60a,60b)사이에는 홀(78)이 형성되어 제1 및 제2 차광패턴(60a,60b)이 서로 분리되도록 한다. 이러한 제1 및 제2 차광패턴(60a,60b)은 데이터라인(34)을 따라 하부기판(31) 상에 게이트금속층으로 형성된다. 이 제1 및 제2 차광패턴(60a,60b)은 데이터라인(34) 하부에 형성되는 활성층(44)보다 상대적으로 넓은 폭으로 형성된다. 활성층(44)보다 넓은 폭을 갖는 차광패턴(60a,60b)는 백라이트 온일 때 백라이트로부터 입사되는 광을 차단함으로써 활성층(44)이 백라이트의 온/오프에 따라 전도도가 달라지는 것을 방지할 수 있다.A hole 78 is formed between the first and second light blocking patterns 60a and 60b to separate the first and second light blocking patterns 60a and 60b from each other. The first and second light blocking patterns 60a and 60b are formed as gate metal layers on the lower substrate 31 along the data line 34. The first and second light blocking patterns 60a and 60b are formed to have a relatively wider width than the active layer 44 formed under the data line 34. The light shielding patterns 60a and 60b having a wider width than the active layer 44 block the light incident from the backlight when the backlight is on, thereby preventing the active layer 44 from changing its conductivity depending on the on / off of the backlight.
또한, 제1 및 제2 차광패턴(60a,60b)사이에 형성되는 홀(78)은 게이트전극(36)과 중첩되지 않도록 형성되어 제조공정 중 발생되는 이물질이 외부로 흘러나갈 수 있는 통로역할을 하게 된다.In addition, the hole 78 formed between the first and second light blocking patterns 60a and 60b is formed so as not to overlap with the gate electrode 36 to serve as a passage through which foreign substances generated during the manufacturing process may flow to the outside. Done.
도 10a 내지 도 10d는 도 9에 도시된 액정표시소자의 하부기판의 제조방법을 나타내는 단면도이다.10A through 10D are cross-sectional views illustrating a method of manufacturing a lower substrate of the liquid crystal display shown in FIG. 9.
도 10a를 참조하면, 하부기판(31) 상에 게이트전극(36), 게이트라인(32), 제1 및 제2 차광패턴(60a,60b)이 형성된다.Referring to FIG. 10A, the gate electrode 36, the gate line 32, and the first and second light blocking patterns 60a and 60b are formed on the lower substrate 31.
이를 위해, 하부기판(31) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트 금속층이 증착된다. 게이트 금속층으로는 알루미늄(Al) 또는 알루미늄-네오듐(AlNd) 등이 이용된다. 이어서, 도시하지 않은 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 게이트금속층이 패터닝되어 하부기판(31) 상에 게이트라인(32), 게이트전극(36) 및 홀(78)을 사이에 두고 서로 분리되는 제1 및 제2 차광패턴(60a,60b)이 형성된다.To this end, the gate metal layer is deposited on the lower substrate 31 by a deposition method such as sputtering. Aluminum (Al), aluminum-nedium (AlNd), or the like is used as the gate metal layer. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask (not shown) so that the gate line 32, the gate electrode 36, and the hole 78 are interposed on the lower substrate 31. First and second light blocking patterns 60a and 60b are separated from each other.
이에 대한 상세한 설명은 추후에 설명하기로 한다.Detailed description thereof will be described later.
도 10b를 참조하면, 게이트전극(36) 및 게이트라인(32)이 형성된 하부기판 상에 게이트절연막(42), 활성층(44), 오믹접촉층(46), 데이터라인(34), 소스전극(38) 및 드레인전극(40)이 형성된다.Referring to FIG. 10B, a gate insulating layer 42, an active layer 44, an ohmic contact layer 46, a data line 34, and a source electrode may be formed on a lower substrate on which a gate electrode 36 and a gate line 32 are formed. 38 and a drain electrode 40 are formed.
이를 위해, 하부기판(31) 상에 화학기상증착방법(Chemical Vapor Deposition) 및 스퍼터링 등의 증착방법을 통해 게이트절연막(42), 제1 및 제2 반도체층(45,47) 및 데이터금속층(39)이 순차적으로 형성된다.To this end, the gate insulating film 42, the first and second semiconductor layers 45 and 47, and the data metal layer 39 are deposited on the lower substrate 31 through a deposition method such as chemical vapor deposition and sputtering. ) Are formed sequentially.
게이트절연막(42)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성되며, 제1 반도체층(45)은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 제2 반도체층(47)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층(39)은 몰리브덴(Mo) 또는 몰리브덴 합금 등으로 형성된다.The gate insulating layer 42 is formed of silicon oxide (SiOx) or silicon nitride (SiNx), which is an inorganic insulating material, and the first semiconductor layer 45 is formed of amorphous silicon which is not doped with impurities, and the second semiconductor layer 47 ) Is formed of amorphous silicon doped with N-type or P-type impurities, and the data metal layer 39 is formed of molybdenum (Mo) or molybdenum alloy.
데이터금속층 상에 제2 마스크를 이용한 포토리쏘그래피공정으로 포토레지스트패턴이 형성된다. 이 경우, 제2 마스크로는 TFT의 채널부에 반투과부를 갖는 반투과마스크를 이용함으로써 채널부와 대응되는 포토레지스트패턴은 소스/드레인전극과 대응되는 포토레지스트패턴보다 상대적으로 낮은 높이를 갖게 한다.A photoresist pattern is formed on the data metal layer by a photolithography process using a second mask. In this case, by using a semi-transmissive mask having a transflective portion in the channel portion of the TFT as the second mask, the photoresist pattern corresponding to the channel portion has a relatively lower height than the photoresist pattern corresponding to the source / drain electrode. .
이러한 포토레지스트패턴을 이용한 습식식각공정으로 데이터금속층이 패터닝됨으로써 데이터라인(34), 소스전극(38) 및 드레인전극(40)이 형성된다.The data metal layer is patterned by the wet etching process using the photoresist pattern to form the data line 34, the source electrode 38, and the drain electrode 40.
이 후, 동일한 포토레지스트패턴을 이용한 건식식각공정으로 제1 및 제2 반도체층이 동시에 패터닝됨으로써 활성층(44) 및 오믹접촉층(46)이 형성된다.Thereafter, the first and second semiconductor layers are simultaneously patterned by a dry etching process using the same photoresist pattern to form the active layer 44 and the ohmic contact layer 46.
그리고, 채널에서 상대적으로 낮은 높이를 갖는 포토레지스트패턴은 애싱(Ashing)공정으로 제거되며, 잔존하는 포토레지스트패턴을 이용한 건식식각공정으로 채널부에 형성되는 데이터금속층 및 오믹접촉층이 식각된다. 이에 따라, 채널부의 활성층(44)이 노출되어 소스전극(38) 및 드레인전극(40)이 분리되어 형성된다.The photoresist pattern having a relatively low height in the channel is removed by an ashing process, and the data metal layer and the ohmic contact layer formed in the channel part are etched by a dry etching process using the remaining photoresist pattern. As a result, the active layer 44 of the channel portion is exposed to separate the source electrode 38 and the drain electrode 40.
이 후, 스트립공정으로 데이터라인(34), 소스전극(38) 및 드레인전극(40)에 잔존하는 포토레지스트패턴이 제거된다.Thereafter, the photoresist pattern remaining on the data line 34, the source electrode 38, and the drain electrode 40 is removed by a stripping process.
도 10c를 참조하면, 데이터라인(34), 소스 및 드레인전극(38,40)이 형성된 하부기판(31) 상에 드레인접촉홀(50)을 갖는 보호막(48)이 형성된다.Referring to FIG. 10C, a passivation layer 48 having a drain contact hole 50 is formed on the lower substrate 31 on which the data line 34, the source and drain electrodes 38 and 40 are formed.
이를 위해, 데이터라인(34), 스토리지전극(54), 소스 및 드레인전극(38,40)이 형성된 하부기판(31) 상에 절연물질이 전면 증착되어 보호막(48)이 형성된다. 보호막(48)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutane) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다.To this end, an insulating material is deposited on the lower substrate 31 on which the data line 34, the storage electrode 54, and the source and drain electrodes 38 and 40 are formed to form a protective film 48. As the protective film 48, an inorganic insulating material such as silicon nitride (SiNx) and silicon oxide (SiOx), an organic insulating material such as acryl-based organic compound, benzocyclobutane (BCB) and perfluorocyclobutane (PFCB), or the like is used.
이러한 보호막(48)이 형성된 하부기판(31) 상에 정렬된 제3 마스크를 이용하여 노광 및 현상공정을 포함하는 포토리쏘그래피공정과 식각공정에 의해보호막(48)이 패터닝되어 드레인접촉홀(50)이 형성된다. 드레인접촉홀(50)은 보호막(48)을 관통하여 드레인전극(40)을 노출시키게 된다.The protective film 48 is patterned by a photolithography process and an etching process including an exposure and development process using a third mask arranged on the lower substrate 31 on which the protective film 48 is formed, and then the drain contact hole 50. ) Is formed. The drain contact hole 50 penetrates through the passivation layer 48 to expose the drain electrode 40.
도 10d를 참조하면, 보호막(48)이 형성된 하부기판(31) 상에 화소전극(52)이 형성된다.Referring to FIG. 10D, the pixel electrode 52 is formed on the lower substrate 31 on which the passivation layer 48 is formed.
이를 위해, 보호막(48) 상에 스퍼터링 등의 증착방법으로 투명 전도성 물질이 전면 증착된다. 투명 전도성 물질은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 및 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 선택될 수 있다. 이 투명 전도성 물질이 증착된 하부기판(31) 상에 정렬된 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정을 통해 투명전도성물질이 패터닝됨으로써 화소전극(52)이 형성된다. 화소전극(52)은 드레인접촉홀(50)을 통해 드레인전극(40)과 전기적으로 접촉된다.To this end, the transparent conductive material is deposited on the protective film 48 by a deposition method such as sputtering. The transparent conductive material may be selected from indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO). The pixel electrode 52 is formed by patterning the transparent conductive material through a photolithography process and an etching process using a fourth mask arranged on the lower substrate 31 on which the transparent conductive material is deposited. The pixel electrode 52 is in electrical contact with the drain electrode 40 through the drain contact hole 50.
도 11a 및 도 11b는 도 10a에 도시된 게이트라인, 게이트전극 및 차광패턴을 형성하는 단계를 상세히 나타내는 평면도이다.11A and 11B are plan views illustrating in detail the steps of forming the gate line, the gate electrode, and the light blocking pattern illustrated in FIG. 10A.
먼저, 게이트금속층(33)이 형성된 하부기판(31) 상에 포토레지스트가 전면 도포된 후 하부기판(31) 상부에 제1 마스크(도시하지 않음)가 정렬된다. 이 제1 마스크를 이용한 노광공정 및 현상공정을 포함하는 포토리쏘그래피 공정으로 도 11a에 도시된 바와 같이 게이트패턴을 형성하기 위한 제1 게이트포토레지스트패턴(74)과 홀(78)을 사이에 두고 서로 분리되는 제1 및 제2 차광패턴을 형성하기 위한 제2 게이트포토레지스트패턴(72a,72b)이 형성된다. 제2게이트포토레지스트패턴(72a,72b)은 제1 포토레지스트패턴(74)들 사이에 제1 포토레지스트패턴(74)과 수직한 방향으로 분리되는 적어도 2개 이상 형성된다. 이러한 제1 및 제2 게이트포토레지스트패턴(74,72a,72b)을 이용한 식각공정으로 도 11b에 도시된 바와 같이 게이트라인(32), 게이트전극(36) 및 홀(78)을 사이에 두고 분리되는 제1 및 제2 차광패턴(60a,60b)이 형성된다.First, a photoresist is entirely coated on the lower substrate 31 on which the gate metal layer 33 is formed, and then a first mask (not shown) is aligned on the lower substrate 31. A photolithography process including an exposure process and a development process using the first mask, with a first gate photoresist pattern 74 and a hole 78 interposed therebetween as shown in FIG. 11A to form a gate pattern. Second gate photoresist patterns 72a and 72b are formed to form first and second light blocking patterns separated from each other. At least two second gate photoresist patterns 72a and 72b are formed between the first photoresist patterns 74 in a direction perpendicular to the first photoresist pattern 74. An etching process using the first and second gate photoresist patterns 74, 72a, and 72b is performed to separate the gate line 32, the gate electrode 36, and the hole 78 therebetween as shown in FIG. 11B. First and second light blocking patterns 60a and 60b are formed.
이와 같이, 서로 분리되어 형성되는 제1 및 제2 차광패턴(60a,60b)을 형성하기 위한 제2 게이트포토레지스트패턴들(72a,72b) 사이에는 홀(78)이 형성된다. 이 홀(78)을 통해 포토리쏘그래피공정 후 하부기판(31) 상에 잔존하는 이물질들은 식각공정시 식각액과 함께 외부로 흘러나갈 수 있다. 또한, 홀(78)을 통해 식각공정 후 하부기판(31) 상에 잔존하는 이물질들은 스트립공정시 스트립액과 함께 외부로 흘러나갈 수 있다. 또한, 홀(78)을 통해 스트립공정 후 하부기판(31) 상에 잔존하는 이물질들은 세정공정시 세정액과 함께 외부로 흘러나갈 수 있다.As such, a hole 78 is formed between the second gate photoresist patterns 72a and 72b for forming the first and second light blocking patterns 60a and 60b that are separated from each other. Through the hole 78, foreign substances remaining on the lower substrate 31 after the photolithography process may flow out together with the etchant during the etching process. In addition, foreign substances remaining on the lower substrate 31 after the etching process through the hole 78 may flow out together with the strip liquid during the stripping process. In addition, foreign matter remaining on the lower substrate 31 after the strip process through the hole 78 may flow out together with the cleaning liquid during the cleaning process.
한편, 제조공정 중 발생되는 이물질이 외부로 흘러나갈 수 있는 통로가 홀(78)에 의해 종래보다 상대적으로 증가하게 되어 이물질 제거효율이 향상된다.On the other hand, the passage through which the foreign matter generated during the manufacturing process can flow to the outside is relatively increased by the hole 78, the foreign matter removal efficiency is improved.
도 12는 본 발명의 제2 실시 예에 따른 액정표시패널의 하부기판을 나타내는 평면도이며, 도 13은 도 12에서 선"D-D'"를 따라 절취한 액정표시패널의 하부기판을 나타내는 단면도이다.FIG. 12 is a plan view illustrating a lower substrate of a liquid crystal display panel according to a second exemplary embodiment of the present invention, and FIG. 13 is a cross-sectional view illustrating a lower substrate of a liquid crystal display panel taken along a line "D-D '" in FIG. 12. .
도 12 및 도 13을 참조하면, 본 발명의 제2 실시 예에 따른 액정표시패널의 하부기판(31)은 데이터라인(34)과 게이트라인(32)의 교차부에 위치하는 TFT(TP)와, TFT(TP)의 드레인전극(40)에 접속되는 화소전극(52)과, 화소전극(52)과 이전단 게이트라인(32)과의 중첩부분에 다수개 위치하는 스토리지 캐패시터(SP)를 구비한다.12 and 13, the lower substrate 31 of the liquid crystal display panel according to the second exemplary embodiment of the present invention may include a TFT (TP) positioned at an intersection of the data line 34 and the gate line 32. And a plurality of pixel electrodes 52 connected to the drain electrode 40 of the TFT TP, and a plurality of storage capacitors SP positioned at overlapping portions of the pixel electrode 52 and the previous gate line 32. do.
TFT(TP)는 게이트라인(32)에 접속된 게이트전극(36), 데이터라인(34)에 접속된 소스전극(38) 및 화소전극(52)에 접속된 드레인전극(40)을 구비한다. 또한, TFT(TP)는 게이트전극(36)에 공급되는 게이트전압에 의해 소스전극(38)과 드레인전극(40)간에 채널을 형성하기 위한 반도체층들(44,46)을 더 구비한다. 이러한 TFT는 게이트라인(32)으로부터의 게이트신호에 응답하여 데이터라인(34)으로부터의 데이터신호를 선택적으로 화소전극(52)에 공급한다.The TFT TP includes a gate electrode 36 connected to the gate line 32, a source electrode 38 connected to the data line 34, and a drain electrode 40 connected to the pixel electrode 52. Further, the TFT TP further includes semiconductor layers 44 and 46 for forming a channel between the source electrode 38 and the drain electrode 40 by the gate voltage supplied to the gate electrode 36. This TFT selectively supplies the data signal from the data line 34 to the pixel electrode 52 in response to the gate signal from the gate line 32.
화소전극(52)은 데이터라인(34)과 게이트라인(32)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(52)은 보호막(48) 상에 형성되며, 드레인전극(40)과 전기적으로 접속된다. 이러한 화소전극(52)은 TFT(TP)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(31)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(52)을 경유하여 상부기판 쪽으로 투과되는 광량이 조절된다.The pixel electrode 52 is formed in a cell region divided by the data line 34 and the gate line 32 and is made of a transparent conductive material having high light transmittance. The pixel electrode 52 is formed on the passivation film 48 and electrically connected to the drain electrode 40. The pixel electrode 52 generates a potential difference from a common transparent electrode (not shown) formed on the upper substrate (not shown) by the data signal supplied through the TFT TP. Due to this potential difference, the liquid crystal located between the lower substrate 31 and the upper substrate (not shown) rotates due to the dielectric anisotropy. The amount of light transmitted from the light source to the upper substrate through the pixel electrode 52 is adjusted by the rotated liquid crystal.
스토리지 캐패시터(SP)는 화소전극(52)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(SP)는 이전단 게이트라인(32)과, 그 이전단 게이트라인(32)과 게이트절연막(42) 및 반도체층(44,46)을 사이에 두고 형성되는 제1 및 제2 스토리지전극(54a,54b)으로 이루어진다. 이 제1 및 제2 스토리지전극(54a,54b)은 반도체층(44,46)과 동일패턴으로 게이트절연막(42) 상에소정간격을 갖는 홀(80)을 사이에 두고 다수개 형성된다. 이러한 제1 및 제2 스토리전극(54a,54b)들은 각각 제1 및 제2 스토리지접촉홀들(56a,56b)을 통해 화소전극(52)과 전기적으로 접촉된다. 이 제1 및 제2 스토리지접촉홀들(56a,56b)은 수평방향으로 소스 및 드레인전극(58,60)과 중첩되지 않도록 형성된다.The storage capacitor SP plays a role of suppressing a voltage variation of the pixel electrode 52. The storage capacitor SP may include first and second storage devices formed with the previous gate line 32, the previous gate line 32, the gate insulating layer 42, and the semiconductor layers 44 and 46 interposed therebetween. It consists of electrodes 54a and 54b. The first and second storage electrodes 54a and 54b are formed in plural in the same pattern as the semiconductor layers 44 and 46 with the holes 80 having a predetermined interval therebetween. The first and second story electrodes 54a and 54b are in electrical contact with the pixel electrode 52 through the first and second storage contact holes 56a and 56b, respectively. The first and second storage contact holes 56a and 56b are formed so as not to overlap the source and drain electrodes 58 and 60 in the horizontal direction.
도 14a 내지 도 14d는 도 13에 도시된 액정표시패널의 하부기판의 제조방법을 나타내는 단면도이다.14A through 14D are cross-sectional views illustrating a method of manufacturing a lower substrate of the liquid crystal display panel illustrated in FIG. 13.
도 14a를 참조하면, 하부기판(31) 상에 게이트전극(36) 및 게이트라인(32)이 형성된다.Referring to FIG. 14A, a gate electrode 36 and a gate line 32 are formed on the lower substrate 31.
이를 위해, 하부기판(31) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트금속층이 증착된다. 게이트금속층은 알루미늄(Al) 또는 알루미늄합금 등으로 이루어진다. 게이트금속층이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정을 패터닝됨으로써 하부기판(31) 상에 게이트전극(36) 및 게이트라인(32)이 형성된다.To this end, the gate metal layer is deposited on the lower substrate 31 by a deposition method such as sputtering. The gate metal layer is made of aluminum (Al) or aluminum alloy. The gate electrode 36 and the gate line 32 are formed on the lower substrate 31 by patterning the photolithography process and the etching process using the first mask using the gate metal layer.
도 14b를 참조하면, 게이트전극(36) 및 게이트라인(32)이 형성된 하부기판(31) 상에 게이트절연막(42), 활성층(44), 오믹접촉층(46), 데이터라인(34), 제1 및 제2 스토리지전극(54a,54b), 소스전극(38) 및 드레인전극(40)이 형성된다.Referring to FIG. 14B, the gate insulating layer 42, the active layer 44, the ohmic contact layer 46, the data line 34, and the lower substrate 31 on which the gate electrode 36 and the gate line 32 are formed. First and second storage electrodes 54a and 54b, a source electrode 38, and a drain electrode 40 are formed.
이를 위해, 게이트전극(36) 및 게이트라인(32)이 형성된 하부기판(31) 상에 화학기상증착(Chemical Vapor Deposition) 또는 스퍼터링 등의 증착방법을 통해 게이트절연막(42), 제1 및 제2 반도체층 및 데이터금속층이 순차적으로 증착된다.여기서, 게이트절연막(42)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘 등이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층은 몰리브덴(Mo) 또는 몰리브덴 합금 등이 이용된다.To this end, the gate insulating layer 42, the first and the second and the second insulating layers are deposited on the lower substrate 31 on which the gate electrode 36 and the gate line 32 are formed through a deposition method such as chemical vapor deposition or sputtering. The semiconductor layer and the data metal layer are sequentially deposited. Here, the gate insulating layer 42 may be formed of an inorganic insulating material, such as silicon oxide (SiOx) or silicon nitride (SiNx), and the first semiconductor layer may be amorphous without impurities. Silicon and the like are used, and the second semiconductor layer is formed of amorphous silicon doped with N-type or P-type impurities, and molybdenum (Mo) or molybdenum alloy is used as the data metal layer.
제2 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 제1 및 제2 반도체층 및 데이터금속층을 패터닝함으로써 활성층(44), 오믹접촉층(46), 소스전극(38), 드레인전극(40) 및 홀(80)을 사이에 두고 서로 분리되어 형성되는 제1 및 제2 스토리지전극(54a,54b)이 형성된다.Patterning the first and second semiconductor layers and the data metal layer by a photolithography process and an etching process using a second mask to form an active layer 44, an ohmic contact layer 46, a source electrode 38, a drain electrode 40, First and second storage electrodes 54a and 54b are formed to be separated from each other with the hole 80 interposed therebetween.
이에 대한 상세한 설명은 추후에 설명하기로 한다.Detailed description thereof will be described later.
도 14c를 참조하면, 제1 및 제2 스토리지전극(54a,54b), 소스전극(38), 드레인전극(40) 및 데이터라인(34)이 형성된 게이트절연막(42) 상에 보호막(48)이 형성된다.Referring to FIG. 14C, a passivation layer 48 is formed on the gate insulating layer 42 on which the first and second storage electrodes 54a and 54b, the source electrode 38, the drain electrode 40, and the data line 34 are formed. Is formed.
이를 위해, 스토리지전극(54), 소스전극(38), 드레인전극(40) 및 데이터라인(40)이 형성된 게이트절연막(42) 상에 절연물질이 증착됨으로써 하부기판(31) 상에 보호막(48)이 형성된다. 보호막(48)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutane) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다. 이어서, 보호막(48)은 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 드레인접촉홀(50)과 제1 및 제2 스토리지접촉홀(56a,56b)이 형성된다. 드레인접촉홀(50)은 보호막(48)을 관통하여 드레인전극(40)이 노출되게 형성되며, 제1 및 제2 스토리지접촉홀(56a,56b) 각각은 보호막(48)을 관통하여 제1 및 제2 스토리지전극(54a,54b)이 노출되게 형성된다.To this end, an insulating material is deposited on the gate insulating layer 42 on which the storage electrode 54, the source electrode 38, the drain electrode 40, and the data line 40 are formed, thereby protecting the protective layer 48 on the lower substrate 31. ) Is formed. As the protective film 48, an inorganic insulating material such as silicon nitride (SiNx) and silicon oxide (SiOx), an organic insulating material such as acryl-based organic compound, benzocyclobutane (BCB) and perfluorocyclobutane (PFCB), or the like is used. Subsequently, the passivation layer 48 is patterned by a photolithography process and an etching process using a third mask to form the drain contact holes 50 and the first and second storage contact holes 56a and 56b. The drain contact hole 50 is formed to penetrate the passivation layer 48 so that the drain electrode 40 is exposed. Each of the first and second storage contact holes 56a and 56b penetrates the passivation layer 48 to allow the drain electrode 40 to be exposed. The second storage electrodes 54a and 54b are formed to be exposed.
도 14d를 참조하면, 보호막(48)이 형성된 하부기판(31) 상에 화소전극(52)이 형성된다.Referring to FIG. 14D, the pixel electrode 52 is formed on the lower substrate 31 on which the passivation layer 48 is formed.
이를 위해, 보호막(48)이 형성된 하부기판(31) 상에 스퍼터링(sputtering) 등과 같은 증착방법으로 투명전도성물질이 형성된다. 투명전도성물질은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 등으로 이루어진다. 이어서, 투명전도성물질이 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 화소전극(52)이 형성된다. 화소전극(52)은 보호막(48)을 관통하는 드레인접촉홀(50)을 통해 드레인전극(40)과 접속되며, 보호막(48)을 관통하는 제1 및 제2 스토리지접촉홀(56a,56b)을 통해 각각 제1 및 제2 스토리지전극(54a,54b)과 접속된다.To this end, a transparent conductive material is formed on the lower substrate 31 on which the protective film 48 is formed by a deposition method such as sputtering. The transparent conductive material may be Indium-Tin-Oxide (ITO), Indium-Zinc-Oxide (IZO) or Indium-Tin-Zinc-Oxide: ITZO). Subsequently, the pixel electrode 52 is formed by patterning the transparent conductive material in a photolithography process and an etching process using a fourth mask. The pixel electrode 52 is connected to the drain electrode 40 through the drain contact hole 50 penetrating the passivation layer 48 and the first and second storage contact holes 56a and 56b penetrating the passivation layer 48. The first and second storage electrodes 54a and 54b are respectively connected to each other through the first and second storage electrodes 54a and 54b.
도 15a 내지 도 15c는 도 14b에 도시된 제2 마스크공정을 상세히 나타내는 단면도.15A to 15C are cross-sectional views showing in detail the second mask process shown in FIG. 14B.
도 15a를 참조하면, 게이트라인(32) 및 게이트전극(36)이 형성된 하부기판(31) 상에 게이트절연막(42), 제1 및 제2 반도체층(44,46) 및 데이터금속층(37)이 순차적으로 형성된다. 그리고, 포토레지스트를 전면 도포한 다음, 하부기판(31) 상에 반투과마스크 또는 회절마스크인 제2 마스크(도시하지 않음)가 정렬된다. 제2 마스크를 이용한 포토리쏘그래피공정에 의해 제2 마스크의 전면 노광영역을 통해 전면 노광된 포토레지스트는 모두 제거되고, 차단영역과 부분노광영역을 통해 노광되지 않거나 부분 노광된 제1 내지 제3 데이터포토레지스트패턴(58a,58b,58c)이 형성된다. 특히, 포토레지스트패턴에서 제2 마스크의 차단층에 의해 노광되지 않은 제1 및 제3 데이터포토레지스트패턴(58a,58c)은 제1 높이를 갖도록 형성되며, 제2 마스크의 부분투과층에 의해 부분 노광된 제2 데이터포토레지스트패턴(58b)은 제1 높이보다 상대적으로 낮은 제2 높이를 갖도록 형성된다.Referring to FIG. 15A, the gate insulating layer 42, the first and second semiconductor layers 44 and 46, and the data metal layer 37 are formed on the lower substrate 31 on which the gate line 32 and the gate electrode 36 are formed. This is formed sequentially. Then, after the photoresist is completely coated, a second mask (not shown), which is a semi-transmissive mask or a diffraction mask, is aligned on the lower substrate 31. By the photolithography process using the second mask, all of the photoresist exposed through the front exposure area of the second mask is removed, and the first to third data not exposed or partially exposed through the blocking area and the partial exposure area. Photoresist patterns 58a, 58b, 58c are formed. In particular, in the photoresist pattern, the first and third data photoresist patterns 58a and 58c which are not exposed by the blocking layer of the second mask are formed to have a first height, and are partially formed by the partial transmissive layer of the second mask. The exposed second data photoresist pattern 58b is formed to have a second height relatively lower than the first height.
도 15b를 참조하면, 제1 내지 제3 데이터포토레지스트패턴(58a,58b,58c)을 마스크로 이용한 습식식각공정으로 데이터금속층(39)이, 건식식각공정으로 제1 및 제2 반도체층(45,47)이 동시에 패터닝된다. 이에 따라, 동일한 패턴 형태의 활성층(44), 오믹접촉층(46), 데이터라인(34,64), 데이터금속패턴(37), 홀(80)을 사이에 두고 서로 분리되는 제1 및 제2 스토리지전극(54a,54b)이 형성된다.Referring to FIG. 15B, the data metal layer 39 is formed by a wet etching process using the first to third data photoresist patterns 58a, 58b, and 58c as a mask, and the first and second semiconductor layers 45 are formed by a dry etching process. 47 is simultaneously patterned. Accordingly, the first and the second separated from each other with the active pattern 44, the ohmic contact layer 46, the data lines 34 and 64, the data metal pattern 37 and the hole 80 having the same pattern therebetween. Storage electrodes 54a and 54b are formed.
이러한 포토레지스트패턴(58a,58b,58c)에서 제2 높이를 갖는 제2 데이터포토레지스트패턴(58b)은 플라즈마를 이용한 에싱공정으로 제거되고, 제1 및 제3 데이터포토레지스트패턴(58a,58c)은 일정 높이가 낮아진 상태로 남게 된다.In the photoresist patterns 58a, 58b and 58c, the second data photoresist pattern 58b having a second height is removed by an ashing process using plasma, and the first and third data photoresist patterns 58a and 58c. Will remain in a lowered state.
제2 데이터포토레지스트패턴(58b)이 제거된 제1 및 제3 데이터포토레지스트패턴(58a,58c)을 이용한 식각공정으로 TFT(TP)의 채널부의 데이터금속패턴(37)의 일부가 제거됨으로써 소스전극(38)과 드레인전극(40)이 분리되어 형성된다. 제1 데이터포토레지스트패턴(58a)을 이용하여 분리된 소스전극(38) 및 드레인전극(40)으로 노출된 오믹접촉층(46)이 건식식각공정으로 제거됨으로써 도 15c에 도시된 바와 같이 활성층(44)이 노출되게 하여 채널이 형성된다.The etching process using the first and third data photoresist patterns 58a and 58c from which the second data photoresist pattern 58b is removed removes a part of the data metal pattern 37 of the channel portion of the TFT TP. The electrode 38 and the drain electrode 40 are formed separately. The ohmic contact layer 46 exposed to the source electrode 38 and the drain electrode 40 separated by using the first data photoresist pattern 58a is removed by a dry etching process, thereby as shown in FIG. 15C. 44) is exposed to form a channel.
이 후, 스트립공정으로 데이터라인(34), 소스전극, 드레인전극(38,40)에 잔존하는 제1 및 제3 데이터포토레지스트패턴(58a,58c)이 제거된다.Thereafter, the first and third data photoresist patterns 58a and 58c remaining in the data line 34, the source electrode, and the drain electrodes 38 and 40 are removed by a stripping process.
이와 같이, 서로 분리되어 형성되는 제1 및 제2 스토리지전극(54a,54b)을 형성하기 위한 제3 데이터포토레지스트패턴들(58c) 사이에는 홀(80)이 형성된다. 이 홀(80)을 통해 포토리쏘그래피공정 후 하부기판(310 상에 잔존하는 이물질들은 식각공정시 식각액과 함께 외부로 흘러나갈 수 있다. 또한, 홀(80)을 통해 식각공정 후 하부기판(31) 상에 잔존하는 이물질들은 스트립공정시 스트립액과 함께 외부로 흘러나갈 수 있다. 또한, 홀(80)을 통해 스트립공정 후 하부기판(31) 상에 잔존하는 이물질들은 세정공정시 세정액과 함께 외부로 흘러나갈 수 있다. 즉, 제조공정 중 발생되는 이물질이 외부로 흘러나갈 수 있는 통로인 홀(80)에 의해 종래보다 이물질 제거효율이 향상된다.As described above, a hole 80 is formed between the third data photoresist patterns 58c for forming the first and second storage electrodes 54a and 54b that are separated from each other. Foreign materials remaining on the lower substrate 310 after the photolithography process may flow out together with the etchant during the etching process through the hole 80. In addition, the lower substrate 31 after the etching process through the hole 80. Foreign matter remaining on the substrate may flow out together with the stripping liquid in the strip process, and foreign matter remaining on the lower substrate 31 after the stripping process through the hole 80 may be removed together with the cleaning liquid in the cleaning process. That is, the foreign matter removal efficiency is improved by the hole 80 which is a passage through which foreign substances generated during the manufacturing process can flow to the outside.
이와 같은 본 발명의 제1 및 제2 실시 예에 따른 액정표시패널 및 그 제조방법 이외에도 데이터라인 및 게이트라인을 리페어하기 위한 리던던시라인들이 홀을 사이에 두고 분리되도록 형성하여 홀을 통해 이물질이 빠져나갈수있도록 한다.In addition to the liquid crystal display panel and the manufacturing method according to the first and second embodiments of the present invention, the redundancy lines for repairing the data lines and the gate lines are formed to be separated from each other so that foreign substances can escape through the holes. Make sure
상술한 바와 같이, 본 발명에 따른 액정표시패널 및 그 제조방법은 차광패턴 및 스토리지전극을 형성하는 포토레지스트패턴을 다수개 분리하여 형성한다. 이에따라, 포토리쏘그래피공정 후 하부기판 상에 잔존하는 이물질은 식각액과 함께 제거될 수 있다. 또한, 식각공정 후 하부기판 상에 잔존하는 이물질은 스트립액과 함께 제거될 수 있다. 뿐만 아니라, 스트립공정 후 하부기판 상에 잔존하는 이물질들은 세정액과 함께 제거될 수 있다. 이에 따라, 공정 중 발생되는 이물질의 제거효율이 향상된다.As described above, the liquid crystal display panel and the manufacturing method thereof according to the present invention are formed by separating a plurality of photoresist patterns forming the light shielding pattern and the storage electrode. Accordingly, foreign matter remaining on the lower substrate after the photolithography process may be removed together with the etchant. In addition, foreign matter remaining on the lower substrate after the etching process may be removed together with the stripping liquid. In addition, foreign matter remaining on the lower substrate after the stripping process may be removed together with the cleaning liquid. Accordingly, the removal efficiency of foreign matters generated during the process is improved.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (8)
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Family Applications (1)
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2002
- 2002-09-18 KR KR1020020056795A patent/KR20040025011A/en not_active Application Discontinuation
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