KR20040008653A - 탄소나노튜브를 이용한 반도체 소자의 실리사이드 형성방법 - Google Patents
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Abstract
본 발명은 특히 실리콘 상에 구현되는 MOS트랜지스터의 단위소자의 살리사이드(salicide) 형성 방법에 관한 것으로, 반도체기판의 선택된 영역상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인영역을 형성하는 단계, 상기 게이트전극의 상면과 상기 소스/드레인영역의 상면에 촉매금속막을 형성하는 단계, 및 열처리 과정을 수행하여 상기 촉매금속막과 상기 게이트전극의 계면 및 상기 촉매금속막과 상기 소스/드레인영역의 계면에 실리사이드막을 형성하는 단계를 포함함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 실리사이드를 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 고집적, 고속화가 요구되는 반도체소자의 제조에 있어서, 기생 저항을 감소시키기 위한 배선 물질의 저저항화 연구가 활발하다.
예를 들어, 다층 배선의 경우, 금속배선을 구성하는 알루미늄(Al)의 고신뢰성 확보를 위해 알루미늄(Al)의 그레인 사이즈(Grain size)를 대형화, 고배향화하고 있는 한편, 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 구리(Cu)로의 물질 변환이 검토되고 있다. 그리고, 게이트 전극(Gate electrode) 및 비트라인(Bitline)과 같은 도전층 배선의 경우에는 집적화에 따른 공정의 저온화를 위해 몰리브덴(Mo), 텅스텐(W)을 이용한 실리사이드에서 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 이용한 실리사이드로의 물질 변환이 함께 검토되고 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성하고, 반도체기판(11)상에 게이트산화막(13), 게이트전극(14)을 순차적으로 형성한다. 이 때, 게이트전극(14)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.
계속해서, 게이트전극(14)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(11)에 LDD(Lightly Doped Drain) 영역(15)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(14)의 양측벽에 접하는 측벽스페이서(16)를 형성한다.
그리고, 게이트전극(14) 및 스페이서(16)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 영역(15)에 접속되는 소스/드레인영역(17)을 형성한다.
다음으로, 전면에 전이금속막을 증착한 후, 열처리하여 게이트전극(14)의 상면 및 소스/드레인영역(17)의 상면에 실리사이드막(18)을 형성한다.
그러나, 상기 종래의 전이금속막의 사용은 더욱 축소되는 딥 서브마이크론 (deep submicron) 영역에서는 콘택저항을 감소시키가 어렵고 또한 금속배선간의 기생 캐패시턴스를 줄이는데 그 한계점이 있었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 안출한 것으로, 딥 서브마이크론 영역에서의 콘택저항을 감소시키고, 금속배선간 기생 캐패시턴스를 줄이는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
28 : 촉매금속막 29 : 탄소나노튜브층
30 : 실리사이드막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체기판의 선택된 영역상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인영역을 형성하는 단계, 상기 게이트전극의 상면과 상기 소스/드레인영역의 상면에 촉매금속막을 형성하는 단계, 및 열처리 과정을 수행하여 상기 촉매금속막과 상기 게이트전극의 계면 및 상기 촉매금속막과 상기 소스/드레인영역의 계면에 실리사이드막을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 탄소나노튜브(Carbon nano tube)는 2차원 구조의 SWNT(single wall nano tube) 또는 MWNT(multi wall nano tube) 물질로 나뉘어 질 수 있는데 이들의 전자전도 특성은 통상의 CNT(carbon nano tube)와 동일하다. 하지만, 길이방향, 원주방향으로 주기적으로 경계조건에 의하여 운동량이 양자화되는 특성을 가진다. 이러한 양자적인 수송효과로 인하여 탄소나노튜브는 초전도 수준의 놀라운 전도체 역할을 하게 된다. 나노튜브는 중시계에서 평균자유행로(L), 드브로이 파장에 해당하는 페르미 파장(K), 그리고 전자의 위상가간섭거리(M)에 영향을 받는데, 그 중에서도 평균자유행로(L)와 위상가간섭거리(M)가 시료의 길이보다 크면 탄성전도를 일으킨다.
즉, 이러한 탄성전도 전자가 갇혀서 산란되지 않고 전도에 참여할 수 있으므로 높은 전도성을 띄게된다. 또한, CNT는 구조적 결합이거의 없는 상태로 제조가 가능한 장점이 있다. 탄소와 탄소간의 결합은 진공에서 2800℃, 대기중에 700℃ 정도로 내열성이 강하여 열전도율 또한 탁월한 성능을 보이고 있다.
본 발명은 실리사이드를 시키는 물질로 탄소나노튜브를 사용함으로 인하여 금속배선과 확산층(소스/드레인영역)간에 접촉면적을 증가시키고, 콘택저항을 감소시켜 트랜지스터의 기생저항을 감소시키고 게이트 지연의 엑섹스 시간을 빨라지게 하여 90nm 이하의 딥 서브마이크론 영역의 소자를 만드는데 적합하다. 또한, 종래의 실리사이드 공정에서 사용하는 전이금속(또는 촉매금속이라고도 함)을 증착시킨 후 후속 열처리 공정없이 화학기상증착법(chemical vapor deposition; CVD)로 직접 탄소나노튜브를 성장시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 소자간 격리를 위한 필드산화막(22)을 형성한 후, 반도체기판(21)상에 게이트산화막(23), 게이트전극(24)을 순차적으로 형성한다. 이 때, 게이트전극(24)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.
다음으로, 게이트전극(24)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(21)에 LDD 영역(25)을 형성한 후, 전면에 절연막을 증착하고 전면식각하여 게이트전극(24)의 양측벽에 접하는 측벽스페이서(26)를 형성한다.
그리고, 게이트전극(24) 및 측벽스페이서(26)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 영역(25)에 접하는 소스/드레인영역(27)을 형성한다.
계속해서, 게이트전극(24)을 포함한 반도체기판(21)의 전면에 촉매금속막(28)을 증착한 후, 선택적으로 제거하여 게이트전극(24)의 상면, 소스/드레인영역(27)의 상면에만 촉매금속막(28)을 잔류시킨다. 이때, 촉매금속막(28)은 Fe, Co 또는 Ni 중에서 선택된 전이금속막을 이용한다.
도 2b에 도시된 바와 같이, 잔류하는 촉매금속막(28)상에 선택적으로 탄소나노튜브층(29)을 형성한다. 이때, 탄소나노튜브층(29)은 화학기상증착법(CVD)을 이용하되 750℃∼900℃의 석영반응로에서 이루어진다. 다른 방법으로는 레이저 어브리에이션(Laser abliation)법을 이용할 수 있다.
그리고, 탄소나노튜브층(29) 형성은 촉매금속막(28)의 종류 및 탄소나노튜브층(29)의 형성 온도에 의해 좌우된다.
이와 같이, 본 발명은 반도체 소자의 활성영역 및 게이트전극상에 형성되는 종래의 전이금속 실리사이드막을 대신하여 탄소나노튜브층(29)을 사용한다.
따라서, 촉매금속막(28) 위에만 선택적으로 탄소나노튜브층(29)을 형성하면 낮은 접촉저항을 가지는 살리사이드 공정이 수행될 수 있다. 이는 도 2c에 도시되어 있다.
도 2c에 도시된 바와 같이, 탄소나노튜브층(29)을 증착한 상태에서 후속 열처리를 실시하여 촉매금속막(28)과 소스/드레인영역(27) 또는 게이트전극(24)의 실리콘간 반응에 의한 실리사이드막(30)이 추가로 형성된다. 즉, 촉매금속막(28)과 게이트전극(24)의 계면 및 촉매금속막(28)과 소스/드레인영역(27)의 계면에 실리사이드막(30)을 형성한다.
더욱이 탄소나노튜브층(29)이 주기율표상에서 실리콘과 같은 족이기 때문에 이온 주입을 통해 소자의 동작속도를 더 한층 증가시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다
상기와 같이 이루어지는 본 발명은 배선이 서브미크론 영역으로 줄어들면서 나타나는 기생저항을 억제하므로써 소자의 신뢰성을 향상시키며, 딥서브미크론영역에서도 기생저항이 억제된 소자를 구현할 수 있는 효과가 있다.
Claims (6)
- 반도체기판의 선택된 영역상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 게이트전극을 형성하는 단계;상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인영역을 형성하는 단계;상기 게이트전극의 상면과 상기 소스/드레인영역의 상면에 촉매금속막을 형성하는 단계; 및열처리 과정을 수행하여 상기 촉매금속막과 상기 게이트전극의 계면 및 상기 촉매금속막과 상기 소스/드레인영역의 계면에 실리사이드막을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 탄소나노튜브층은 SWNT 또는 MWNT인 것을 특징으로하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 촉매 금속막은 Fe, Co 또는 Ni 중에서 선택된 전이금속막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 실리사이드이드막을 형성한 후,상기 탄소나노튜브층에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 촉매금속막을 형성하는 단계는,상기 게이트전극을 포함한 상기 반도체기판상에 촉매금속막을 증착하는 단계; 및상기 촉매금속막을 선택적으로 습식식각하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 탄소나노튜브층을 형성하는 단계는,화학기상증착법 또는 레이저 어브리에이션법을 통해 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
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