CN113644109B - 晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了晶体管及制备方法。该晶体管包括：衬底；低维材料层，所述低维材料层位于所述衬底上；源极、漏极以及栅极，所述源极和所述漏极分别位于所述栅极的两侧，所述栅极以及所述低维材料层之间间隔有栅介质层，所述源极和所述栅极之间，所述漏极和所述栅极之间均具有侧墙，所述侧墙被配置为可形成偶极子以对所述低维材料层进行静电掺杂。该晶体管可利用侧墙形成偶极子对侧墙区的沟道材料进行静电掺杂。

Description

晶体管及其制备方法
技术领域
本发明涉及半导体器件领域，具体地，涉及晶体管及制备方法。
背景技术
低维半导体材料，例如碳纳米管，由于具备厚度较薄、高迁移率、高物理和化学稳定性、高热导率等优异的性能，因此被广泛应用于晶体管中作为沟道材料使用。与传统半导体工艺类似地，低维材料作为沟道的晶体管也可以通过对低维材料进行掺杂，改变半导体沟道材料中载流子的分布，从而改变其电学性能，并分别形成p型区和n型区，进而形成具有各种结构功能的半导体器件，例如二极管、场效应晶体管等。
然而，由于低维半导体材料的特殊性，采用传统的热扩散和离子注入的方式对沟道材料进行掺杂容易导致多种问题，因而目前的晶体管及制备方法仍有待改进。
发明内容
本发明是基于发明人对于以下事实和问题的发现和认识作出的：
如前所述，采用传统的热扩散和离子注入的方式对沟道材料进行掺杂容易导致多种问题。例如，低维材料更容易受到环境的影响，因而热扩散或离子注入很难形成均匀且可靠的掺杂，并且在掺杂过程中容易对低维材料造成破坏。并且低维材料的沟道厚度极薄，一般为单原子层或几个原子层，因而通过传统的杂质离子掺杂方法很难实现在沟道中的有效掺杂，杂质离子更可能分布在绝缘基底中。并且部分低维材料，如碳纳米管和石墨烯，其化学性质稳定，原子间化学键键能很强且表面不存在悬挂键，掺杂的杂质离子很难与碳原子成键形成稳定结构，而是更倾向于以不稳定的弱相互作用方式存在(如表面吸附)，进而导致掺杂效应很不稳定。并且，传统的掺杂方式通常需要1000度以上的高温下退火，修复掺杂过程带来的晶格损伤。而大部分低维材料无法承受上述温度，且高温退火工艺也限制了器件制备工艺的兼容性。低维半导体材料由于其超薄沟道的特性和有限的载流子浓度(相较于块体半导体材料)，因此较块体半导体材料更加易于实现静电调控，并且低维半导体材料与金属半导体接触特性与传统半导体也有所不同，例如碳纳米管与某些金属的接触没有观察到明显的费米钉扎效应。因此传统的掺杂技术并不适用于低维半导体材料沟道的晶体管。
虽然可通过选择与沟道材料功函数匹配的金属材料作为源极和漏极替代对沟道材料的掺杂来实现PMOS和NMOS，或者采用底栅器件结构，通过在沟道表面沉积具有固定电荷的材料层，对沟道进行静电掺杂来解决上述问题。选择与沟道材料功函数匹配的金属材料形成源漏极，可在开态时进行电子(NMOS)或空穴(PMOS)的有效注入，并通过栅极调控沟道中的能带弯曲控制晶体管的开和关，通过在沟道表面沉积具有固定电荷的材料层对沟道进行静电掺杂可对整个沟道进行静电掺杂，进而调整源漏极和栅极之间的能带弯曲，实现载流子的无势垒注入或隧穿注入。但是，上述两种方式制备的低维材料晶体管仍存在较多问题，以碳纳米管晶体管为例，采用金属功函数匹配的金属材料形成源漏极制备的高k介质晶体管，阈值电压无法有效调控，关断状态下漏端容易发生反向隧穿，造成开关比下降等问题。采用局域底栅结合沟道表面静电掺杂，或顶栅结构利用栅介质氧化物静电掺杂的方式制备的晶体管，目前实现静电掺杂通常使用配比不完全的金属氧化物(即存在较多的氧空位或悬挂键等)来实现，界面不稳定，存在很多缺陷态和界面态，进而会降低沟道迁移率不利于栅控，同时局域底栅工艺很难实现自对准的制备过程，导致器件均一性受影响，工艺重复性也较差。
综上，如能够开发出基于低维半导体材料的有效掺杂技术，使得基于低维材料的晶体管的关键性指标能够同时满足要求，例如开态、关态的电流、阈值电压、栅控能力、器件可靠性等，同时工艺还可满足大规模生产的要求，将大幅提升低维半导体材料的晶体管的应用。
有鉴于此，本发明的一个方面提出了一种晶体管。该晶体管包括衬底；低维材料层，所述低维材料层位于所述衬底上；源极、漏极以及栅极，所述源极和所述漏极分别位于所述栅极的两侧，所述栅极以及所述低维材料层之间间隔有栅介质层，所述源极和所述栅极之间，所述漏极和所述栅极之间均具有侧墙，所述侧墙被配置为可形成偶极子以对所述低维材料层进行静电掺杂。该晶体管利用侧墙形成偶极子对侧墙区的沟道材料进行静电掺杂，从而有效调控晶体管的阈值电压和开关态，同时不影响栅极区的沟道状态，避免全沟道静电掺杂对栅控带来的负面影响，且侧墙掺杂的方式还有利于降低低维材料自身物理上的差异(如碳纳米管管径分布差异)，通过静电掺杂，提高侧墙区沟道材料的电学特性的一致性，进而有利于提升不同批次或同一批次不同器件性能的一致性。具体的，与源漏极相近的侧墙还能够避免开态时在漏端产生大量热电子而影响器件寿命，以及降低关态隧穿电流，且该侧墙结构也可通过与传统的晶体管制备工艺兼容性好的工艺(如刻蚀)实现，因而有利于降低该晶体管的制备成本。并且侧墙中形成偶极子的方式灵活可控，进而不会对侧墙的材料造成特别限制，从而可通过选择不同的侧墙材料，例如导热性好的无机材料或是低k介质来进一步提升该晶体管的性能。
根据本发明的实施例，所述侧墙以及所述栅介质层的界面形成偶极子；或者，所述侧墙包括两个亚层，两个所述亚层的界面形成偶极子。由此，可简便地形成偶极子，并利用偶极子实现对低维材料层的静电掺杂。
根据本发明的实施例，形成所述低维材料有源层的材料包括碳纳米管、硅纳米线、II-VI族元素纳米线、III-V族元素纳米线以及二维层状半导体材料。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，形成所述侧墙的材料包括低K介质，由此，可以减少源漏和栅极之间的寄生电容，从而可进一步提升该晶体管的性能。
根据本发明的实施例，形成所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氧化钇以及氮化铝的至少之一。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，形成所述栅介质层的材料包括氧化钇以及高K介质的至少之一。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，所述栅介质层位于沟道区，并将所述低维材料层与所述栅极和所述侧墙间隔开。由此，可利用栅介质层在沉积形成侧墙时对源漏极区和侧墙区的低维材料层进行保护。
根据本发明的实施例，所述侧墙和所述栅极之间进一步具有间隙。由此，可进一步降低源漏和栅极之间的寄生电容。
根据本发明的实施例，所述低维材料层被所述栅极、所述栅介质、所述源极、所述漏极以及所述侧墙包覆。由此，可以形成环栅器件，以及实现环源漏和环侧墙，从而可减小衬底对低维材料层的干扰，且低维材料层被侧墙完全包覆，有利于提高静电掺杂效果。
根据本发明的实施例，包括多个所述低维材料层，多个所述低维材料层之间至少被所述栅极、所述栅介质、所述源极、所述漏极以及所述侧墙间隔开。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，所述栅极远离所述栅介质层的一侧进一步包括介质层，所述介质层和所述栅极的厚度比为(1:1)-(20:1)。可在后续工艺中可以起到保护栅极的效果。
根据本发明的实施例，所述介质层包括氮化硅以及氧化硅的至少之一，所述栅极包括TaN、TiN以及多晶硅。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，所述介质层的厚度为100-2000nm，所述栅极的厚度为5-100nm。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，所述栅极在所述衬底上的正投影位于所述介质层在所述衬底上的正投影之内，由此，可进一步提高该晶体管的性能。
根据本发明的实施例，所述源极和栅极之间的距离或者所述漏极和栅极之间的距离与沟道长度之比为0.1～0.4，所述沟道长度为20nm-5μm。由此，可进一步提高该晶体管的性能。
在本发明的另一方面，本发明提出了一种制备前面所述的晶体管的方法。该方法包括：在所述衬底上形成低维材料层、栅介质层、源极、漏极以及栅极，并令所述栅介质层位于所述低维材料层和所述栅极之间，并在所述源极和所述栅极之间、所述漏极和所述栅极之间形成侧墙，所述侧墙是通过对用于形成所述栅极的栅极材料层进行刻蚀之后沉积侧墙材料而形成的，所述侧墙被配置为可形成偶极子对所述低维材料层进行静电掺杂。由此，可简便地获得前述的晶体管。
根据本发明的实施例，该方法包括：在所述衬底上依次形成所述低维材料层，栅介质材料层和所述栅极材料层；对所述栅极材料层进行图案化处理，以形成所述栅极并暴露除所述栅极所在区域以外部分的所述栅介质材料层；利用原子层沉积或化学气相沉积，在所述栅极的顶部和侧壁，以及暴露在外的所述栅介质材料层上形成所述侧墙材料，所述侧墙材料包括第一侧墙材料以及第二侧墙材料，所述第一侧墙材料和所述第二侧墙材料的界面处形成偶极子；利用干法刻蚀去除部分所述侧墙材料，并保留所述栅极侧壁处的所述侧墙材料以形成所述侧墙；刻蚀去除所述侧墙远离所述栅极一侧处的所述栅介质材料层以形成所述栅介质层，并沉积金属以形成所述源极和所述漏极。由此，可基于刻蚀工艺形成侧墙以及源漏极等结构，从而有利于提高该方法的良率，便于实现规模制备。
根据本发明的实施例，所述栅介质材料层是由氧化钇形成的，形成所述栅介质层包括利用湿法刻蚀去除所述氧化钇，刻蚀剂包括稀盐酸，刻蚀温度为0度至30度；所述栅介质材料层包括所述氧化钇和高k介质，形成所述栅介质层包括利用所述湿法刻蚀去除所述氧化钇，以及利用干法刻蚀去所述高k介质的操作。由此，可简便的对栅介质材料层进行刻蚀。
根据本发明的实施例，形成所述栅极材料层之后进一步包括在所述栅极材料层远离所述栅介质材料层的一侧形成介质层材料的步骤，并在形成所述栅极时对所述介质材料层进行图案化处理，以形成所述介质层。由此，可简便的形成介质层。
根据本发明的实施例，所述介质材料层包括氮化硅和氧化硅，所述栅极材料层包括氮化钽，形成所述介质层和所述栅极包括：利用反应离子刻蚀对所述介质材料层和所述栅极材料层进行纵向刻蚀处理，所述纵向刻蚀气体包括三氟甲烷和氩气，所述三氟甲烷在所述纵向刻蚀气体中的体积百分比为30％-95％，或者利用电感耦合等离子体刻蚀对所述介质材料层进行纵向刻蚀处理，并令下电极功率大于上电极功率的10％；利用所述反应离子刻蚀对所述栅极材料层进行横向刻蚀处理，所述横向刻蚀气体包括六氟化硫和氩气，所述六氟化硫在所述横向刻蚀气体中的体积比为30％-95％；或者利用所述电感耦合等离子体刻蚀对所述栅极材料层进行横向刻蚀处理，并令所述下电极功率小于所述上电极功率的15％。由此，可形成介质层宽度大于栅极宽度的结构。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1显示了根据本发明一个实施例的晶体管的结构示意图；
图2显示了根据本发明另一个实施例的晶体管的结构示意图；
图3显示了根据本发明又一个实施例的晶体管的结构示意图；
图4显示了根据本发明又一个实施例的晶体管的结构示意图；
图5显示了根据本发明又一个实施例的晶体管的结构示意图；
图6显示了根据本发明又一个实施例的晶体管的结构示意图；
图7显示了根据本发明又一个实施例的晶体管的结构示意图；
图8显示了根据本发明一个实施例的制备晶体管的方法的流程示意图；
图9显示了根据本发明另一个实施例的制备晶体管的方法的流程示意图；
图10显示了根据本发明实施例2的晶体管特性曲线；
图11显示了根据本发明对比例1的晶体管结构示意图；
图12显示了根据本发明对比例1的晶体管特性曲线；
图13显示了根据本发明对比例2的晶体管结构示意图；
图14显示了根据本发明对比例2的晶体管特性曲线；
图15显示了根据本发明对比例3的晶体管结构示意图；
图16显示了根据本发明对比例3的晶体管特性曲线。
附图标记说明：
100：衬底；200：低维材料层；310：栅介质层；320：栅极；330：介质层；410：漏极；420：源极；500：侧墙；510A：侧墙第一亚层；510B：侧墙第二亚层。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的一个方面，本发明提出了一种晶体管。根据本发明的实施例，参考图1，该晶体管包括：衬底100，低维材料层200位于所述衬底上，低维材料层200可由低维(一维或二维)的半导体材料形成。源极410、漏极420分别位于栅极320的两侧，所栅极320以及低维材料层200之间间隔有栅介质层310。源极410和栅极320之间，漏极420和栅极320之间均具有侧墙500，侧墙500可形成偶极子。该晶体管利用侧墙中的偶极子，或者侧墙与栅介质界面处的偶极子，对侧墙区的沟道材料进行静电掺杂从而可缓解甚至解决传统掺杂方式对低维半导体材料为沟道层的晶体管的负面影响。
为了方便理解，下面首先对该晶体管可实现上述有益效果的原理进行简单说明：
如前所述，传统掺杂方式难以适用于低维半导体材料为沟道层的晶体管，且选择功函数匹配的金属做源漏极，利用高k栅介质自对准工艺实现的晶体管，存在源漏极和栅极之间寄生电容较大、阈值电压较难调控、关态隧穿电流较大等问题；或者采用底栅结构，包括局域底栅结构，同时在低维材料层上方覆盖含固定电荷的材料层实现静电掺杂的晶体管，存在栅控较差、或者阈值电压较难调控、或者开态的接触电阻较大、跨导降低以及难以实现自对准工艺等问题。根据本发明实施例的侧墙位于源漏极区和栅极区之间，且侧墙侧壁与源极、漏极的侧壁接触。首先利用侧墙中的偶极子可对侧墙区的低维材料进行静电掺杂，而保障栅极区低维材料的本征性能不被静电掺杂影响。并且，与源漏极紧邻的侧墙，通过对侧墙区沟道材料的静电掺杂，调节其能带弯曲，能够缓解漏极侧能带的过度弯曲，从而避免在晶体管导通状态下漏端产生大量的热电子导致器件结构的损伤，进而还可延长器件的寿命，提高器件的可靠性，同时在晶体管关断状态下，缓解了漏极侧能带过度弯曲导致的势垒减薄，抑制了漏极载流子的反向隧穿，减小了关态漏电流，降低了晶体管的功耗，提高了晶体管的开关比。侧墙的至少一侧与源极、漏极或栅极接触时还可以与自对准工艺兼容，可以利用已经制备好的栅极作为沉积侧墙过程中的掩模，或者利用侧墙作为掩膜，通过自对准的方式制备栅极和源漏电极，从而可大幅降低具有该结构的晶体管的生产成本。并且，侧墙静电掺杂的方式可以降低低维材料本身性质的不同(如碳管的管径分布)带来的差异，提高开态的一致性：此时器件的开态电流分布由侧墙静电掺杂强度和碳管管径分布共同决定。特别是对于低维的半导体材料形成的低维材料层而言，不同批次或同一批次的不同器件难以保证低维材料层的特性完全一致，例如碳纳米管的管径不同。而碳纳米管本身的态密度有限，通过侧墙区形成的偶极子实现的静电掺杂，可以使不同管径的碳纳米管最终的开态接触电阻更接近，从而降低本征碳纳米管管径分布带来的开态差异。并且，侧墙可以采用多种绝缘材料形成，例如可包括至少两个亚层，从而可以在两个侧墙亚层的界面简便地形成偶极子，在远离衬底层和低维材料层的方向上，通过调整两个亚层的上下相对位置，即调整沉积不同侧墙亚层的先后顺序，可以调整偶极子的极矩方向，从而改变偶极子对侧墙区沟道的静电掺杂效果，例如，由p掺杂改变为n掺杂，或者由n掺杂改变为p掺杂。选择合适的侧墙材料和侧墙尺寸，以满足对侧墙区沟道静电掺杂的需求。由此，可根据晶体管的具体需求选择适当的侧墙材料和侧墙尺寸。另外，当采用导热性好的无机材料等做侧墙时，有助于器件散热，可以实现更好器件的热稳定性。当采用低k介质作为侧墙时，可以减少源漏极和栅极之间的寄生电容。侧墙材料本身可以隔绝沟道和空气，从而可保护器件免受空气中水、氧等的影响。并且，侧墙材料可以对源漏接触进行钝化保护，以碳纳米管NMOS为例，采用活泼的功函数金属(例如Sc)作为接触时，由于Sc很活泼，容易与大多数金属氧化物在热处理过程中发生反应，通过选择合适的侧墙材料，如SiN侧墙，可以保护Sc接触，避免Sc和氧化物栅介质的界面反应。由此，可在有效对沟道材料进行掺杂的同时，保证该晶体管的核心性能满足需求。
根据本发明的实施例，形成低维材料层的材料不受特别限制，例如可以包括碳纳米管、硅纳米线、II-VI族元素纳米线、III-V族元素纳米线以及二维层状半导体材料，具体可包括单壁碳纳米管、多壁碳纳米管，或是碳纳米管阵列(碳纳米管延伸方向为沟道延伸的方向)。或者，也可采用包括但不限于黑磷、二硫化钼等二维层状纳米材料为低维材料层，由此，可进一步提高该晶体管的性能。
如前所述，形成侧墙500的材料不受特别限制，本领域技术人员可根据实际情况进行选择。例如形成侧墙500的材料可包括高K介质，例如氧化铝、氧化铪、氮化铝等，也可以为低K介质，低K介质可减少源漏和栅极之间的寄生电容，从而可进一步提升该晶体管的性能。根据本发明的实施例，形成所述侧墙的材料包括金属氧化物，或者含氮、硅的金属氧化物。金属氧化物包含的材料种类更多，具有更多的材料选择性，以满足侧墙中形成偶极子的需要。
根据本发明的具体实施例，形成侧墙的材料可以包括氧化硅、氮化硅、氮氧化硅、氧化钇以及氮化铝的至少之一。例如，通过选择不同材料的侧墙可以实现不同种类的掺杂，p型静电掺杂可以通过先后沉积氧化硅侧墙亚层和氧化钇侧墙亚层实现，氧化钇/氧化硅界面形成的偶极子对侧墙区的沟道实现p型掺杂；n型静电掺杂可以通过先后沉积氧化钇侧墙亚层和氮化铝侧墙亚层实现，氮化铝/氧化钇界面形成的偶极子对侧墙区的沟道实现n型掺杂。由此，形成侧墙500可以包含多个侧墙亚层，形成侧墙500的材料可以是不同材料的组合，以满足晶体管具体性能指标的需求，例如侧墙500包含三个侧墙亚层，侧墙第一亚层和侧墙第二亚层的厚度较薄，其界面形成偶极子，对侧墙区的低维材料实现静电掺杂，侧墙第三亚层为低K介质，从而降低源漏极和栅极之间的寄生电容。
根据本发明的具体实施例，侧墙500的尺寸、其中偶极子的偶极矩及其与低维材料层层的距离(远离衬底层和低维材料层一侧，垂直于低维材料层方向的距离)等也不受特别限制，本领域技术人员可根据晶体管的具体需求确认，所述偶极子与低维材料层的距离可以通过调节所沉积侧墙亚层的厚度来控制。通过调节侧墙的尺寸、其中偶极子的偶极矩及其与低维材料层的距离等，可以实现对静电掺杂水平的调节，进而实现对晶体管的阈值、开态、关态、均一性、可靠性等的调节。具体而言，侧墙区的静电掺杂强度(由其中偶极矩的大小和极性及其与低维材料层的距离等共同决定)及侧墙的尺寸决定了侧墙区沟道的能带弯曲情况，因此通过调控侧墙及其中的偶极子，可实现类似硅基器件LDD(lightly dopeddrain)的结构，即接触区重掺杂，侧墙区轻掺杂，从而可调节晶体管的阈值电压，开态时的接触电阻，以及关态时对隧穿电流的抑制。侧墙的材料优选为无机材料，从而可以利用具有更好的导热性和可靠性的无机材料，提高该晶体管的导热性、热稳定性和可靠性。
侧墙500形成偶极子的具体方式也不受特别限制。总的来说，可通过选择合适的侧墙材料，使得在侧墙与栅介质的界面，两个侧墙亚层之间的界面形成偶极子。由此，可利用形成的偶极子对侧墙区沟道的低维材料层进行静电掺杂。根据本发明的一些实施例，参考图1，侧墙可具有两个亚层，两个亚层的界面形成偶极子。具体可利用两种不同的材料形成两个亚层，通过选择材料的具体种类和沉积方式以及热处理等工艺，控制偶极子极矩的方向和极矩的大小。当低维材料层被栅极、栅介质、源极、漏极和侧墙完全包覆时，侧墙可由两个亚层构成，参考图5，侧墙第一亚层510和侧墙第二亚层520的界面处形成偶极子。由此，可进一步提高利用偶极子对低维材料层200进行静电掺杂的效果。或者参考图4，也可在侧墙和栅介质层的界面处形成偶极子。需要特别说明的是，本发明附图中所示出的偶极子界面处的电性(正电荷或负电荷)仅为了说明形成偶极子的方式，而并非对电荷的类型进行限制。上述形成偶极子的正负电荷的位置可以互换，只要能够形成偶极子即可。
根据本发明的实施例，形成栅介质层310的材料也不受特别限制，本领域技术人员可根据需要进行选择，例如可选用晶体管常用的绝缘材料形成栅介质层310。根据本发明的一些具体实施例，形成栅介质层310的材料可以包括氧化钇以及高K介质的至少之一。由此，可进一步提高该晶体管的性能。发明人发现，采用氧化钇为栅介质层310时，还可利用氧化钇作为刻蚀工艺的刻蚀停止层，进而可保护栅介质层310下方的低维材料层200免于被刻蚀工艺损伤。
根据本发明的实施例，参考图2，栅介质层310还可以延伸至源漏极区，即栅介质层310可以位于沟道区，并将低维材料层200与栅极和侧墙间隔开。由此，可利用栅介质层在沉积形成侧墙时对源漏极区的低维材料层进行保护。具体地，栅介质层310可以作为保护层，保护碳管材料形成的等低维材料层200不受损伤，进而可以采用热原子层沉积、等离子体增强原子层沉积等方式沉积侧墙材料。
根据本发明的实施例，参考图3，在一些实例中侧墙500和栅极320之间还进一步具有间隙10。由此可进一步降低源漏极和栅极之间的寄生电容。
根据本发明的实施例，参考图5以及图6，低维材料层200也可不与衬底100相接触，低维材料层200与衬底100之间可以被栅介质、栅极、源极、漏极以及侧墙间隔开，即低维材料层200位于栅极、栅介质、源极、漏极以及侧墙内部，并被完全包覆。由此，可以，形成环栅器件，以及实现环源漏和环侧墙，从而可减小衬底对低维材料层的干扰，且低维材料层200可被侧墙完全包覆，从而有利于提高静电掺杂效果。这种器件结构可以减小衬底对低维材料层200性能的干扰，减少衬底对载流子的散射等带来的器件性能下降，减少栅介质和基底界面对器件均一性、可靠性等的影响。
根据本发明的实施例，该晶体管还可以包括多个低维材料层(如图6中所示出的200A以及200B)，多个低维材料层之间至少被栅极、栅介质、源极、漏极以及侧墙间隔开。低维材料层被栅介质、栅极、源极、漏极和侧墙完全包覆。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，参考图7，栅极320远离栅介质层的一侧进一步包括介质层330。介质层330可包括氮化硅以及氧化硅的至少之一。该介质层在形成栅极等结构的刻蚀工艺中，可起到保护其下方的栅介质层和栅极320避免受到刻蚀的影响，并起到绝缘的效果。根据本发明一些具体的实施例，介质层和栅极的厚度比可以为(1:1)-(20:1)。根据一些具体的示例，介质层330的厚度可以为栅极厚度的2倍或2倍以上。例如，介质层的厚度为100-2000nm，栅极的厚度为5-100nm。较厚的介质层可更好的起到绝缘作用，且可以在刻蚀工艺中更好地保护下方的栅极和栅介质层。由此，可进一步提高该晶体管的性能。
根据本发明的实施例，栅极320的尺寸可小于介质层330的尺寸，即栅极320在衬底上的正投影位于介质层在衬底上的正投影之内。形成栅极的材料可包括TaN、TiN以及多晶硅。由此，可简便地利用刻蚀参数的调节，实现对栅极进行横向刻蚀，从而形成宽度小于介质层的栅极320。
根据本发明的实施例，源极和栅极之间的距离(即侧墙区的尺寸)，或者漏极和栅极之间的距离(即侧墙区的尺寸)与沟道长度(源极和漏极之间的距离)之比为0.1～0.4，沟道长度为20nm-5μm。由此，可进一步提高该晶体管的性能。
在本发明的另一方面，本发明提出了一种制备前面所述的晶体管的方法。参考图8，该方法包括：
S100：在衬底上形成低维材料层、栅介质层、源极、漏极以及栅极
在该步骤中，在衬底上形成低维材料层、栅介质层，源极、漏极以及栅极。关于低维材料层、栅介质层，源极、漏极以及栅极的位置前面已经进行了详细的描述，在此不再赘述。
S200：在源极和栅极之间、漏极和栅极之间形成侧墙
在该步骤中，形成前述的侧墙。具体地，侧墙可以是通过对用于形成栅极的栅极材料层进行刻蚀之后沉积侧墙材料而形成的，侧墙中可通过设置多个不同材料形成的亚层，以在亚层的界面处形成偶极子，或者侧墙层和栅介质层的界面处形成偶极子。由此，可简便地获得前述的晶体管。
需要特别说明的是，该方法中形成低维材料层、栅介质层、源极、漏极以及栅极和侧墙的先后顺序不受特别限制，本领域技术人员可以根据具体的晶体管结构(如图1-图7中所示出的)以及形成工艺进行选择。
根据本发明一些具体的示例，该晶体管可以是基于刻蚀工艺而形成的。相对于剥离工艺而言，刻蚀工艺具有更好的产品良率，当规模制备时可避免由于剥离不彻底而导致的污染低维材料层或器件短路等不良的出现。下面根据本发明的具体实施例，对基于刻蚀工艺的方法的各个步骤进行详细说明。具体地，参考图8，该方法可包括以下步骤：
S100：在衬底上依次形成低维材料层，栅介质材料层和栅极材料层
根据本发明的实施例，在该步骤中可基于沉积工艺依次形成低维材料层，栅介质材料层和栅极材料层。具体地，衬底可以是SiO2/Si衬底，石英衬底，Al2O3衬底、玻璃衬底、聚合物衬底等绝缘基底。低维材料层可以是阵列状的碳纳米管薄膜，网络状碳纳米管薄膜、纳米线(可以为硅纳米线以及II-VI族元素纳米线、III-V族元素纳米线)、二维半导体材料等。低维材料层的形成方式不受特别限制，例如可通过转移技术转移至衬底表面，或者通过溶液沉积技术沉积在沉底表面。栅介质材料层可以根据低维材料层的种类进行相应的选择。当低维材料层为碳纳米管薄膜时，可以选择氧化钇(Y2O3)作为栅介质材料层，或者可采用Y2O3和高k介质的组合为栅介质材料层。其中氧化钇还可以用作刻蚀阻挡层，保护碳纳米管避免等离子体刻蚀的损伤。氧化钇可使用化学气相沉积、物理气相沉积，电子束蒸发沉积等工艺实现。具体地，可使用电子束蒸发沉积工艺镀钇，再通过氧化制备氧化钇。
栅极材料层可以由金属材料(TaN、TiN等)或化合物材料(多晶硅等)形成，例如可以为TaN。TaN具有相对成熟的刻蚀工艺，选择TaN为栅极材料层有助于提高成品率，同时降低工艺成本。在后续步骤中，通过刻蚀图案化栅介质材料层和栅极材料层即可以形成器件的栅极以及栅介质层。氮化钽可以是采用化学气相沉积，等离子增强化学气相沉积，物理气相沉积，电子束蒸发沉积等工艺实现。具体可采用物理气相沉积，沉积一层氮化钽以获得栅极材料层。
根据本发明的另一些实施例，还可在栅极材料层的上方进一步形成介质层材料的步骤。介质层材料可以由SiO2或Si3N4材料形成，以在后续的刻蚀工艺中保护其下方的栅介质层和栅电极层的部分，避免受到刻蚀的影响，并起到绝缘的效果，作为刻蚀工艺中的硬质掩膜使用。具体可采用等离子体增强化学气相沉积形成氧化硅。
S200：对所述栅极材料层进行图案化处理，以形成所述栅极并暴露栅介质材料层
根据本发明的实施例，在该步骤中对栅极材料层进行图案化处理，以形成栅极并暴露除栅极所在区域以外部分的栅介质材料层。具体地，可在栅极材料层的上方设置刻蚀掩膜，并去除栅极区以外部分的栅极材料层。
根据本发明的一些具体实施例，当栅极材料层上方具有介质层材料时，可在介质层材料的上方设置光刻胶形成的掩膜，随后刻蚀去除掩膜覆盖区域以外的介质层材料，再以介质层为硬掩模，刻蚀去除栅极区以外的栅极材料层。采用氧化钇为栅介质材料层时，栅介质材料层可作为刻蚀停止层，在形成栅极时保护低维材料层不被刻蚀损伤。
S300：在栅极的顶部和侧壁，以及暴露在外的栅介质材料层上形成所述侧墙材料
根据本发明的实施例，在该步骤中可利用原子层沉积或化学气相沉积，在栅极的顶部和侧壁，以及暴露在外的栅介质材料层上形成侧墙材料。由于前序步骤中已经去除了源极区和漏极区的栅极材料层，因此此时沉积的侧墙材料可覆盖栅极(或介质层)的顶部以及侧壁，以及暴露在外的源漏极区处的栅介质层表面。由此，可形成与栅极的侧壁相接触的侧墙。随后仅需要在侧墙远离栅极的一侧形成源极和漏极，即可获得侧壁与源漏极相接触的侧墙结构。关于侧墙的具体材料、以及其中含有偶极子，或者侧墙层与栅介质层界面形成偶极子的情况前面已经进行了详细的描述，在此不再赘述。
具体地，侧墙材料可通过选择不同类型的材质，形成两个侧墙亚层：例如参考图1，具体可包括第一亚层510和侧墙第二亚层520，并在第一亚层和侧墙第二亚层520的界面处形成偶极子，通过对第一亚层510和侧墙第二亚层520材料的选择及其沉积先后顺序的调控，可以调控两个亚层界面处偶极子的极矩方向和极矩大小，并通过控制靠近低维材料层的侧墙亚层的沉积厚度，调控该界面偶极子距离低维材料层的距离，从而实现对侧墙区低维材料层的静电掺杂的调控。当低维材料层层被栅极、栅介质、源极、漏极和侧墙完全包覆时，侧墙可由两个亚层构成，如图5所示。由此，可进一步提高利用侧墙偶极子对低维材料层200进行静电掺杂的效果。
S400：利用干法刻蚀去除部分侧墙材料，并保留栅极侧壁处的侧墙材料以形成侧墙
根据本发明的实施例，在该步骤中利用干法刻蚀去除部分侧墙材料，并保留栅极侧壁处的侧墙材料以形成侧墙。例如可去除覆盖需要形成源极和漏极处的侧墙材料，以及位于介质层顶部的侧墙材料。干法刻蚀的具体工艺参数不受特别限制，本领域技术人员可根据侧墙材料的具体情况进行控制。
S500：刻蚀去除侧墙远离栅极一侧处的栅介质材料层以形成栅介质层，并形成源极和漏极
根据本发明的实施例，在该步骤中可去除覆盖需要形成源极和漏极处的栅介质材料层并进行形成源漏极的操作，具体可沉积源漏极金属材料，通过刻蚀工艺去除源漏极以外的源漏极金属材料，以形成源漏极。由此，可基于刻蚀工艺形成侧墙以及源漏极等结构，从而有利于提高晶体管制备的良率，便于规模制备。具体地，栅介质材料层可以是由氧化钇形成的，形成栅介质层时可利用湿法刻蚀去除氧化钇，刻蚀剂包括稀盐酸，具体可以为利用37％的浓盐酸，以(1：20)～(1：100)的水稀释形成的水溶液为刻蚀剂。刻蚀温度可为0度至30度。栅介质材料层包括氧化钇和高k介质时可利用干法刻蚀去高k介质，再利用前述的湿法刻蚀去除氧化钇。由此，形成栅介质层。
根据本发明的实施例，该方法何可通过对刻蚀工艺的具体参数进行调节，制备如图7中所示出的结构。根据本发明的具体实施例，介质材料层可为氮化硅或氧化硅，栅极材料层可氮化钽。可利用反应离子刻蚀或是电感耦合等离子体刻蚀形成介质层和栅极，具体可首先调节刻蚀参数，对介质材料层和栅极材料层进行纵向刻蚀处理，随后再调节刻蚀参数，以实现对栅极材料层进行横向刻蚀处理。由此形成的栅极的横向宽度小于介质层的横向宽度。具体地，可利用反应离子刻蚀对介质材料层和栅极材料层进行纵向刻蚀处理，纵向刻蚀气体包括三氟甲烷和氩气，三氟甲烷在纵向刻蚀气体中的体积百分比为30％-95％，或者利用电感耦合等离子体刻蚀对介质材料层进行纵向刻蚀处理，并令下电极功率大于上电极功率的10％。随后进行横向刻蚀处理，具体可利用反应离子刻蚀对栅极材料层进行横向刻蚀处理，横向刻蚀气体包括六氟化硫和氩气，六氟化硫在横向刻蚀气体中的体积比为30％-95％；或者利用电感耦合等离子体刻蚀对栅极材料层进行横向刻蚀处理，并令下电极功率小于上电极功率的15％。由此，可形成介质层宽度大于栅极宽度的结构。
在本发明的描述中，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不能理解为对本发明的限制。
实施例1制备PMOS晶体管结构
低维材料层为碳纳米管，源漏电极材料为钪(Sc)，栅极材料为氮化钽(TaN)，栅介质层为氧化铪，侧墙材料为二氧化硅和氧化钇(Y2O3)，其中二氧化硅一侧与碳纳米管接触，栅极长度约4μm，沟道宽度约20μm，侧墙长度(源极或漏极与栅极的距离)约150nm，氧化钇和二氧化硅的界面形成偶极子，对侧墙区的沟道实现空穴掺杂。晶体管结构如图1所示(图1中的电性仅为了示出偶极子的界面，不能理解为对本实施例的限制)。
实施例2制备NMOS晶体管结构
低维材料层为碳纳米管，源漏电极材料为钪(Sc)，栅极材料为氮化钽(TaN)，栅介质层为氧化钇(Y2O3)，侧墙材料为氮化铝(AlN)，栅极长度约4μm，沟道宽度约20μm，侧墙长度(源极或漏极与栅极的距离)约150nm，氧化钇和氮化铝的界面形成偶极子，对侧墙区的沟道实现电子掺杂。获得的晶体管结构如图4所示。对本实施例获得的晶体管进行测试，特性曲线如图10所示出的。(图2中的电性仅为了示出偶极子的界面，不能理解为对本实施例的限制)。
对比例1
源漏电极材料为钪，栅介质材料为氧化铪，栅极材料为钯，沟道材料为单壁半导体碳纳米管，该晶体管的特征参数如下：栅极长度L＝5μm，沟道宽度W＝25μm，栅介质HfO2厚度18nm，栅极金属厚度15nm，源漏电极厚度80nm，晶体管结构如图11所示，转移特性曲线如图12所示。
对比例2
碳纳米管NMOS源漏电极材料为钯(Pd)，底栅栅介质310为二氧化硅，底栅栅极320为重掺杂硅，特征参数为：栅极长度4μm，沟道宽度50μm。晶体管结构如图13所示，转移特性曲线如图14所示。
对比例3
碳纳米管NMOS源漏电极材料为钛(Ti)，局域底栅栅极为铂(Pt)，栅介质为氧化铝和氧化铪叠层，特征参数为：栅极长度约1.5μm，沟道宽度约19μm。晶体管结构如图15所示，转移特性曲线如图16所示。
对比可知，实施例2获得的晶体管与对比例1中的高k栅介质自对准碳纳米管晶体管相比较关态电流显著降低，具有更高的开关比和更合适的阈值电压；与对比例2中的底栅碳纳米管晶体管相比较，或对比例3中的局域底栅碳纳米管晶体管相比较，实施例2中的碳纳米管晶体管表现出更好的栅控，更合适的阈值电压，或更高的开关比，其综合指标更优异，更能满足实际应用的要求；具体的，对比例2和3中的碳纳米管晶体管，当晶体管处于导通状态时，载流子从源极注入沟道是通过隧穿的方式进行的，注入效率较低，源漏极的接触电阻较大；而实施例2中，当晶体管处于导通状态时，载流子可以无势垒的从源极注入到沟道中，接触电阻较小；当晶体管处于关断状态时，对比例2和3中的碳纳米管晶体管，由于栅极区的沟道也同时被沟道上方覆盖的材料静电掺杂，导致晶体管在零栅压下较难关断，引起静电功耗较大；另外，对比例2和3中，栅极区的沟道被沟道上方覆盖的材料静电掺杂，也会对栅控造成不利影响，并在载流子输运过程中，引起库伦散射，降低晶体管的跨导。另外，底栅器件或局域底栅器件很难实现自对准制备工艺，不利于规模集成，源漏极和栅极之间寄生电容也较大。
在本说明书的描述中，参考术语“一个实施例”、“另一个实施例”等的描述意指结合该实施例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。另外，需要说明的是，本说明书中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (14)

1.一种晶体管，其特征在于，包括：
衬底；
低维材料层，所述低维材料层位于所述衬底上；
源极、漏极以及栅极，所述源极和所述漏极分别位于所述栅极的两侧，所述栅极以及所述低维材料层之间间隔有栅介质层，所述栅极远离所述栅介质层的一侧包括介质层，所述介质层和所述栅极的厚度比为（1:1）-（20:1），所述栅极在所述衬底上的正投影位于所述介质层在所述衬底上的正投影之内，所述源极和栅极之间的距离或者所述漏极和栅极之间的距离与沟道长度之比为0.1~0.4，所述沟道长度为20nm-5μm；
所述源极和所述栅极之间，所述漏极和所述栅极之间均具有侧墙，所述侧墙包括垂直方向上堆叠的第一亚层和第二亚层，所述第一亚层和所述第二亚层之间的界面形成偶极子，以对所述低维材料层进行静电掺杂。
2.根据权利要求1所述的晶体管，其特征在于，形成所述低维材料有源层的材料包括碳纳米管、硅纳米线、II-VI族元素纳米线、III-V族元素纳米线以及二维层状半导体材料。
3.根据权利要求1所述的晶体管，其特征在于，形成所述侧墙的材料形成所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氧化钇以及氮化铝的至少之一。
4.根据权利要求1所述的晶体管，其特征在于，形成所述栅介质层的材料包括氧化钇以及高K介质的至少之一。
5.根据权利要求1-4任一项所述的晶体管，其特征在于，所述栅介质层位于沟道区，并将所述低维材料层与所述栅极和所述侧墙间隔开。
6.根据权利要求1-4任一项所述的晶体管，其特征在于，所述侧墙和所述栅极之间进一步具有间隙。
7.根据权利要求1-4任一项所述的晶体管，其特征在于，所述低维材料层被所述栅极或所述栅介质、所述源极、所述漏极以及所述侧墙包覆。
8.根据权利要求1-4任一项所述的晶体管，其特征在于，包括多个所述低维材料层，多个所述低维材料层之间至少被所述栅极、所述栅介质、所述源极、所述漏极以及所述侧墙间隔开。
9.根据权利要求8任一项所述的晶体管，其特征在于，所述介质层包括氮化硅以及氧化硅的至少之一，所述栅极包括TaN、TiN以及多晶硅。
10.根据权利要求8所述的晶体管，其特征在于，所述介质层的厚度为100-2000nm，所述栅极的厚度为5-100nm。
11.一种制备权利要求1-10任一项所述的晶体管的方法，其特征在于，包括：
在所述衬底上依次形成低维材料层，栅介质材料层和栅极材料层；
对所述栅极材料层进行图案化处理，以形成栅极并暴露除所述栅极所在区域以外部分的所述栅介质材料层；
利用原子层沉积或化学气相沉积，在所述栅极的顶部和侧壁，以及暴露在外的所述栅介质材料层上形成第一亚层材料和第二亚层材料，
利用干法刻蚀去除部分所述第一亚层材料和所述第二亚层材料，并保留所述栅极侧壁处的所述第一亚层材料和所述第二亚层材料以形成所述侧墙；在所述第一亚层材料和所述第二亚层材料的界面处形成偶极子对所述低维材料层进行静电掺杂；
刻蚀去除所述侧墙远离所述栅极一侧处的所述栅介质材料层以形成所述栅介质层，并沉积金属以形成源极和漏极。
12.根据权利要求11所述的方法，其特征在于，所述栅介质材料层是由氧化钇形成时，形成所述栅介质层包括利用湿法刻蚀去除所述氧化钇，刻蚀剂包括稀盐酸，刻蚀温度为0度至30度；
所述栅介质材料层包括所述氧化钇和高k介质，形成所述栅介质层包括利用所述湿法刻蚀去除所述氧化钇，以及利用干法刻蚀去除所述高k介质的操作。
13.根据权利要求11所述的方法，其特征在于，形成所述栅极材料层之后进一步包括在所述栅极材料层远离所述栅介质材料层的一侧形成介质层材料的步骤，并在形成所述栅极时对所述介质材料层进行图案化处理，以形成所述介质层。
14.根据权利要求13所述的方法，其特征在于，所述介质材料层包括氮化硅和氧化硅，所述栅极材料层包括氮化钽，形成所述介质层和所述栅极包括：
利用反应离子刻蚀对所述介质材料层和所述栅极材料层进行纵向刻蚀处理，所述纵向刻蚀气体包括三氟甲烷和氩气，所述三氟甲烷在所述纵向刻蚀气体中的体积百分比为30%-95%，或者利用电感耦合等离子体刻蚀对所述介质材料层进行纵向刻蚀处理，并令下电极功率大于上电极功率的10%；
利用所述反应离子刻蚀对所述栅极材料层进行横向刻蚀处理，所述横向刻蚀气体包括六氟化硫和氩气，所述六氟化硫在所述横向刻蚀气体中的体积比为30%-95%；或者利用所述电感耦合等离子体刻蚀对所述栅极材料层进行横向刻蚀处理，并令所述下电极功率小于所述上电极功率的15%。
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