KR20040007109A - 반도체소자의 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 폴리사이드 구조의 게이트전극 형성시 노치 현상을 방지하며, 폴리실리콘 식각 잔류물을 제거할 수 있는 반도체소자의 게이트전극 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 폴리실리콘막과 금속실리사이드 및 하드마스크용 질화막을 적층하여 형성하는 단계; 상기 질화막 상에 게이트전극 형성용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 질화막을 선택적으로 식각하여 하드마스크를 형성하는 단계; 적어도 상기 하드마스크를 식각마스크로 Cl2가스를 사용하여 상기 금속 실리사이드를 식각하는 단계; 적어도 상기 하드마스크를 식각마스크로 HBr 가스를 사용하여 폴리실리콘막을 식각하여 폴리실리콘막/금속 실리사이드/하드마스크 구조의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴이 형성된 프로파일을 따라 절연막을 형성하는 단계; 및 Cl2가스를 사용한 전면식각을 실시하여 상기 절연막을 식각함으로써 상기 게이트전극 패턴 측벽에 스페이서를 형성하면서, 상기 폴리실리콘막 식각시 단차 부위에 잔류하는 식각 잔류물을 제거하는 단계를 포함하는 반도체소자의 게이트전극 형성방법을 제공한다.

Description

반도체소자의 게이트전극 형성방법{Forming method of gate electrode in semiconductor device}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 반도체소자의 게이트전극 형성방법에 관한 것으로 더욱 상세하게는, 폴리실리콘을 포함하는 다층 구조 예컨대, 폴리사이드의 게이트전극 식각시 두 층간의 계면에서 발생하는 노치(Notch) 현상을 방지하고, 기판에서의 식각잔류물을 제거하기에 적합한 반도체소자의 게이트전극 형성방법에 관한 것이다.
일반적으로, 살리사이드 공정이란 열처리에 의해 금속과 실리콘은 반응하여 실리사이드층으로 형성되지만, 금속과 절연막 예컨대, 통상의 산화막 또는 질화막 계열은 반응하지 않는 성질을 이용하여 게이트 전극 및 소스/드레인 표면에만 선택적으로 실리사이드층을 형성하고, 반응하지 않은 금속층을 제거하는 일련의 공정을 지칭한다.
한편, 반도체 소자의 디자인 룰(Design rule)이 감소함에 따라 여기에 따르는 각 소자간의 저항이 증가하게 되며, 이러한 저항 증가에 의해 소자의 동작 속도 저하가 발생하게 되는 바, 이러한 소자간 저항 증가 감소를 위해 예컨대, 게이트 전극 등의 저항을 감소시키기 위해 내열금속 실리사이드(Refractory metal silicide)가 폴리실리콘 등에 적층된 구조를 이용하고 있다. 즉, 실리사이드층은 저항값을 감소시켜 반도체 소자의 특성 향상에 기여하며, 이것을 폴리사이드(Silicide on doped polycrystalline-Si; Polycide)라 한다.
이러한 폴리사이드로는 비저항이 60μΩ㎝∼ 200μΩ㎝인 WSi2가 통상적으로 사용되어 왔으며, 고집적화에 따라 더 낮은 비저항을 갖는 예컨대, 비저항이 15μΩ㎝∼ 20μΩ㎝인 CoSi2와 TiSi2등에 대한 연구가 활발히 진행되어 왔다.
반도체소자의 제조시 나타나는 많은 공정상의 문네점들 중 전술한 폴리사이드 구조에서는 특히, 노치 현상이 하나의 이슈로 남아 있다.
알려진 바와 같이, 노치 현상이란 다이(Die) 내의 디코더(Decoder) 지역이나 주변회로와 셀(Cell) 사이의 토폴로지(Topology)가 심한 지역에서 라인이 어택받아 깍여 나가거나 끊어지는 현상으로, 막의 반사율이 높은 폴리사이드, 금속 등에서 자주 발생한다.
도 1은 115nm의 반도체 공정기술에서 텅스텐실리사이드/폴리실리콘 구조의 게이트 식각시 텅스텐실리사이드의 두께 증가에 따른 게이트 식각후의 단면 SEM(Scanning Electron Microscopy) 사진이다.
여기서, 도 1의 (a)는 텅스텐실리사이드(1000Å)/폴리실리콘(830Å)인 경우이며, 도 1의 (b)는 텅스텐실리사이드(1500Å)/폴리실리콘(830Å)인 경우이다.
도 1을 참조하면, 기판(10) 상에 폴리실리콘막(11)과 텅스텐실리사이드(12) 및 하드마스크(13)가 적층된 게이트전극이 형성되어 있다.
도시된 바와 같이, 텅스텐실리사이드/폴리실리콘의 식각시 노치(14) 현상이 발생하였으며, 이는 텅스텐실리사이드의 두께가 증가할수록 더욱 심화됨을 확인할 수 있다.
전술한 노치 현상은 텅스텐실리사이드 식각후 폴리실리콘 식각시 텅스텐실리사이드와 폴리실리콘 계면에서 텅스텐실리사이드가 어택을 받기 때문이고, 이는 게이트의 저항을 증가시키고 후속 게이트 라인 사이를 산화막으로 갭-필(Gap-fill)시키는 공정에서 공극(Void)을 발생시켜 후속 콘택홀 형성시 식각정지 역할을 하게하여 결국 콘택오픈결함을 유발하여 소자의 수율을 떨어뜨릴 수 있다.
게이트전극 식각시 사용하는 식각가스를 변경하여 전술한 노치 현상을 방지하고자 하는 노력이 진행되었는 바, 도 2는 개선된 종래기술에 따른 반도체소자의 게이트전극을 도시한 단면도이다.
도 2를 참조하면, 기판(20)상에 폴리실리콘막(22)과 금속 실리사이드(23) 및 하드마스크(24)가 적층된 게이트전극 패턴이 형성되어 있다.
여기서는, 종래의 노치 현상의 주원인 중의 하나인 식각가스를 병경하였는 바, 텅스텐 실리사이드 등의 금속실릭사이드(23) 식각시에는 종래와 같은 Cl2가스를 사용하고, 폴리실리콘막(22) 식각시에는 HBr가스를 사용함으로써, 노치 현상을 방지할 수 있었다.
그러나, 이 경우 도시된 바와 같이 셀영역과 주변영역이 만나는 영역 즉, 필드절연막(21)에 의해 서로 분리되는 영역에 있는 게이트전극 패턴일 경우 단차가 발생하며, 폴리실리콘막(22) 식각시 이러한 단차 부분 특히, 모트(Moat)부분에서 에서 식각 잔류물(25)이 발생하게 된다.
도 3a는 도 2의 게이트전극 패턴을 도시한 평면 SEM 사진이고, 도 3b는 단면SEM 사진이다.
도 3a를 참조하면, 게이트전극 패턴(G)이 일방향으로 배열되어 있으며, 도 3b를 참조하면, 식각 잔류물(25)이 존재함을 확인할 수 있다.
따라서, 폴리실리콘과 금속 실리사이드가 적층된 구조 즉, 폴리사이드 구조의 게이트전극 형성시 노치를 방지하며, 단차 부분에서의 폴리실리콘 식각에 따른 식각 잔류물을 효과적으로 제거할 수 있는 공정 기술이 필요하다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 폴리사이드 구조의 게이트전극 형성시 노치 현상을 방지하며, 폴리실리콘 식각 잔류물을 제거할 수 있는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1은 115nm의 반도체 공정기술에서 텅스텐실리사이드/폴리실리콘 구조의 게이트 식각시 텅스텐실리사이드의 두께 증가에 따른 게이트 식각후의 단면 SEM 사진.
도 2는 개선된 종래기술에 따른 반도체소자의 게이트전극을 도시한 단면도.
도 3a는 도 2의 게이트전극 패턴을 도시한 평면 SEM 사진.
도 3b는 도 2의 게이트전극 패턴을 도시한 단면 SEM 사진.
도 4a 내지 도 4d는 본 발명의 바람직한 일실시예에 따른 반도체소자의 게이트전극 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
40 : 기판41 : 필드절연막
42b : 폴리실리콘막43b : 금속 실리사이드
44b : 하드마스크47b : 스페이서
상기 목적을 달성하기 위한 본 발명은, 기판 상에 폴리실리콘막과 금속실리사이드 및 하드마스크용 질화막을 적층하여 형성하는 단계; 상기 질화막 상에 게이트전극 형성용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 질화막을 선택적으로 식각하여 하드마스크를 형성하는 단계; 적어도 상기 하드마스크를 식각마스크로 Cl2가스를 사용하여 상기 금속 실리사이드를 식각하는 단계; 적어도 상기 하드마스크를 식각마스크로 HBr 가스를 사용하여 폴리실리콘막을 식각하여 폴리실리콘막/금속 실리사이드/하드마스크 구조의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴이 형성된 프로파일을 따라 절연막을 형성하는 단계; 및 Cl2가스를 사용한 전면식각을 실시하여 상기 절연막을 식각함으로써 상기 게이트전극 패턴 측벽에 스페이서를 형성하면서, 상기 폴리실리콘막 식각시 단차 부위에 잔류하는 식각 잔류물을 제거하는 단계를 포함하는 반도체소자의 게이트전극 형성방법을 제공한다.
본 발명은, 폴리실리콘과 금속 실리사이드 등이 적층된 구조의 게이트전극 형성시 Cl2가스를 사용하여 금속실리사이드를 식각하고, HBr가스를 사용하여 폴리실리콘막을 식각한 다음, 게이트전극 패턴이 형성된 프로파일을 따라 얇은 절연막을 증착하고 Cl2가스를 사용하여 전면식각함으로써, 폴리실리콘막 식각후 필드절연막이 형성된 단차 부위에 잔류하는 식각 잔류물을 게거하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 4a 내지 도 4d를 참조하여 상세하게 설명한다.
도 4a 내지 도 4d는 본 발명의 바람직한 일실시예에 따른 반도체소자의 게이트전극 형성 공정을 도시한 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(40) 상에 필드영역과 활성영역을 분리하기 위한 필드절연막(41)을 형성한 다음, 산화막 계열의 게이트절연막(도시하지 않음)과 폴리실리콘막(42a)과 텅스텐 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드 등의 금속실리사이드(43a)를 형성한 다음, 게이트전극 하드마스크로 사용될 질화막(44a)을 증착한다.
실리사이드 공정을 간단히 살펴보면, Ti, Co 또는 W 등을 증착한 다음, 열처리(Anneal)를 통해 실리콘과 Ti, Co 또는 W 등과의 반응에 의한 금속 실리사이드(43a) 예컨대, TiSi2, CoSi2또는 WSi2이 형성되도록 한다. 이어서, SC-1 등을 이용한 세정 공정을 통하여 미반응 금속을 제거한다. 이때, SC-1은 통상적인 H2O2/NH4OH/DI을 함유하는 케미칼을 사용한다.
이어서, 도 4b에 도시된 바와 같이, 게이트 전극을 형성하기 위해 포토레지스트 패턴(45)을 형성한 다음, 포토레지스트 패턴(45)을 식각마스크로 질화막(44a)을 선택적으로 식각하여 하드마스크(44b)를 형성한다.
계속해서, 도 4c에 도시된 바와 같이, 하드마스크(44b)를 식각마스크로 Cl2가스를 사용하여 금속 실리사이드(43b)를 선택적으로 식각한 다음, 노치 방지를 위해 Hbr가스를 사용하여 폴리실리콘막(42b)을 선택적으로 식각하여 폴리실리콘막(42b)/금속 실리사이드(43b)/하드마스크(44b)가 적층된 게이트전극 패턴을 형성한다.
이 때, HBr 가스의 사용에 따라 필드절연막(41)에 의해 단차가 발생하는 모트 부분에서는 폴리실리콘막(43b) 식각에 따른 식각 잔류물(46)이 제거되지 않고 남게 되는 바, 이는 소자 형성시 파티클 소스로 작용할 가능성이 크고 또한, 누설전류 또는 전극간 단락을 일으킬 수 있다.
따라서, 식각 잔류물(46)을 제거하기 위한 별도의 공정을 실시해야 하는 바, 본 발명에서는 게이트전극 형성후 그 측벽에 형성하는 스페이서 형성 공정에서 이를 제거함으로써, 별도의 추가 공정을 배제하고자 한다.
즉, 게이트전극 패턴이 형성된 프로파일을 따라 산화막 또는 질화막 예컨대, 실리콘산화막, 실리콘산화질화막, 실리콘질화막 등의 절연막(47a)을 얇게 증착한다. 이 때, 절연막(47a)은 5Å ∼ 70Å 정도의 두께로 형성하는 것이 바람직하다.
다음으로, 도 4d에 도시된 바와 같이, Cl2가스를 사용한 전면식각 공정을 실시하는 바, 이 때 게이트전극 패턴 측벽에는 스페이서(47b)가 형성되고 식각잔류물(46)은 제거된다.
전술한 바와 같이 이루어지는 본 발명은, 폴리사이드 구조의 게이트전극 형성 공정에서의 가장 큰 문제점인 노치 현상을 방지할 수 있으며, 또한 별도의 공정 추가없이 폴리실리콘막 식각후 단차 부위에 잔류하는 식각 잔류물을 효과적으로 제거할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 폴리사이드 구조의 게이트전극 형성시 노치를 방지할 수 있고 식각 잔류물을 제거할 수 있어, 궁극적으로 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (4)

  1. 기판 상에 폴리실리콘막과 금속실리사이드 및 하드마스크용 질화막을 적층하여 형성하는 단계;
    상기 질화막 상에 게이트전극 형성용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 질화막을 선택적으로 식각하여 하드마스크를 형성하는 단계;
    적어도 상기 하드마스크를 식각마스크로 Cl2가스를 사용하여 상기 금속 실리사이드를 식각하는 단계;
    적어도 상기 하드마스크를 식각마스크로 HBr 가스를 사용하여 폴리실리콘막을 식각하여 폴리실리콘막/금속 실리사이드/하드마스크 구조의 게이트전극 패턴을 형성하는 단계;
    상기 게이트전극 패턴이 형성된 프로파일을 따라 절연막을 형성하는 단계; 및
    Cl2가스를 사용한 전면식각을 실시하여 상기 절연막을 식각함으로써 상기 게이트전극 패턴 측벽에 스페이서를 형성하면서, 상기 폴리실리콘막 식각시 단차 부위에 잔류하는 식각 잔류물을 제거하는 단계
    를 포함하는 반도체소자의 게이트전극 형성방법.
  2. 제 1 항에 있어서,
    상기 절연막은 5Å 내지 70Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제 1 항에 있어서,
    상기 절연막은 산화막 또는 질화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  4. 제 1 항에 있어서,
    상기 금속실리사이드는 텅스텐실리사이드, 티타늄실리사이드 또는 코발트실리사이드 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
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KR1020020041758A KR20040007109A (ko) 2002-07-16 2002-07-16 반도체소자의 게이트전극 형성방법

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* Cited by examiner, † Cited by third party
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KR100733459B1 (ko) * 2005-06-28 2007-06-28 주식회사 하이닉스반도체 반도체 소자 제조 방법

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