KR100391846B1 - Capacitor of semiconductor device and method of forming the same - Google Patents

Abstract

반도체 장치 캐퍼시터 및 그 형성 방법이 개시된다. 이 캐퍼시터는 COB형 캐퍼시터에 있어서, 콘택 플러그와 일체를 이루며 콘택 플러그 보다 넓은 폭을 가지는 스택형 중심부, 중심부가 콘택 플러그가 연결되는 위치에서 콘택 플러그에 의해 중심이 관통되며 그 폭이 중심부보다 크도록 수평으로 형성되는 원판부, 원판부 주변을 따라 중심부와 이격된 채 중심부를 둘러싸도록 남겨진 스페이서 형태로 수직으로 형성되는 주변부를 가지는 스토리지 노드를 구비하여 이루어진다. 이때, 캐퍼시터의 유전체막과 상부 전극은 스토리지 노드의 원판부의 하면을 감싸도록 형성되어 하면이 캐퍼시터의 용량에 기여하도록 하는 것이 바람직하다.Disclosed are a semiconductor device capacitor and a method of forming the same. This capacitor is a COB type capacitor, which is integral with the contact plug and has a wider width than that of the contact plug, the center of which is penetrated by the contact plug at a position where the contact plug is connected, and the width thereof is larger than the center. Comprising a storage node having a horizontally formed disc portion, a peripheral portion formed vertically in the form of a spacer left to surround the center spaced apart from the central portion along the periphery of the disc portion. In this case, the dielectric film and the upper electrode of the capacitor are preferably formed to surround the lower surface of the disk portion of the storage node so that the lower surface contributes to the capacity of the capacitor.

Description

반도체 장치의 캐퍼시터 및 그 형성 방법{Capacitor of semiconductor device and method of forming the same}Capacitor of semiconductor device and method of forming the same

본 발명은 반도체 장치의 캐퍼시터 및 그 형성 방법에 관한 것으로, 보다 상세하게는 한정된 셀 평면에서 스토리지 노드의 전체 면적을 증가시킬 수 있는 반도체 장치의 캐퍼시터 및 그 형성 방법에 관한 것이다.The present invention relates to a capacitor of a semiconductor device and a method of forming the same, and more particularly, to a capacitor and a method of forming the semiconductor device capable of increasing the total area of the storage node in a limited cell plane.

DRAM이나 FRAM 등의 메모리형 반도체 장치에서 소자 고집적화에 따라 셀 면적이 축소되나 메모리 셀의 캐퍼시터 용량은 메모리의 특성, 가령 디램의 리프레쉬 주기, FRAM의 데이타 보유의 신뢰성 등을 유지하거나 향상시키기 위해 일정 수준 이상, 가령 디램 0.18um 이하 디자인 룰에서 25fF(fanto Farad)을 유지할 것이 요구된다.In memory-type semiconductor devices such as DRAM and FRAM, the cell area is reduced due to the high integration of devices, but the capacitor capacity of the memory cell is maintained at a certain level in order to maintain or improve the characteristics of the memory, for example, the refresh cycle of the DRAM and the reliability of data retention of the FRAM. For example, it is required to maintain 25 fF (fanto farad) in the design rule of DRAM 0.18 um or less.

좁아지는 면적에 일정 이상의 캐퍼시터 용량을 유지하기 위해 캐퍼시터 전극의 면적을 늘리거나, 유전체막의 두께를 줄이거나, 보다 고유전율의 유전체막을 사용하게 된다. 그러나, 유전체막의 두께 감소는 누설이나 절연 파괴와 관련하여 신뢰성이 문제될 수 있으므로 한계가 있다. 또한, 고유전체막 사용은 유전체막 형성이 대개 고온 산화성 분위기에서 이루어지는 등의 관계로 전극의 소재 변화가 필요하고, 주변 도전막이 산화되는 것을 방지하며, 고유전막을 원하는 형태로 형성하기 위한 공정 기술이 더 필요하다. 따라서, 기존의 반도체 공정 기술로 비교적 신뢰성 있게 추구할 수 있는 것은 주로 캐퍼시터 전극의 면적을 늘리는 방법이다.In order to maintain a certain capacitor capacity in a narrow area, the area of the capacitor electrode is increased, the thickness of the dielectric film is reduced, or a dielectric film of higher dielectric constant is used. However, the thickness reduction of the dielectric film is limited because reliability may be a problem in connection with leakage or dielectric breakdown. In addition, the use of the high dielectric film requires a change of material of the electrode due to the formation of the dielectric film in a high temperature oxidizing atmosphere, and the process technology for preventing the surrounding conductive film from being oxidized and forming the high dielectric film in a desired shape. I need more. Therefore, what can be relatively reliably pursued by the existing semiconductor process technology is a method of increasing the area of the capacitor electrode.

그러나, 캐퍼시터 전극의 면적을 늘리기 위해 전극의 형태를 복잡한 형태로 형성할 경우, 많은 추가 공정이 들어가고, 공정 복잡화에 따른 불량 가능성도 높아지는 문제가 있다.However, in the case of forming the electrode in a complicated form in order to increase the area of the capacitor electrode, many additional processes are involved, and there is a problem that the possibility of defects due to the complexity of the process is also increased.

좁은 면적에 캐퍼시터 전극 면적을 늘리기 위해 전극을 수직으로 신장시켜 형성하는 방법이 개발되는데, 트랜치를 깊이 파고 스토리지 노드를 형성하는 방법과 비트라인 위로 스택형, 실린더형 등의 스토리지 노드를 높게 형성하는 방법으로 크게 나눌 수 있다. 그런데, 비트라인 위로 스토리지 노드를 형성할 경우, 스토리지 노드와 메모리 셀의 스위칭 트랜지스터의 소오스를 연결하는 콘택 플러그의 가로세로비(aspect ratio)가 커지는 문제가 있다.In order to increase the capacitor electrode area in a small area, a method of vertically extending an electrode is developed. A method of digging a trench deeply to form a storage node and a method of forming a storage node such as a stacked or cylindrical shape over a bit line is high. Can be divided into However, when the storage node is formed on the bit line, an aspect ratio of the contact plug connecting the storage node and the source of the switching transistor of the memory cell increases.

본 발명은 반도체 장치에서 한정된 좁은 공간에 메모리 특성을 향상시키거나 유지할 수 있도록 큰 용량을 가지는 캐퍼시터 및 그 형성 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a capacitor having a large capacity and a method of forming the same so as to improve or maintain memory characteristics in a narrow space limited in a semiconductor device.

본 발명은 또한, COB(Capacitor Over Bit-line) 구조의 스토리지 노드 콘택을 형성함에 있어서 그 가로세로비를 낮출 수 있는 방법도 함께 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a method for lowering the aspect ratio in forming a storage node contact having a Capacitor Over Bit-line (COB) structure.

도1 내지 도8은 본 발명의 방법에 따라 반도체 장치의 캐퍼시터를 형성하는 방법의 각 단계를 나타내는 공정 단면도들이다.1 through 8 are process cross-sectional views illustrating respective steps of a method of forming a capacitor of a semiconductor device according to the method of the present invention.

상기 목적을 달성하기 위한 본 발명의 반도체 장치 캐퍼시터는 COB형 캐퍼시터에 있어서, 콘택 플러그와 일체를 이루며 콘택 플러그 보다 넓은 폭을 가지는 스택형 중심부, 중심부가 콘택 플러그가 연결되는 위치에서 콘택 플러그에 의해 중심이 관통되며 그 폭이 중심부보다 크도록 수평으로 형성되는 원판부, 원판부 주변을 따라 중심부와 이격된 채 중심부를 둘러싸도록 남겨진 스페이서 형태로 수직으로 형성되는 주변부를 가지는 스토리지 노드를 구비하여 이루어진다.The semiconductor device capacitor of the present invention for achieving the above object is a COB type capacitor, which is integral with the contact plug and has a stack-type central portion having a wider width than the contact plug, and the center of the semiconductor device capacitor is connected by the contact plug at a position where the contact plug is connected. And a storage node having a disk portion penetrating and horizontally formed so that its width is larger than the central portion, and a peripheral portion formed vertically in the form of a spacer left to surround the central portion spaced apart from the central portion along the peripheral portion of the disk portion.

본 발명에서, 유전체막과 상부전극은 주변부, 중심부 및 원판부로 이루어진 스토리지 노드를 감싸도록 형성된다. 이때, 유전체막과 상부 전극은 원판부의 하면도 감싸도록 형성되는 것이 바람직하다.In the present invention, the dielectric film and the upper electrode are formed to surround the storage node consisting of the peripheral portion, the central portion and the disc portion. In this case, the dielectric film and the upper electrode are preferably formed so as to surround the lower surface of the disc portion.

상기 목적을 달성하기 위한 본 발명의 캐퍼시터 형성 방법은, 비트라인 및 하부 도전역이 형성된 반도체 기판에 층간 절연막을 덮는 단계, 층간 절연막 위에 식각 방지막과 제1 도전막을 형성하는 단계, 제1 도전막에 대한 패터닝을 통해 스토리지 노드 콘택 영역이 제거된 제1 도전막 패턴을 형성하는 단계, 제1 도전막 패턴 위로 제1 보조막을 적층하는 단계, 제1 보조막 위로 스토리지 노드 콘택 영역을 포함하여 전극 중심부 영역을 드러내는 제1 포토레지스트 패턴을 형성하는 단계, 제1 포토레지스트 패턴과 제1 도전막 패턴을 식각 마스크로 제1 보조막 이하의 절연막들을 식각하여 하부 도전역을 노출시키는 스토리지 노드 콘택 홀을 형성하는단계, 제2 도전막을 적층하고 제1 보조막 상면을 드러내는 식각을 실시하여 스토리지 노드 콘택 홀을 채우는 스토리지 노드 콘택 플러그와 스토리지 노드 중심부를 형성하는 단계, 중심부와 제1 보조막 상면 위에 제2 보조막을 적층하는 단계, 중심부를 포함하며 주변 경계가 중심부의 주변 경계보다 외측으로 확장된 제2 포토레지스트 패턴을 형성하는 단계, 제2 포토레지스트 패턴을 식각 마스크로 제2 및 제1 보조막을 식각하여 제1 도전막 패턴을 드러내는 단계, 제2 포토레지스트 패턴을 제거하고 기판 전면에 제3 도전막을 콘포말하게 적층하는 단계, 전면 이방성 식각을 통해 제3 도전막과 제1 도전막을 식각하여 스페이서 형태의 스토리지 노드 주변부 및 원판부를 형성하는 단계, 잔류된 제1 및 제2 보조막을 전면 식각을 통해 제거하는 단계를 구비하여 이루어진다.According to another aspect of the present invention, a method of forming a capacitor includes: covering an interlayer insulating film on a semiconductor substrate on which a bit line and a lower conductive region are formed; forming an etch stop layer and a first conductive film on the interlayer insulating film; Forming a first conductive layer pattern from which the storage node contact region is removed through the patterning process, stacking the first auxiliary layer over the first conductive layer pattern, and including the storage node contact region over the first auxiliary layer Forming a first photoresist pattern exposing the first photoresist pattern and etching the insulating layers below the first auxiliary layer by using the first photoresist pattern and the first conductive layer pattern as an etch mask to form a storage node contact hole exposing a lower conductive region; In the step, the second conductive layer is stacked and etching is performed to expose the top surface of the first auxiliary layer to fill the storage node contact hole. Forming a storage node contact plug and a storage node center, stacking a second auxiliary layer on the center and the upper surface of the first auxiliary layer; a second photoresist pattern including the center and having a peripheral boundary extending outward from the peripheral boundary of the central portion; Forming a second photoresist pattern using the second photoresist pattern as an etch mask to expose the first conductive layer pattern, removing the second photoresist pattern and conforming the third conductive layer to the entire surface of the substrate. Stacking, etching the third conductive layer and the first conductive layer through front anisotropic etching to form a peripheral portion of the storage node and a disc in the form of a spacer, and removing the remaining first and second auxiliary layers through the front side etching. It is made.

본 발명에서, 식각 저지막 위에 제1 도전막을 적층하기 전에 제 1 및 제2 보조막과 동일한 재질의 보조막을 적층하고, 제1 및 제2 보조막과 함께 습식 식각으로 제거하면 원판부의 하면이 노출되므로 이 부분을 캐퍼시터의 스토리지 노드 면적이 증가된다.In the present invention, before the first conductive layer is laminated on the etch stop layer, an auxiliary layer of the same material as that of the first and second auxiliary layers is laminated, and when the wet layer is removed by wet etching together with the first and second auxiliary layers, the lower surface of the disc portion is exposed. This increases the storage node area of the capacitor.

본 발명에서 하부 도전역은 기판에 직접 이온주입을 통해 형성되는 셀 트랜지스터의 소오스 영역일 수 있고, 비트라인 콘택 플러그와 함께 형성되는 별도의 도전 플러그가 될 수 있다.In the present invention, the lower conductive region may be a source region of a cell transistor formed through ion implantation directly on a substrate, and may be a separate conductive plug formed together with a bit line contact plug.

본 발명에서 제1, 제2 및 제3 도전막은 통상 도핑된 폴리실리콘으로 형성하게 되고, 식각 저지막은 실리콘 질화막으로 형성하게 된다. 층간 절연막이나, 제1 및 제2 보조막은 실리콘 산화막으로 형성하는 것이 바람직하며, 특히 제1 및 제2보조막은 습식 식각에 쉽게 제거될 수 있는 재질이 바람직하다.In the present invention, the first, second and third conductive layers are usually formed of doped polysilicon, and the etch stop layer is formed of silicon nitride. The interlayer insulating film or the first and second auxiliary films are preferably formed of a silicon oxide film, and particularly, the first and second auxiliary films are preferably made of a material that can be easily removed by wet etching.

이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도1은 본 발명에서 기판에 하부 도전역 및 비트라인을 포함하는 하부 구조가 형성된 상태를 나타낸다. 도1을 참조하여 그 형성 방법을 살펴보면, 먼저, 소자 분리가 이루어진 기판(10)에 게이트 절연막(11), 게이트막, 캡핑막을 적층하고 패터닝하여 워드 라인과 일체로 게이트 전극(13)을 형성한다. 게이트 절연막(11)은 기판(10)을 열산화하여 형성하며, 게이트막은 폴리실리콘과 금속 실리사이드의 이중막을 흔히 사용한다. 캡핑막은 실리콘 질화막으로 대개 형성된다. 게이트 전극(13) 측벽에 실리콘 질화막으로 이루어진 스페이서가 형성된다. 스페이서 형성 전후에 저농도 및 고농도 이온주입을 통해 게이트 전극 양쪽으로 기판에 LDD(Lightly Doped Drain)형 소오스/드레인 영역(미도시)이 형성된다. 기판 전면에 실리콘 산화막(17)을 콘포말하게 적층하고 이어서 제1 층간 절연막(19)을 적층한다. 제1 층간 절연막(19)은 BPSG 등의 실리콘 산화막으로 형성할 수 있다. 제1 층간 절연막(19) 상면을 CMP로 평탄화한 뒤 노광 공정을 돕기 위해 제1 HTO(High Temperature Oxide)막(21)을 기판에 얇게 형성한다.1 illustrates a state in which a lower structure including a lower conductive region and a bit line is formed on a substrate in the present invention. Referring to FIG. 1, first, a gate insulating layer 11, a gate layer, and a capping layer are stacked and patterned on a substrate 10 having device isolation, to form a gate electrode 13 integrally with a word line. . The gate insulating film 11 is formed by thermally oxidizing the substrate 10, and a gate film of a double layer of polysilicon and metal silicide is commonly used. The capping film is usually formed of a silicon nitride film. A spacer made of a silicon nitride film is formed on the sidewall of the gate electrode 13. Lightly doped drain (LDD) type source / drain regions (not shown) are formed on both sides of the gate electrode through low concentration and high concentration ion implantation before and after spacer formation. The silicon oxide film 17 is conformally stacked on the entire substrate, followed by the first interlayer insulating film 19. The first interlayer insulating film 19 can be formed of a silicon oxide film such as BPSG. After planarizing the upper surface of the first interlayer insulating film 19 to CMP, a first HTO (High Temperature Oxide) film 21 is thinly formed on the substrate to assist the exposure process.

포토리소그래피와 식각으로 이루어지는 통상의 패터닝 공정을 통해 기판을 노출시키는 비트라인 콘택 홀과 스토리지 노드 콘택 패드 홀을 형성한다. 폴리실리콘으로 이들 콘택 홀을 채워 비트라인 콘택 플러그와 스토리지 노드 콘택 패드(25)를 형성한다. 이어서, 비트라인용 도전층을 적층하고 패터닝하여 비트라인(27)을 형성한다. 비트라인(27)은 비트라인 콘택 플러그와 접속하도록 이루어지며, 금속층혹은 폴리실리콘층으로 주된 배선층을 형성할 수 있다. 주된 배선층 외에 비트라인(27)에는 베리어 메탈층, 금속층, 캡핑층이 측벽 스페이서 등이 함께 형성될 수 있다. 비트라인(27) 위로 얇은 제2 HTO막(29)과 제2 층간 절연막(31)을 형성하고, 식각 저지막으로서 실리콘 질화막(33), 제3 HTO막(35), 제1 도전막으로서 폴리실리콘막(37)을 차례로 얇게 형성한다.A conventional patterning process consisting of photolithography and etching forms bit line contact holes and storage node contact pad holes that expose the substrate. These contact holes are filled with polysilicon to form bit line contact plugs and storage node contact pads 25. Subsequently, the bit line 27 is formed by stacking and patterning the bit line conductive layer. The bit line 27 is connected to the bit line contact plug, and a main wiring layer may be formed of a metal layer or polysilicon layer. In addition to the main wiring layer, the barrier metal layer, the metal layer, and the capping layer may be formed on the bit line 27 together with sidewall spacers. A thin second HTO film 29 and a second interlayer insulating film 31 are formed over the bit line 27, and the silicon nitride film 33, the third HTO film 35, and the first conductive film are formed as an etch stop film. The silicon film 37 is formed thin in sequence.

도2를 참조하면, 도1의 상태에 이어서, 폴리실리콘막 위에 포토레지스트막을 형성하고 포토마스크 노광과 현상을 통해 스토리지 노드 콘택 영역(41)에 해당하는 영역을 드러내는 포토레지스트 패턴(39)을 형성한다. 포토레지스트 패턴(39)을 식각 마스크로 폴리실리콘막(37)을 식각하여 제1 도전막 패턴(371)을 형성한다.Referring to FIG. 2, following the state of FIG. 1, a photoresist film is formed on the polysilicon film, and a photoresist pattern 39 is formed to expose a region corresponding to the storage node contact region 41 through photomask exposure and development. do. The polysilicon layer 37 is etched using the photoresist pattern 39 as an etch mask to form a first conductive layer pattern 371.

도3을 참조하면, 포토레지스트 패턴(39)을 애싱 등의 과정으로 제거하고 세정을 실시한 뒤, 제1 도전막 패턴(371) 위로 기판에 제1 보조막(43)으로서 BPSG 실리콘 산화막과 노광 공정을 위한 얇은 제4 HTO막(45)을 형성한다. 그리고, 제4 HTO막(45) 위에 스토리지 노드의 중심부에 해당하는 영역(49)을 드러내는 다른 포토레지스트 패턴(47)을 형성한다. 이때, 중심부에 해당하는 영역(49)은 가운데 부분에 도2의 스토리지 노드 콘택 영역(41)을 포함하도록 한다.Referring to FIG. 3, the photoresist pattern 39 is removed by an ashing process and washed, and then the BPSG silicon oxide film and the exposure process are formed on the substrate as the first auxiliary film 43 over the first conductive film pattern 371. The fourth thin HTO film 45 is formed. Then, another photoresist pattern 47 is formed on the fourth HTO layer 45 to expose the region 49 corresponding to the center of the storage node. In this case, the region 49 corresponding to the center portion includes the storage node contact region 41 of FIG. 2 in the center portion.

도4를 참조하면, 다른 포토레지스트 패턴(47)을 식각 마스크로 그 하부의 제4 HTO막(45), 제1 보조막(43)을 이방성 식각한다. 그리고, 제1 도전막 패턴(371)이 드러나면 다른 포토레지스트 패턴(47)과 더불어 제1 도전막 패턴(371)을 식각 마스크로 삼아 하부의 제3 HTO막(35), 식각 저지막(33), 제2 층간 절연막(31), 제2 HTO막(29)을 차례로 이방성 식각하여 스토리지 노드 콘택 패드(25)를 노출시키는스토리지 노드 콘택 홀(51)을 형성한다.Referring to FIG. 4, the fourth HTO layer 45 and the first auxiliary layer 43 are anisotropically etched using the other photoresist pattern 47 as an etching mask. When the first conductive layer pattern 371 is exposed, the third HTO layer 35 and the etch stop layer 33 are formed by using the first conductive layer pattern 371 as an etch mask together with the other photoresist pattern 47. The second interlayer insulating layer 31 and the second HTO layer 29 are then anisotropically etched to form a storage node contact hole 51 exposing the storage node contact pad 25.

도4 및 도5를 참조하면, 다른 포토레지스트 패턴(47)을 제거하고, 기판 전면에 제2 도전막을 적층하여 스토리지 노드 콘택 홀(51)을 채운다. 그리고, 제4 HTO막(45) 상면에 적층된 제2 도전막은 기판 전면 식각이나, CMP를 통해 제거한다. 따라서, 스토리지 노드 콘택 홀(51)을 채우는 스토리지 노드 콘택 플러그(55)와 스토리지 노드의 중심부(53)가 일체로 형성된다. 제2 도전막은 폴리실리콘이나 금속층으로 형성할 수 있다. 이어서, 제2 보조막(57)으로서 제5 HTO막을 기판 전면에 얇게 형성한다. 그리고, 중심부(53)에 해당하는 영역을 포함하며, 중심부(53)보다 넓은 폭을 가지는 또다른 포토레지스트 패턴(59)을 형성한다.4 and 5, the other photoresist pattern 47 is removed, and a second conductive layer is stacked on the entire surface of the substrate to fill the storage node contact hole 51. The second conductive film stacked on the upper surface of the fourth HTO film 45 is removed by etching the entire surface of the substrate or by CMP. Thus, the storage node contact plug 55 filling the storage node contact hole 51 and the central portion 53 of the storage node are integrally formed. The second conductive film can be formed of polysilicon or a metal layer. Subsequently, a fifth HTO film is formed thinly on the entire substrate as the second auxiliary film 57. Further, another photoresist pattern 59 including a region corresponding to the central portion 53 and having a width wider than that of the central portion 53 is formed.

도6을 참조하여 설명하면, 또다른 포토레지스트 패턴(59)을 식각 마스크로 제 5 HTO막으로 이루어진 제2 보조막(57), 제4 HTO막(45), 제1 보조막(43)을 차례로 식각한다. 이때, 제1 도전막 패턴(371)은 폴리실리콘막으로 이루어져 식각 저지막의 역할을 할 수 있다. 결과, 제2 도전막으로 이루어진 중심부(53)를 제1 보조막 패턴(431)과 제2 보조막 패턴(571)이 둘러싸고 있는 볼록한 패턴이 형성된다.Referring to FIG. 6, the second auxiliary layer 57, the fourth HTO layer 45, and the first auxiliary layer 43 made of the fifth HTO layer are formed by using another photoresist pattern 59 as an etching mask. Etch in turn. In this case, the first conductive layer pattern 371 may be formed of a polysilicon layer to serve as an etch stop layer. As a result, a convex pattern is formed in which the first auxiliary film pattern 431 and the second auxiliary film pattern 571 surround the central portion 53 formed of the second conductive film.

도6 및 도7을 참조하여 설명하면, 또다른 포토레지스트 패턴(59)을 제거하고, 기판 전면에 콘포말하게 제3 도전막으로서 폴리실리콘막을 적층한다. 그리고, 전면 이방성 식각을 실시한다. 제3 도전막을 식각함에 따라 볼록한 패턴의 측벽을 둘러싸는 스페이서 형태의 스토리지 노드 주변부(61)가 형성되며, 계속 제1 도전막 패턴(371)을 식각함에 따라서 스토리지 노드의 원판부(373)가 형성된다. 원판부(373)는 스토리지 노드 콘택 플러그(55)와 중심부(53)가 접하는 부분에서 콘택 플러그(55) 상단의 주변을 둘러싸도록 수평으로 형성된다.6 and 7, another photoresist pattern 59 is removed, and a polysilicon film is laminated as a third conductive film conformally on the entire surface of the substrate. Then, full anisotropic etching is performed. As the third conductive layer is etched, a storage node periphery 61 in the form of a spacer surrounding the sidewalls of the convex pattern is formed, and the disc portion 373 of the storage node is formed as the first conductive layer pattern 371 is etched. do. The disc portion 373 is formed horizontally to surround the top of the contact plug 55 at a portion where the storage node contact plug 55 and the central portion 53 contact each other.

도8을 참조하면, 도7의 상태에서 제1 보조막 패턴(431), 제2 보조막 패턴(571), 제4 HTO막 잔여부 및 원판부(373) 아래의 제3 HTO막(35)을 습식 식각으로 제거한다. 따라서, 실리콘 질화막으로 이루어진 식각 저지막(33) 위쪽으로 중심부(53), 원판부(373), 주변부(61)로 이루어진 스토리지 노드(70)가 형태를 드러낸다. 제1 보조막 패턴(431), 제2 보조막 패턴(571)과 제3 HTO막(35) 모두가 실리콘 산화막이므로 습식 식각에는 불산을 포함하는 식각 용액이 주로 사용된다.Referring to FIG. 8, in the state of FIG. 7, the third HTO layer 35 under the first auxiliary layer pattern 431, the second auxiliary layer pattern 571, the remaining portion of the fourth HTO layer, and the disc portion 373. Is removed by wet etching. Accordingly, the storage node 70 including the central portion 53, the disc portion 373, and the peripheral portion 61 is exposed to the etch stop layer 33 formed of the silicon nitride layer. Since all of the first auxiliary layer pattern 431, the second auxiliary layer pattern 571, and the third HTO layer 35 are silicon oxide layers, an etching solution including hydrofluoric acid is mainly used for wet etching.

도시되지 않은 후속 공정에 의하면, 도8의 상태에서 유전막을 CVD로 형성하고, 다시 그 위에 폴리실리콘 등의 도전막으로 플레이트 전극을 형성하여 상하부 전극과 그 사이의 유전막을 갖춘 반도체 장치의 캐퍼시터가 형성된다.According to a subsequent process not shown, the dielectric film is formed by CVD in the state of FIG. 8, and then a plate electrode is formed on the conductive film such as polysilicon on it to form a capacitor of the semiconductor device having the upper and lower electrodes and the dielectric film therebetween. do.

본 발명에 따르면, 반도체 장치에서 한정된 좁은 공간에 메모리 특성을 향상시키거나 유지할 수 있도록 큰 표면적을 가지는 스토리지 노드의 형성, 즉, 대용량 캐퍼시터의 형성을 효율적으로 이룰 수 있다. 또한, 실시예와 같이 스토리지 노드 콘택 패드를 미리 비트라인 콘택 플러그와 함께 형성하면, COB(Capacitor Over Bit-line) 구조의 스토리지 노드 콘택을 형성함에 있어서 그 가로세로비를 낮출 수 있다.According to the present invention, it is possible to efficiently form a storage node having a large surface area, that is, a large capacity capacitor, so as to improve or maintain memory characteristics in a narrow space limited in a semiconductor device. In addition, when the storage node contact pads are formed together with the bit line contact plugs in advance, the aspect ratio may be lowered when forming the storage node contacts having a capacitor over bit-line (COB) structure.

Claims (10)

반도체 장치의 COB형 캐퍼시터에 있어서,In a COB type capacitor of a semiconductor device, 스토리지 노드 콘택 플러그와 일체를 이루며 상기 콘택 플러그 보다 넓은 폭을 가지는 스택형 중심부,A stacked core integrated with the storage node contact plug and having a wider width than the contact plug; 상기 중심부가 상기 콘택 플러그와 연결되는 위치에서 상기 콘택 플러그에 의해 중심이 관통되며 폭이 상기 중심부보다 크도록 수평으로 형성되는 원판부,A disc portion horizontally formed such that its center is penetrated by the contact plug at a position where the center portion is connected to the contact plug and the width thereof is larger than the center portion, 상기 원판부 주변을 따라 상기 중심부와 이격된 채 상기 중심부를 둘러싸도록 남겨진 스페이서 형태로 수직으로 형성되는 주변부를 가지는 스토리지 노드를 구비하는 것을 특징으로 하는 반도체 장치의 캐퍼시터.And a storage node having a peripheral portion formed vertically in the form of a spacer left to surround the central portion while being spaced apart from the central portion along the periphery of the disc portion. 제 1 항에 있어서,The method of claim 1, 캐퍼시터 유전체막과 캐퍼시터 상부 전극은 상기 원판부의 하면에도 적층되어 이루어지는 것을 특징으로 하는 반도체 장치의 캐퍼시터.A capacitor in a semiconductor device, wherein a capacitor dielectric film and a capacitor upper electrode are stacked on a lower surface of the disc portion. 비트라인 및 하부 도전역이 형성된 반도체 기판에 층간 절연막을 덮는 단계,Covering the interlayer insulating film on the semiconductor substrate on which the bit line and the lower conductive region are formed; 상기 층간 절연막 위에 식각 방지막과 제1 도전막을 형성하는 단계,Forming an etch stop layer and a first conductive layer on the interlayer insulating layer; 상기 제1 도전막에 대한 패터닝을 통해 스토리지 노드 콘택 영역이 제거된 제1 도전막 패턴을 형성하는 단계,Forming a first conductive layer pattern from which a storage node contact region is removed by patterning the first conductive layer; 상기 제1 도전막 패턴 위로 제1 보조막을 적층하는 단계,Stacking a first auxiliary layer on the first conductive layer pattern; 상기 제1 보조막 위로 상기 콘택 영역을 포함하여 스토리지 노드의 중심부 영역을 드러내는 제1 포토레지스트 패턴을 형성하는 단계,Forming a first photoresist pattern on the first auxiliary layer to expose a central region of a storage node including the contact region; 상기 제1 포토레지스트 패턴과 상기 제1 도전막 패턴을 식각 마스크로 상기 제1 보조막 이하의 절연막들을 식각하여 상기 하부 도전역을 노출시키는 스토리지 노드 콘택 홀을 형성하는 단계,Forming a storage node contact hole exposing the lower conductive region by etching the insulating layers below the first auxiliary layer using the first photoresist pattern and the first conductive layer pattern as an etch mask; 제2 도전막을 적층하고 상기 제1 보조막 상면을 드러내는 식각을 실시하여 상기 콘택 홀을 채우는 스토리지 노드 콘택 플러그와 상기 스토리지 노드의 중심부를 형성하는 단계,Stacking a second conductive layer and performing etching to expose an upper surface of the first auxiliary layer to form a storage node contact plug filling the contact hole and a central portion of the storage node; 상기 중심부와 상기 제1 보조막 상면 위에 제2 보조막을 적층하는 단계,Stacking a second auxiliary layer on the central portion and an upper surface of the first auxiliary layer; 상기 중심부를 포함하며 주변 경계가 상기 중심부의 주변 경계보다 외측으로 확장된 제2 포토레지스트 패턴을 형성하는 단계,Forming a second photoresist pattern including the central portion and having a peripheral boundary extending outwardly than the peripheral boundary of the central portion, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 제2 보조막 및 상기 제1 보조막을 식각하여 상기 제1 도전막 패턴을 드러내는 단계,Etching the second auxiliary layer and the first auxiliary layer by using the second photoresist pattern as an etching mask to expose the first conductive layer pattern; 상기 제2 포토레지스트 패턴을 제거하고 기판 전면에 제3 도전막을 콘포말하게 적층하는 단계,Removing the second photoresist pattern and conformally laminating a third conductive layer on the entire substrate; 전면 이방성 식각을 통해 상기 제3 도전막과 상기 제1 도전막 패턴을 식각하여 스페이서 형태의 스토리지 노드 주변부 및 원판부를 형성하는 단계,Etching the third conductive layer and the first conductive layer pattern by using anisotropic etching to form a peripheral portion of the storage node and a disc in the form of a spacer; 잔류된 상기 제1 보조막 및 상기 제2 보조막을 전면 식각을 통해 제거하는 단계를 구비하여 이루어지는 반도체 장치의 캐퍼시터 형성 방법.And removing the remaining first auxiliary layer and the second auxiliary layer through full surface etching. 제 3 항에 있어서,The method of claim 3, wherein 상기 식각 저지막 위에 상기 제1 도전막을 적층하기 전에 다른 보조막을 적층하고,Another auxiliary layer is laminated before the first conductive layer is laminated on the etch stop layer, 상기 다른 보조막과 상기 제1 보조막 및 상기 제2 보조막을 특정 식각 물질에 대해 선택비를 가지지 않는 재질로 형성하여,The other auxiliary layer, the first auxiliary layer and the second auxiliary layer are formed of a material having no selectivity with respect to a specific etching material, 잔류된 상기 제1 보조막과 상기 제2 보조막을 제거하는 단계에서 상기 다른 보조막을 함께 제거하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.And removing the other auxiliary film together in the step of removing the remaining first auxiliary film and the second auxiliary film. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 보조막 및 상기 제2 보조막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.And the first auxiliary film and the second auxiliary film are formed of a silicon oxide film. 제 3 항에 있어서,The method of claim 3, wherein 상기 식각 저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.And the etch stop layer is formed of a silicon nitride film. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 도전막, 상기 제2 도전막, 상기 제3 도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.And the first conductive film, the second conductive film, and the third conductive film are made of polysilicon. 제 3 항에 있어서,The method of claim 3, wherein 잔류된 상기 제1 보조막 및 상기 제2 보조막을 제거하는 단계는 습식 식각을 이용하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.And removing the remaining first auxiliary layer and the second auxiliary layer by using wet etching. 제 3 항에 있어서,The method of claim 3, wherein 상기 하부 도전역은 실리콘 기판에 이온주입을 통해 형성되는 셀 트랜지스터의 소오스 영역인 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.And the lower conductive region is a source region of a cell transistor formed by ion implantation into a silicon substrate. 제 3 항에 있어서,The method of claim 3, wherein 상기 하부 도전역은 비트라인 콘택 플러그와 함께, 셀 트랜지스터의 소오스 영역과 전기 접속되도록 형성하는 도전 플러그 혹은 도전 패드인 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.And the lower conductive region is a conductive plug or a conductive pad which is formed to be electrically connected to a source region of a cell transistor together with a bit line contact plug.