KR20040002274A

KR20040002274A - A method for forming a dummy pattern of a semiconductor device

Info

Publication number: KR20040002274A
Application number: KR1020020037724A
Authority: KR
Inventors: 최조봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2004-01-07

Abstract

PURPOSE: A method for fabricating a dummy pattern of a semiconductor device is provided to easily analyze defects and deal with the defects according to the analysis by making a predetermined portion of a dummy pattern with a uniform interval and by determining a precise address. CONSTITUTION: An isolation layer for defining an active region is formed in a main pattern(300) and the dummy pattern(400). The interval of the isolation layer in the dummy pattern is transformed into a uniform address interval so as to be a uniform group unit. The dummy pattern connects the active regions.

Description

반도체소자의 더미 패턴 형성방법{A method for forming a dummy pattern of a semiconductor device}A method for forming a dummy pattern of a semiconductor device

본 발명은 반도체소자의 더미 패턴 형성방법에 관한 것으로, 특히 반도체소자의 소자분리 공정에서 발생된 불량 지점의 어드레스를 용이하게 찾아내기 위하여 더미 소자분리 패턴을 일정한 규칙으로 변형하여 단위 그룹별로 구별되도록 하여 쉽고, 신속 정확하게 불량 어드레스를 찾도록 하는 기술에 관한 것이다.The present invention relates to a method of forming a dummy pattern of a semiconductor device, and in particular, in order to easily find the address of a defect point generated in the device isolation process of a semiconductor device, the dummy device isolation pattern is modified by a predetermined rule so as to be distinguished by unit groups. It is related to a technique for easily and quickly finding a bad address.

일반적으로, 반도체소자는 메인 패턴 (main pattern) 과 더미 패턴 (dummy pattern) 으로 형성된다.In general, semiconductor devices are formed in a main pattern and a dummy pattern.

도 1은 활성영역을 정의하는 소자분리막이 형성된 반도체소자의 의 메인 패턴과 더미 패턴 부분을 도시한 것이다.FIG. 1 illustrates a main pattern and a dummy pattern portion of a semiconductor device in which an isolation layer defining an active region is formed.

도 1를 참조하면, "100" 은 메인 패턴 부를 도시하고, "200"은 더미 패턴부를 도시한다.Referring to FIG. 1, "100" shows a main pattern portion, and "200" shows a dummy pattern portion.

이때, "11"과 "13" 은 각각 메인 패턴부(100)의 소자분리막과 활성영역을 도시하고, "15"와 "17" 은 각각 더미 패턴부(200)의 소자분리막과 활성영역을 도시한 것이다.In this case, "11" and "13" show the device isolation film and the active area of the main pattern part 100, respectively, and "15" and "17" show the device isolation film and the active area of the dummy pattern part 200, respectively. It is.

여기서, ⓐ 와 ⓑ 는 각각 더미 패턴부(200)과 메인 패턴부(100)에 형성된 활성영역(17,13)을 각각 도시한 것으로서, 동일하게 형성된 부분을 도시한 것이다.Here, ⓐ and ⓑ show the active regions 17 and 13 formed in the dummy pattern portion 200 and the main pattern portion 100, respectively, and show portions formed in the same manner.

이와 같이, 상기 메인 패턴부(100)의 활성역역과(13)과 더미 패턴부(200)의 활성영역(17)은 그 모양이 유사하여 인-라인 모니터 (in-line monitor) 및 외관 분석시 구별이 어려워 불량 분석이 어렵게 된다.As such, the active region 13 of the main pattern portion 100 and the active region 17 of the dummy pattern portion 200 are similar in shape to each other in the in-line monitor and appearance analysis. Difficulty distinguishing makes defect analysis difficult.

상기한 바와 같이 종래기술에 따른 반도체소자의 더미 패턴 형성방법은, 더미 패턴이 메인 패턴과 동일하거나 동일 패턴이 일률적으로 배열되어 있어 더미 패턴인지 메인 패턴인지 식별이 곤란할 뿐 아니라, 메인 패턴과 더미 패턴이 구별된다 하여도 동일한 패턴이 배열되어 있어 어드레스 카운팅 (address counting) 시 구별이 되지 않아 도중에 불량 어드레스를 잊어버리거나, 혼동하는 경우가 자주 발생된다.As described above, in the method of forming a dummy pattern of a semiconductor device according to the related art, it is difficult to identify whether the dummy pattern is the same as the main pattern or the same pattern is uniformly arranged. Even if they are distinguished, the same pattern is arranged, so that they are not distinguished during address counting, so that a bad address is often forgotten or confusing on the way.

특히, 디자인 룰 (design rule) 이 작아 질수록 패턴이 점점 작아져 어드레스 카운팅의 어려움이 가중되어 더욱 힘들어 진다.In particular, the smaller the design rule is, the smaller the pattern becomes and the more difficult the address counting becomes.

따라서, 고집적화에 따른 반도체소자의 수율 및 생산성을 어렵게 하는 문제점이 있다.Accordingly, there is a problem in that the yield and productivity of the semiconductor device due to high integration are difficult.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 더미 패턴부의 일정 부분을 일정한 간격으로 변형시켜 어드레스를 정확하게 파악할 수 있도록 함으로써 불량 분석을 용이하고 그에 따른 조치를 취할 수 있도록 하여 소자의 수율 및 생산성을 향상시킬 수 있는 반도체소자의 더미 패턴 형성방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art, by deforming a certain portion of the dummy pattern portion at regular intervals to accurately grasp the address to facilitate defect analysis and to take measures accordingly, yield and productivity of the device SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a dummy pattern of a semiconductor device capable of improving the semiconductor device.

도 1은 종래기술에 따라 웨이퍼 상에 형성된 소자분리막과 활성영역을 도시한 평면도.1 is a plan view showing an isolation region and an active region formed on a wafer in accordance with the prior art;

도 2는 본 발명의 제1실시예에 따라 웨이퍼 상에 형성된 소자분리막과 활성영역을 도시한 평면도.2 is a plan view showing an isolation region and an active region formed on a wafer in accordance with a first embodiment of the present invention;

도 3 및 도 4는 본 발명의 제1,2실시예에 따라 웨이퍼 상에 형성된 소자분리막과 활성영역을 도시한 평면도.3 and 4 are plan views showing device isolation layers and active regions formed on wafers according to embodiments 1 and 2 of the present invention;

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : 반도체기판13 : 소자분리막11: semiconductor substrate 13: device isolation film

15 : 게이트산화막 17 : 게이트전극15 gate oxide film 17 gate electrode

19,50 : 트렌치21 : 산화막19,50: trench 21: oxide film

23 : 산화막 스페이서25 : 폴리실리콘막23 oxide film spacer 25 polysilicon film

27 : 절연막 스페이서27: insulating film spacer

29 : 고농도의 소오스/드레인 영역29 high concentration source / drain regions

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 더미 패턴 형성방법은,In order to achieve the above object, a method of forming a dummy pattern of a semiconductor device according to the present invention,

메인 패턴부와 더미 패턴부에 활성영역을 정의하는 소자분리막을 형성하되, 일정한 어드레스 간격으로 상기 더미 패턴부의 소자분리막을 변형하여 일정한 그룹단위로 형성하는 것과,Forming an isolation layer defining an active region in the main pattern portion and the dummy pattern portion, and deforming the isolation layer in the dummy pattern portion at regular address intervals to form a predetermined group unit;

상기 활성영역 사이를 연결하는 더미 패턴을 형성하는 것을 특징으로 한다.Forming a dummy pattern connecting the active region.

한편, 본 발명의 원리는,On the other hand, the principle of the present invention,

메인 패턴부와 더미 패턴부에 형성되는 소자분리막의 형태를 다르게 형성하되, 일정한 어드레스 마다 패턴을 변형하여 일정한 그룹 단위로 어드레스를 용이하게 구별할 수 있도록 하는 것이다.The device isolation film formed on the main pattern part and the dummy pattern part may be formed differently, but the patterns may be modified for each predetermined address so that the addresses can be easily distinguished in a predetermined group unit.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제1실시예에 따른 반도체소자의 더미 패턴 형성방법을 도시한 평면도이고, 도 3과 도 4는 각각 제2,3실시예에 따른 반도체소자의 더미 패턴 형성방법을 도시한 평면도이다.2 is a plan view illustrating a method of forming a dummy pattern of a semiconductor device in accordance with a first embodiment of the present invention, and FIGS. 3 and 4 respectively illustrate a method of forming a dummy pattern in a semiconductor device in accordance with the second and third embodiments. Top view.

도 2를 참조하면, 메인 패턴부(300)와 더미 패턴부(400)에 각각 활성영역(23,27)을 정의하는 소자분리막(21,25)을 형성한다.Referring to FIG. 2, device isolation layers 21 and 25 defining active regions 23 and 27 are formed in the main pattern portion 300 and the dummy pattern portion 400, respectively.

이때, 상기 더미 패턴부(400)의 활성영역(27)을 정의하는 소자분리막(25)을 ①, ②, ③ 과 같이 일정 간격으로 변경하여 어드레스를 용이하게 구별할 수 있도록 형성한다.In this case, the device isolation layer 25 defining the active region 27 of the dummy pattern unit 400 is changed at regular intervals such as ①, ②, and ③ so as to easily distinguish the addresses.

도 3 및 도 4를 참조하면, 상기 도 2와 달리 소자분리막의 형태를 타원 안의 형태로 같이 달리하여 일정 간격으로 배열함으로써 어드레스를 용이하게 구별할 수 있도록 한다.Referring to FIGS. 3 and 4, unlike in FIG. 2, the addresses of the device isolation layers are arranged in an ellipse and arranged at regular intervals so that the addresses can be easily distinguished.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 더미 패턴 형성방법은 다음과 같은 효과를 제공한다.As described above, the method of forming a dummy pattern of the semiconductor device according to the present invention provides the following effects.

먼저, 특정 어드레스를 알 수 있게 특정 어드레스 단위로 표시하며 빠르고 쉽고 정확하게 짧은 시간 안에 찾고자 하는 어드레스나 불량 비트를 찾을 수 있다.First, the specific address is displayed in a specific address unit so that the address or bad bit to be searched can be found quickly, easily and accurately in a short time.

그리고, 분석시 일반적으로 숙련도를 필요로 하지만 본 발명과 같은 방법으로 접근하여 초보자도 빠른 시간안에 어드레스 카운팅에 스킬-업 ( skill up ) 될 수 있으며, 특히 비트 불량 분석시 유용하며, 평면 그라인딩 ( grinding ) 주위의 패턴이 손상되었을 때에도 불량 비트의 어드레스를 찾을 수 있어 불량 분석을 빠르게 실시할 수 있다.In addition, the analysis generally requires skill, but by approaching the same method as the present invention, even a beginner can be skill-up in address counting in a short time, and is particularly useful in analyzing bit defects. Even when the surrounding pattern is damaged, the address of the bad bit can be found, so that the failure analysis can be performed quickly.

Claims

메인 패턴부와 더미 패턴부에 활성영역을 정의하는 소자분리막을 형성하되, 일정한 어드레스 간격으로 상기 더미 패턴부의 소자분리막을 변형하여 일정한 그룹 단위로 형성하는 것을 특징으로 하는 반도체소자의 더미 패턴 형성방법.Forming a device isolation film defining an active region in the main pattern part and the dummy pattern part, wherein the device isolation film is deformed at a predetermined address interval and formed in a predetermined group unit.

제 1 항에 있어서,The method of claim 1,

상기 활성영역 사이를 연결하는 더미 패턴을 형성하는 것을 특징으로 하는 반도체소자의 더미 패턴 형성방법.And forming a dummy pattern connecting the active regions.