KR20040001998A - 반도체 메모리 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 배리어 메탈막 증착과 배리어 메탈막 어닐 공정을 수행한 후, 추가적으로 배리어 메탈막을 증착하여 콘택의 바닥 부분과 측벽 사이에 발생한 틈을 매립함으로써 상기 틈으로의 텅스텐 침투를 방지하여 트랜스컨덕턴스 페일을 억제할 수 있는 반도체 메모리 소자의 콘택 플러그 형성방법에 관하여 개시한다. 본 발명은, 도전 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 상기 도전 영역의 소정 영역을 개방하는 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 반도체 기판 상에 스텝 커버리지 특성이 우수한 제1 배리어 메탈막 및 제2 배리어 메탈막을 순차적으로 증착하는 단계와, 상기 제1 및 제2 배리어 메탈막을 어닐링하는 단계와, 어닐링된 상기 제2 배리어 메탈막 상부에 상기 어닐링 단계 진행시 형성된 상기 콘택홀 바닥과 측벽 사이에 형성된 틈을 매립하기 위하여 제3 배리어 메탈막을 증착하는 단계 및 상기 제3 배리어 메탈막 상부에 상기 콘택홀을 매립하는 텅스텐(W)막을 증착한 후, 평탄화하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 소자의 콘택 플러그 형성방법을 제공한다.

Description

반도체 메모리 소자의 콘택 플러그 형성방법{Method of forming contact plug of semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자의 콘택 플러그 형성방법에 관한 것이다.
반도체 플래시 메모리 셀 형성공정에서 자기정렬콘택(Self Aligned Contact) 공정으로 콘택홀을 형성한 후, 텅스텐(W)을 매립하기 전에 스텝 커버리지 특성이 우수한 티타늄(Ti)막과 CVD(Chemical Vapor Deposition) TiN막을 증착하여 배리어 메탈(Barrier Metal)로 사용하고 있다. 그러나, 자기정렬콘택 공정으로 콘택홀을 형성한 후, 배리어 메탈(Barrier Metal)로서 티타늄(Ti)막과 CVD TiN막을 증착하고, 텅스텐(W)을 매립하여 후속 공정을 진행한 후 테스트를 해본 결과 특정 콘택을 공유하는 셀에서 트랜스컨덕턴스(Transconductance; Gm) 페일(Fail)이 발생하였으며, 이러한 페일이 발생한 셀들의 공유 콘택을 TEM(Transmission Electron Microscope)으로 분석할 결과, 도 1 및 도 2에 나타난 바와 같이 콘택 밑 부분에서 배리어 메탈이 끊어져 있고, 그 틈으로 텅스텐(W)이 매립되는 텅스텐 침투(Tunsten Encroachment)가 발생한 것을 볼 수 있다(도 3 참조). 즉, 배리어 메탈(122, 124) 증착을 진행한 후, 증착된 배리어 메탈(122, 124) 안정화 및 TiSi2(접촉저항과 누설전류를 낮추어준다)를 형성하기 위해 배리어 메탈 어닐 공정을 진행하는데, 이때 콘택의 바닥 부분과 측벽에 붙은 배리어 메탈간에 결정 방향성의 차이로 인해 틈이 발생하게 되며, 텅스텐(128) 증착 공정시 이 틈으로 텅스텐(128)이 침투하게 되고 이로 인해 콘택 저항이 크게 증가하여 셀 접합(Cell Juction) 전류를 감소시켜 트랜스컨덕턴스 페일을 발생시킨다. 도 1 내지 도 3에서, 미설명된 참조부호 '100' 및 '116'은 각각 '반도체 기판' 및 '게이트 전극의 측벽에 형성된 스페이서'를 나타낸다.
본 발명이 이루고자 하는 기술적 과제는 배리어 메탈막 증착과 배리어 메탈막 어닐 공정을 수행한 후, 추가적으로 배리어 메탈막을 증착하여 콘택의 바닥 부분과 측벽 사이에 발생한 틈을 매립함으로써 상기 틈으로의 텅스텐 침투를 방지하여 트랜스컨덕턴스 페일을 억제할 수 있는 반도체 메모리 소자의 콘택 플러그 형성방법을 제공함에 있다.
도 1은 콘택 바닥과 측벽 사이에 텅스텐이 침투하여 형성된 콘택 플러그를 보여주는 TEM(Transmission Electron Microscope) 사진이다.
도 2 및 도 3은 콘택 밑 부분에서 배리어 메탈이 끊어져 있고, 그 틈으로 텅스텐(W)이 매립되는 텅스텐 침투(Tunsten Encroachment)가 발생한 모습을 보여주는 단면도들이다.
도 4 및 도 5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 콘택 플러그 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 본 발명의 바람직한 실시예에 따라 콘택 플러그를 형성한 후의 TEM 사진이다.
<도면의 주요 부분에 부호의 설명>
116, 216: 게이트 전극 측벽에 형성된 스페이서
122, 222: Ti막124, 224: TiN막
226: TiN막128: 텅스텐막
상기 기술적 과제를 달성하기 위하여 본 발명은, 도전 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 상기 도전 영역의 소정 영역을 개방하는 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 반도체 기판 상에 스텝 커버리지 특성이 우수한 제1 배리어 메탈막 및 제2 배리어 메탈막을 순차적으로 증착하는 단계와, 상기 제1 및 제2 배리어 메탈막을 어닐링하는 단계와, 어닐링된 상기 제2 배리어 메탈막 상부에 상기 어닐링 단계 진행시 형성된 상기 콘택홀 바닥과 측벽 사이에 형성된 틈을 매립하기 위하여 제3 배리어 메탈막을 증착하는 단계 및 상기 제3 배리어 메탈막 상부에 상기 콘택홀을 매립하는 텅스텐(W)막을 증착한 후, 평탄화하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성방법을 제공한다.
상기 도전 영역은 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성된 영역이고, 상기 콘택홀에 의해 개방되는 소정 영역은 소오스 또는 드레인 영역일 수 있다.
상기 제1 배리어 메탈막은 Ti막이고, 상기 제2 배리어 메탈막은 TiN막이며, 상기 제3 배리어 메탈막은 TiN막이다. 상기 제3 배리어 메탈막은 화학기상증착 방식으로 상기 콘택홀 바닥과 측벽 사이의 틈을 매립할 수 있는 최소의 두께로 증착하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 4a, 도 4b 및 도 5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 콘택 플러그 형성방법을 설명하기 위하여 도시한 단면도들이다. 도 4b는 도 4a의 'A' 부분을 확대한 도면이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(200) 내에 얕은 트렌치 소자분리(Shallow Trench Isolation; STI)막(미도시)을 형성하여 액티브 영역 및소자분리 영역을 정의한다. 이어서, 반도체 기판(200) 상에 도전 영역, 즉 소오스(미도시), 드레인(미도시) 및 게이트 전극(214)으로 이루어진 트랜지스터를 형성한다. 게이트 전극(214)은 터널 산화막(202), 플로팅 게이트(204), 유전체막(206), 콘트롤 게이트(208), 실리사이드막(210), 하드 마스크층(212)으로 이루어진다. 게이트 전극(214) 측벽에는 스페이서(216)가 형성된다. 다음에, 트랜지스터가 형성된 반도체 기판(200) 상에 층간절연막(218)을 형성한 후, 소오스/드레인 영역을 개방하는 콘택홀(220)을 형성한다.
이어서, 콘택홀(220)이 형성된 반도체 기판 상에 배리어 메탈로서 스텝 커버리지 특성이 우수한 티타늄(Ti)막(222)과 CVD TiN막(224)을 순차적으로 증착한다. 티타늄(Ti)막(222)은 300Å 정도의 두께로 증착한다. CVD TiN막(224)은 200Å 정도의 두께로 증착한다. 배리어 메탈(222, 224) 증착을 진행한 후, 증착된 배리어 메탈(222, 224)의 안정화 및 TiSi2(접촉저항과 누설전류를 낮추어준다)를 형성하기 위해 배리어 메탈 어닐 공정을 진행한다. 배리어 메탈 어닐 공정은 600℃의 온도에서 10분 정도 수행된다. 그러나, 상기 배리어 메탈의 어닐 공정에 의하여 콘택의 바닥 부분과 측벽에 붙은 배리어 메탈간에 결정 방향성의 차이로 인해 콘택 바닥과 측벽 사이에 틈이 발생하게 된다.
이어서, 이러한 콘택 바닥과 측벽 사이의 틈, 즉 콘택 바닥과 측벽 사이의 배리어 메탈 크랙을 매립하기 위하여 배리어 메탈(222, 224) 상부에 추가적으로 CVD TiN막(226)을 증착한다. 상기 TiN막(226)을 증착하게 되면 콘택 저항이 증가하게 되므로, TiN막(226)은 콘택 바닥과 측벽 사이의 틈을 매립할 수 있는 정도의 최소한의 두께, 예컨대 50Å 내지 100Å 정도의 두께로 증착하는 것이 바람직하다. 상기 TiN막(226)은 콘택 바닥과 측벽 사이의 배리어 메탈 크랙을 매립하여 후속 공정에서 형성되는 텅스텐막(228)이 상기 크랙으로 침투하는 것을 방지하는 역할을 한다.
도 5를 참조하면, TiN막(226)이 형성된 반도체 기판(200) 상에 콘택홀(220)을 매립하기 위하여 텅스텐(W)막(228)을 증착한 후, 평탄화하여 콘택 플러그를 형성한다.
도 6은 콘택 플러그를 형성한 후의 TEM 사진으로서, 콘택 바닥과 측벽 사이의 틈이 TiN막으로 매립되어 있기 때문에 텅스텐 침투가 발생하지 않았음을 보여준다.
본 발명에 의한 반도체 메모리 소자의 콘택 플러그 형성방법에 의하면, 배리어 메탈 어닐 공정을 진행한 후, 텅스텐 증착 공정을 진행하기 전에 CVD TiN막을 추가적으로 증착함으로써 상기 어닐 공정 때문에 발생한 콘택 바닥과 측벽 사이의 틈을 매립하여 텅스텐 침투가 발생하는 것을 방지할 수 있으며, 이로 인해 트랜스컨덕턴스 페일을 억제할 수 있고, 따라서 수율을 높일 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (5)

  1. 도전 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 내에 상기 도전 영역의 소정 영역을 개방하는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 반도체 기판 상에 스텝 커버리지 특성이 우수한 제1 배리어 메탈막 및 제2 배리어 메탈막을 순차적으로 증착하는 단계;
    상기 제1 및 제2 배리어 메탈막을 어닐링하는 단계;
    어닐링된 상기 제2 배리어 메탈막 상부에 상기 어닐링 단계 진행시 형성된 상기 콘택홀 바닥과 측벽 사이에 형성된 틈을 매립하기 위하여 제3 배리어 메탈막을 증착하는 단계;
    상기 제3 배리어 메탈막 상부에 상기 콘택홀을 매립하는 텅스텐(W)막을 증착한 후, 평탄화하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  2. 제1항에 있어서, 상기 도전 영역은 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성된 영역이고, 상기 콘택홀에 의해 개방되는 소정 영역은 소오스 또는 드레인 영역인 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  3. 제1항에 있어서, 상기 제1 배리어 메탈막은 Ti막이고, 상기 제2 배리어 메탈막은 TiN막이며, 상기 제3 배리어 메탈막은 TiN막인 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  4. 제3항에 있어서, 상기 제3 배리어 메탈막은 화학기상증착 방식으로 상기 콘택홀 바닥과 측벽 사이의 틈을 매립할 수 있는 최소의 두께로 증착하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  5. 제4항에 있어서, 상기 제3 배리어 메탈막은 50Å 내지 100Å의 두께로 증착하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성방법.
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