KR20040001917A - Planalization method of semiconductor device - Google Patents

Abstract

PURPOSE: A planarization method of a semiconductor device is provided to be capable of obtaining constant etch rate irrespective of doping concentration and minimizing electrical resistance without using an additional process. CONSTITUTION: A lower structure having a desired topology between an insulating layer(21) and a conductive layer, is formed on a substrate. The lower structure is then planarized by ACE(Advanced Chemical Etching) using mixed solutions of a basic solution and a polymer-based substance. KOH or NaOH is used as the basic solution. Also, PVA(PolyVinylAlcohol) is used as the polymer-based substance.

Description

반도체 소자의 평탄화 방법{PLANALIZATION METHOD OF SEMICONDUCTOR DEVICE}Planarization method of semiconductor device {PLANALIZATION METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a planarization method of a semiconductor device.

반도체 기술의 고집적화에 따라 패턴의 밀도가 증가하게 되었고, 이에 따라 메탈층의 두께가 증가하고 다층 구조를 사용하게 되었으며, 피치(Pitch) 또한 감소하고 있다.As the integration of semiconductor technology increases, the density of patterns increases. As a result, the thickness of the metal layer increases, a multi-layered structure is used, and the pitch also decreases.

이로인해 소자의 공정 진행시 한 단계의 공정이 완료된 전체 구조의 상부는 힐(Hill)과 밸리(Valley) 등의 굴곡이 발생하며, 이에 따라 단차피복성(Step coverage)이 열화되어, 후속 공정 진행시 패턴 형성이 어려워지는 등 공정 마진이 감소하며 소자의 불량 확률 또한 증가하게 된다.As a result, the upper part of the entire structure where the process of one step is completed during the process of the device has a bend such as Hill and Valley, resulting in deterioration of step coverage and subsequent processing. The process margin is reduced, such as difficulty in pattern formation, and the probability of device defects is also increased.

평탄화(Planarization)란 어떤 구조물의 수직구조가 평평한 상태 정도를 말하는 것으로, 전술한 단차피복성 열화에 따른 문제점 때문에 평탄화 기술은 반도체 기술 중에서 중요한 요소 중 하나라 할 수 있다.Planarization refers to the degree of flatness of a vertical structure of a structure, and the planarization technology is one of the important elements in the semiconductor technology because of the problems caused by the above-described step coverage degradation.

이러한 평탄화 기술은 크게 건식 전면식각(Etchback)과 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 및 ACE(Advanced Chemical Etching; 이하 ACE라 함)의 세가지로 분류가 되는 바, 각각의 문제점을 구체적으로 살펴본다.The planarization technology is classified into three types, dry etching, chemical mechanical polishing (CMP), and advanced chemical etching (ACE). Take a look.

가. CMP에 의한 평탄화end. Planarization by CMP

ㄱ) 평탄화 공정 기구(Mechanism)의 기계적 연마특성이 주요함에 따라 하부층 특히. 산화막계열의 침식(Erosion)과 미세 도선인 폴리실리콘 및 메탈라인의 디싱(Dishing) 현상이 발생한다.A) the lower layer, in particular, as the mechanical polishing properties of the planarization process mechanism are key. Erosion of the oxide layer and dishing of polysilicon and metal lines, which are fine wires, occur.

ㄴ) 산화막 등의 하부층과 폴리실리콘 및 메탈라인의 응력에 의한(Stress induced) 데미지(Damage)를 주어 소자 특성에 악영향을 미친다.B) The stress induced damage of the lower layer of the oxide film and the like and the polysilicon and the metal line adversely affect the device characteristics.

ㄷ) 공정재료의 연마제(Abrasive), 슬러리(Slurry), 그리고 폴리우레탄 섬유 패드를 사용하기 때문에 기판 표면층에 메탈 및 유기물을 오염시킨다.C) Abrasives, slurries, and polyurethane fiber pads of the process material are used to contaminate metals and organics on the substrate surface layer.

ㄹ) 연마제, 슬러리, 그리고 폴리우레탄 섬유 패드의 소모성 공정재료를 사용하기 때문에 장비 유지비가 많이 든다.D) Equipment maintenance costs are high due to the use of abrasives, slurries and polyurethane fiber pads.

나. 건식 전면식각에 의한 평탄화I. Flattening by dry front etching

ㄱ) 하부층 특히, 산화막계열에 대한 선택비가 높으나, 식각 종말점(End Of Point; 이하 EOP라 함) 조절이 어려워 플리실리콘 플러그 등을 형성할 때 심(Seam)이 발생한다.A) The selectivity of the lower layer, in particular, the oxide series is high, but it is difficult to control the end point (hereinafter referred to as EOP), so that a seam occurs when a polysilicon plug is formed.

ㄴ) 건식식각시 하부 산화막 위에 미세한 찌꺼기(Residue)를 남겨 소자 특성에 악영향을 끼친다.B) During dry etching, a small residue is left on the lower oxide film, which adversely affects device characteristics.

다. ACE에 의한 평탄화All. Planarization by ACE

ACE는 고속 회전하는 습식용액의 수압(Hydro-dynamic force)을 이용하여 연마(Polishing)하는 것으로, 종래의 경우 주로 산성용액을 사용하였는 바, ACE에 의한 평탄화 공정을 첨부된 도면을 참조하여 살펴본다.ACE is a polishing using a hydrodynamic force of a wet solution rotating at high speed. In the conventional case, an acidic solution is mainly used. The planarization process by ACE will be described with reference to the accompanying drawings. .

ACE를 이용한 평탄화 공정은 웨이퍼 캐리어가 웨이퍼를 지지한(Hold) 상태로 2500rpm 이상의 고속으로 회전하면서, 노즐을 통해 고압의 화학 식각용액이 분사되면서 균일하게 식각이 이루어지는 원리를 이용한 것이다.The planarization process using ACE uses the principle that the wafer carrier is rotated at a high speed of 2500rpm while holding the wafer (Hold) and uniformly etched while the high pressure chemical etching solution is injected through the nozzle.

한편, 종래에는 전술한 바와 같이 습식용액으로 산성용액을 이용하였는 바, 도 1은 전술한 종래의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트이다.On the other hand, conventionally, as described above, the acidic solution was used as the wet solution, Figure 1 is a flow chart showing the planarization process sequence using the conventional ACE process described above.

도 1을 참조하면, 25℃ 정도의 상온인 산성용액을 고속 노즐을 통해 분사하여 고압 스프레이 형태로 화학적으로 식각하며, 웨이퍼에 높은 수압을 유지하며 고속으로 회전운동을 한다.Referring to FIG. 1, an acidic solution having a room temperature of about 25 ° C. is sprayed through a high speed nozzle to chemically etch in the form of a high pressure spray, maintaining high water pressure on a wafer, and rotating at high speed.

도 2와 도 3은 전술한 ACE의 공정 메카니즘을 설명하기 위한 것으로, 도 2는 고속 RPM으로 회전하는 웨이퍼 내에서의 케미컬의 흐름을 도시한 모식도이며, 도 3은 콘택홀 내에서의 케미컬의 흐름을 도시한 모식도인 바, 이하 도 2와 도 3을 참조하여 ACE 공정에 대해 살펴본다.2 and 3 are for explaining the process mechanism of the above-described ACE, Figure 2 is a schematic diagram showing the flow of the chemical in the wafer rotating at a high RPM, Figure 3 is a flow of the chemical in the contact hole This is a schematic diagram illustrating the ACE process with reference to Figures 2 and 3 below.

도 2에서 도면부호 '31'은 웨이퍼를 도시하고, '33'은 배출구를 도시하며, 화살표는 웨이퍼(31)의 회전을 도시한다.In FIG. 2, reference numeral 31 denotes a wafer, 33 denotes an outlet, and an arrow illustrates rotation of the wafer 31.

ACE는 기존의 딥(Dip) 방식의 습식 식각과는 달리 고속 즉, 높은 RPM으로 회전하는 웨이퍼 내에서 케미컬을 도 2에서와 같이 흘려주며 식각하는 것으로, 케미컬의 확산(Duffusion) 특성 및 유체 역학에 의한 케미컬의 거동에 의해 비등방적(Anisotropic) 식각 특성을 갖도록 하는 방법이다.Unlike conventional dip type wet etching, ACE flows and etches chemicals in a wafer rotating at high speed, that is, high RPM, as shown in FIG. 2. This is a method of having an anisotropic etching characteristic by the behavior of the chemical.

ACE는 확산제어반응(Diffusion controlled reaction)을 이용하는 바, 이를 구체적으로 살펴본다.ACE uses a diffusion controlled reaction, which will be described in detail.

고속으로 회전하는 웨이퍼 내에서의 케미컬의 흐름은 전술한 도 2와 같으며, 도 3에 도시된 바와 같이 습식 벤치(Wet bench)와는 다르게 웨이퍼의 표면에 박막(Thin film)의 케미컬이 코팅된다. 도 3에서 반도체기판(35) 상부에 층간절연막(37)이 구비되고, 층간절연막(37)은 콘택홀(39)이 구비되는 것이다.Chemical flow in the wafer rotating at high speed is the same as in FIG. 2 described above, and as shown in FIG. 3, a thin film of chemical is coated on the surface of the wafer, unlike a wet bench. In FIG. 3, an interlayer insulating layer 37 is provided on the semiconductor substrate 35, and the interlayer insulating layer 37 is provided with a contact hole 39.

이 경우 산화 속도가 HF의 확산속도에 비해 빠르므로 HF의 확산 확산 속도에 의해 폴리실리콘의 식각속도가 결정되게 된다. 또한, HF의 확산속도는 케미컬 표면과 케미컬과 산화막의 계면 사이의 거리에 대한 농도 구배에 의해 결정되는 바, 다음의 수학식1과 같다.In this case, since the oxidation rate is faster than the diffusion rate of HF, the etching rate of polysilicon is determined by the diffusion diffusion rate of HF. In addition, the diffusion rate of HF is determined by the concentration gradient of the distance between the chemical surface and the interface between the chemical and the oxide film, as shown in Equation 1 below.

여기서, D는 확산계수(Diffusion coefficient)이고, ∂C는 산화막 표면 근처에서의 산소 농도에서 케미컬과 산화막의 계면에서의 산소 농도를 뺀 값이며, ∂x는 산화막 표면 근처와 계면과의 거리 즉, 산화막의 두께를 나타낸다.Where D is the diffusion coefficient, ∂C is the oxygen concentration near the oxide surface minus the oxygen concentration at the interface between the chemical and the oxide layer, and ∂x is the distance between the oxide surface and the interface, The thickness of the oxide film is shown.

따라서,케미컬 표면에서 콘택홀까지의 거리가 상대적으로 크므로 콘택 내의 식각률이 낮아지게 되므로 이를 통해 콘택 내의 폴리실리콘의 리세스(Recess) 정도를 제어할 수 있다.Therefore, since the distance from the chemical surface to the contact hole is relatively large, the etch rate in the contact is lowered, thereby controlling the degree of recess of the polysilicon in the contact.

ACE의 유체역학(Fluid mechanics)을 살펴보면, 수천 이상의 고속으로 회전하는 웨이퍼 내에서의 유체는 회전각속도 및 구심각속도에 의해 매우 빠른 속도로 이동하게 되는데, 콘택홀 내에서는 다음과 같이 거동한다.Looking at the fluid mechanics of ACE, fluid in a wafer that rotates at thousands of high speeds moves very fast due to the rotational angular velocity and the centripetal angular velocity.

즉, 수천 이상의 고 RPM 하에서는 케미컬은 매우 빠르게 거동하는데, 대부분의 케미컬은 콘택홀 내에 들어오지 않고 콘택홀 위를 지나가게 되며 일부만이 콘택홀 내로 들어가게 된다. 콘택홀 내의 케미컬은 빠른 유속 때문에 와류를 일으키며 콘택홀 외부로 빠져나가지 못하게 된다. 따라서, 새로운 케미컬의 공급이 원할하지 못하기 때문에 HF가 고갈되며 에천트(Etchant)의 부족으로 더이상 식각되지 않는다.In other words, under thousands of high RPM, the chemical behaves very fast. Most chemicals do not enter the contact hole but pass over the contact hole, and only some of the chemical enters the contact hole. The chemicals in the contact holes cause vortices due to the high flow rate and prevent them from exiting the contact holes. Hence, HF is depleted because the supply of new chemicals is not desired and is no longer etched due to lack of etchant.

전술한 산성용액을 이용하여 예컨대, 플러그 형성 물질로 사용되는 폴리실리콘의 식각 메카니즘을 살펴본다.Using the acid solution described above, for example, the etching mechanism of polysilicon used as a plug forming material will be described.

먼저, 산성용액의 조성을 살펴보면, 불산(HF)과 질산(HNO₃)과 아세트산(CH₃COOH)이 각각 15:250:125:20의 부피비로 혼합된 것으로서, 온도는 전술한 바와 같이 상온이며 식각률은 인(P)이 도핑된 폴리실리콘에 대한 평판식각률로서 1800Å/min 이하를 나타낸다.First, looking at the composition of the acidic solution, hydrofluoric acid (HF), nitric acid (HNO ₃ ) and acetic acid (CH ₃ COOH) are each mixed in a volume ratio of 15: 250: 125: 20, the temperature is room temperature and the etching rate as described above Represents 1800 dl / min or less as a plate etch rate for polysilicon doped with phosphorus (P).

또한, 물과 점도가 비슷하며, 식각시 실리콘 결정에 대한 방향성은 없으나 도핑 농도에 따른 의존성이 커서, 도핑 농도에 따라 식각률이 상이하게 나타나며, 인(P) 도핑시 도핑되지 않은 것에 비해 그 식각률이 빠르게 나타난다.In addition, the viscosity is similar to that of water, there is no orientation for silicon crystals during etching, but the dependence on the doping concentration is large, the etching rate is different depending on the doping concentration, and the etching rate is higher than that of undoped phosphorus (P) Appears quickly.

여기서, 질산은 실리콘의 산화를 촉진시키는 역할을 하며, HF는 산화막을 제거하는 역할을 하며, 아세트산은 산화를 완화시키는 역할을 하여, 이에 따라 식각 균일도가 향상되는 바, 반응식1은 전술한 각 산성용액의 반응 메카니즘을 도시한다.Here, nitric acid serves to promote the oxidation of silicon, HF serves to remove the oxide film, acetic acid serves to mitigate the oxidation, thereby improving the etching uniformity, Scheme 1 is the acid solution described above The reaction mechanism of is shown.

도 4a 내지 도 4b는 종래기술에 따른 ACE 평탄화 공정을 이용한 폴리실리콘 플러그 형성 공정을 도시한 단면도이다.4A to 4B are cross-sectional views illustrating a polysilicon plug forming process using the ACE planarization process according to the prior art.

먼저, 도 4a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 국부적으로 필드절연막(11)을 형성한 다음, 게이트전극(12)과 하드마스크(13) 및 스페이서(14)를 형성한 다음, 전체 구조 상부에 층간절연막(15)을 형성한다.First, as shown in FIG. 4A, a field insulating film 11 is locally formed on a substrate 10 on which various elements for forming a semiconductor device are formed. Then, the gate electrode 12, the hard mask 13, and the spacer ( 14), an interlayer insulating film 15 is formed over the entire structure.

이어서, 랜딩플러그콘택(Landing Plug Contact; 이하 LPC라 함) 공정을 실시하여 게이트전극(12) 사이의 기판(10) 표면을 노출시키는 콘택홀(도시하지 않음)을 형성한다. 이어서, 콘택홀을 충분히 매립하도록 플러그용 폴리실리콘막(17)을 형성한다. 여기서, 폴리실리콘막(17)은 고농도의 인(P)이 도핑된 폴리실리콘을 이용한 것이다.Next, a landing plug contact (hereinafter referred to as LPC) process is performed to form contact holes (not shown) that expose the surface of the substrate 10 between the gate electrodes 12. Subsequently, the plug polysilicon film 17 is formed to sufficiently fill the contact hole. Here, the polysilicon film 17 uses polysilicon doped with a high concentration of phosphorus (P).

한편, 콘택홀의 차이에 따라 차이가 있지만 화학기상증착(Cheemical Vapor Deposition; 이하 CVD라 함) 공정을 이용하여 폴리실리콘막(17)을 증착할 경우 실리콘 표면과 내부에서 인(P)의 농도 차이가 발생하여 도시된 'X"와 같이 콘택 중앙부분에서 심(Seam)이 발생하는 것을 피할 수 없게 되며, 심은 콘택 하부까지 인(P)의 농도가 높게 분포된다.On the other hand, although there are differences depending on the contact hole difference, when the polysilicon film 17 is deposited by using a chemical vapor deposition (CVD) process, the concentration of phosphorus (P) in the silicon surface and inside is different. The occurrence of seam in the center portion of the contact as shown in the 'X' is inevitable, and the concentration of phosphorus (P) is distributed to the lower portion of the contact.

다음으로, 도 4b에 도시된 바와 같이 전술한 산성용액을 이용한 ACE 공정을 통해 층간절연막(15) 표면이 노출될 때까지 평탄화 공정을 실시함으로써, 층간절연막(15)과 평탄화된 플러그(17')가 형성되며, 이웃하는 플러그(17')와도 전기적으로 분리된다.Next, as shown in FIG. 4B, the planarization process is performed until the surface of the interlayer insulating film 15 is exposed through the ACE process using the above-described acidic solution, thereby forming the interlayer insulating film 15 and the flattened plug 17 '. Is formed and is also electrically isolated from the neighboring plug 17 '.

구체적으로, 전술한 산성용액을 이용한 식각은 과망간산칼륨 등의 강한 산화제에 의한 실리콘의 산화가 선행된다. 특히, 주로 사용되는 질산의 산화는 반응과정에서 NO, NO₂또는 HNO₃등의 부산물이 생기므로 반응이 시작되면 자동 촉매반응(Auto catalysis)에 의해 급격하게 진행된다.Specifically, etching using the acid solution described above is preceded by oxidation of silicon by a strong oxidizing agent such as potassium permanganate. In particular, the oxidation of nitric acid, which is mainly used, generates by-products such as NO, NO ₂ or HNO ₃ during the reaction process, and thus rapidly proceeds by auto catalysis when the reaction starts.

전술한 산화제에 의해 실리콘이 실리콘 산화물로 변화되면 강산화제인 불산에 의해 용해 반응이 이루어지며, 현재 알려진 물질 중에서 불산을 대체할 수 있는 용액은 없다.When silicon is changed to silicon oxide by the oxidizing agent described above, dissolution reaction is performed by hydrofluoric acid, a strong oxidizing agent, and none of the currently known materials can replace hydrofluoric acid.

따라서, 실리콘의 식각은 질산 및 불산이 동시에 존재하는 영역에서만 가능하며, 실리콘의 식각 특성은 불산, 질산 그리고 묽은 아세트산(H₂O + CH₃COOH) 용액의 조성에 따라 약간의 차이는 있지만 단결정 실리콘의 결정 방향에 따른 식각률은 동일하며, 온도가 증가할수록 증가하는 경향이 있다. 그런데, 실리콘의 식각률이 도핑 농도에 따른 붕소(B)의 도핑, 언도핑(Undopping), 인(P) 도핑 순으로 증가하는 경향이 있다.Therefore, etching of silicon is possible only in the region where nitric acid and hydrofluoric acid are present at the same time, and the etching characteristics of silicon are monocrystalline silicon although there are some differences depending on the composition of hydrofluoric acid, nitric acid and dilute acetic acid (H ₂ O + CH ₃ COOH) solution. The etching rate according to the crystal direction of is the same, and tends to increase with increasing temperature. However, the etching rate of silicon tends to increase in the order of doping, undoping, and phosphorus (P) of boron (B) according to the doping concentration.

따라서, 도 4b에 도시된 바와 같이 기판(10) 표면 및 심(X) 영역에서 인(P)의 도핑 농도가 높아 이 영역에서의 식각속도가 다른 영역에 비해 빨라져 'Y'와 같이 심이 더욱 깊어지며, 콘택 내부에 공공(Void) 등이 있을 경우 이는 더욱 심해진다.Therefore, as shown in FIG. 4B, the doping concentration of phosphorus (P) is high in the surface of the substrate 10 and in the shim (X) region, and thus the etching speed in this region is faster than that in other regions, resulting in a deeper shim such as 'Y'. This is even worse if there is a void inside the contact.

도 5a 내지 도 5b는 플러그용으로 고농도 도핑된 폴리실리콘막과 언도프드 폴리실리콘을 적층한 형태의 공정으로서, 전술한 도 4a 내지 도 4b와 동일한 공정 및 부호에 대해서는 설명을 생략한다.5A to 5B illustrate a process in which a highly doped polysilicon film and an undoped polysilicon are laminated for a plug, and descriptions of the same processes and symbols as those of FIGS. 4A to 4B will be omitted.

즉, 도 5a에 도시된 바와 같이 고농도의 폴리실리콘막(17) 상부에 언도프드 폴리실리콘막(18)을 증착한 다음, 도 5b에 도시된 바와 같이 ACE 공정에 의해 평탄화 공정을 실시한다.That is, as shown in FIG. 5A, an undoped polysilicon film 18 is deposited on the polysilicon film 17 having a high concentration, and then a planarization process is performed by the ACE process as shown in FIG. 5B.

이 경우에는 도핑농도 차이에 따라 심이 더욱 깊어지는 문제점은 해결할 수 있지만, 언도프드 폴리실리콘막(18)에 의해 저항이 증가되는 문제점이 발생한다.In this case, the problem of deepening the seam can be solved according to the difference in doping concentration, but the problem of increasing the resistance by the undoped polysilicon film 18 occurs.

따라서, 전술한 산성용액을 이용한 ACE 공정의 문제점은 다음과 같다.Therefore, the problem of the ACE process using the acid solution described above is as follows.

ㄱ) 하부의 산화막 영역에 대한 선택비는 높으나, 도핑 농도에 따른 식각률이 상당히 차이가 나서 폴리플러그 내부에 심을 심화시킨다.A) The selectivity with respect to the oxide region of the lower portion is high, but the etching rate according to the doping concentration is significantly different, deepening the core inside the polyplug.

ㄴ) 도핑 농도에 따른 식각률의 차이가 발생하여 폴리실리콘을 두단계로 나누어 증착할 경우, 저항 증가에 따른 전기적 특성 열화가 발생하며, 공정이 복잡해진다.B) When the polysilicon is deposited in two stages due to the difference in etching rate due to the doping concentration, electrical property deterioration occurs due to the increase in resistance, and the process becomes complicated.

ㄷ) 도프드 폴리실리콘/언도프드 폴리실리콘의 적층 구조 적용으로 폴리실리콘의 증착 공정수가 증가한다.C) The deposition process of polysilicon is increased by applying the laminated structure of doped polysilicon / undoped polysilicon.

도 6a 내지 도 6c는 전술한 바와 같은 종래의 평탄화 공정에 따른 SEM 단면사진을 도시한다.6A-6C show SEM cross-sectional images according to a conventional planarization process as described above.

도 6a 내지 도 6c는 실리콘 기판/5000Å의 HDP(High Density Plasma) 산화막/1500Å PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막의 구조에 콘택홀을 형성하고 3000Å 두께의 폴리실리콘을 5HF/150HNO₃/125H₂O(vol/vol, ml)의 케미컬을 공통으로 이용하여 각각 다른 조건으로 평탄화한 것을 도시한다.6A to 6C show contact holes in the structure of a high density plasma (HDP) oxide film (1500 실리콘) / Plasma Enhanced-Tetra Ethyl Ortho Silicate (PE-TEOS) film of a silicon substrate / 5000 하고, and a polysilicon having a thickness of 3000 Å 5HF / 150HNO _3. The flattening is performed under different conditions using chemicals of / 125H ₂ O (vol / vol, ml) in common.

도 6a를 참조하면, 전술한 케미컬만을 이용하여 오직 습식식각만을 실시한 것으로 상온(25℃)에서 2분 ∼ 10분 실시한 것으로 도시된 'a'와 같이 심 발생이 극히 심하고, 막의 평탄도가 극히 불량함을 알 수 있으며, 더욱이 이 방식으로는 공정 자체의 조절이 불가능하다.Referring to FIG. 6A, only wet etching is performed using only the above-described chemical, and the seam is extremely severe as in 'a', which is shown to be performed at room temperature (25 ° C.) for 2 to 10 minutes, and the film has very poor flatness. In addition, it is impossible to control the process itself in this way.

도 6b를 참조하면, 헤드/패드의 속도를 각각 50/50rpm으로 하고 온도를 -90℃ ∼ -5℃로 패드를 얼려서 10분 동안 CMP의 공정 조건과 유사하게 ACE 공정을 실시한 것으로 도 6a에 도시된 습식식각에 비해서는 심 발생이 완화되나, 이 또한 'b'와 같이 심의 발생이 문제시 된다.Referring to FIG. 6B, the head / pad speed was 50/50 rpm and the temperature was -90 ° C. to −5 ° C., and the pad was frozen for 10 minutes to perform the ACE process similar to the process conditions of CMP. Compared to wet etching, seam generation is alleviated, but seam generation is also a problem, as in 'b'.

도 6c를 참조하면, 헤드/패드의 속도를 각각 1500/50rpm으로 헤드의 속도를 올리고 온도를 -40℃ ∼ 20℃로 30분 동안 ACE 공정을 실시한 것으로 도 6a 및 도 6b에 도시된 조건에 비해서는 심 발생이 완화되나, 이 또한 'c'와 같이 공정의 재현성 및 식각선택비 문제점이 발생된다.Referring to FIG. 6C, the head / pad speed was increased to 1500/50 rpm, respectively, and the head speed was increased to -40 ° C. to 20 ° C. for 30 minutes, compared to the conditions shown in FIGS. 6A and 6B. Although seam generation is alleviated, this also causes problems with reproducibility and etching selectivity of the process, such as 'c'.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 도핑농도에 상관없이 일정한 식각률을 얻을 수 있으며, 특별한 공정의 부가없이 전기적 저항을 최소화하면서 균일한 프로파일을 갖는 반도체 소자의 평탄화 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art, it is possible to obtain a constant etching rate irrespective of the doping concentration, and to minimize the electrical resistance without the addition of a special process planarization method of a semiconductor device having a uniform profile The purpose is to provide.

도 1은 종래의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트.1 is a flowchart showing a planarization process sequence using a conventional ACE process.

도 2는 고속 RPM으로 회전하는 웨이퍼 내에서의 케미컬의 흐름을 도시한 모식도.FIG. 2 is a schematic diagram showing the flow of chemicals in a wafer rotating at high RPM. FIG.

도 3은 콘택홀 내에서의 케미컬의 흐름을 도시한 모식도.3 is a schematic diagram showing the flow of chemical in the contact hole.

도 4a 내지 도 4b는 종래기술에 따른 ACE 평탄화 공정을 이용한 폴리실리콘 플러그 형성 공정을 도시한 단면도.Figures 4a to 4b is a cross-sectional view showing a polysilicon plug forming process using the ACE planarization process according to the prior art.

도 5a 내지 도 5b는 플러그용으로 고농도 도핑된 폴리실리콘막과 언도프드 폴리실리콘을 적층한 형태의 공정을 도시한 단면도.5A to 5B are cross-sectional views illustrating a process in which a highly doped polysilicon film and an undoped polysilicon are laminated for a plug;

도 6a 내지 도 6c는 전술한 바와 같은 종래의 평탄화 공정에 따른 SEM 단면사진.6a to 6c is a SEM cross-sectional view according to the conventional planarization process as described above.

도 7은 본 발명의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트.7 is a flowchart showing a planarization process sequence using the ACE process of the present invention.

도 8a 내지 도 8c는 본 발명의 염기성용액과 폴리머물질을 이용한 ACE 공정을 적용한 폴리실리콘 플러그 형성 공정을 도시한 단면도.8A to 8C are cross-sectional views illustrating a polysilicon plug forming process to which an ACE process using a basic solution and a polymer material of the present invention is applied.

도 9a 내지 도 9c는 염기성용액을 이용하여 평탄화 공정을 진행한 후의 공정단면을 도시한 SEM사진.9a to 9c are SEM photographs showing the process cross section after the planarization process using a basic solution.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 기판21 : 필드절연막20: substrate 21: field insulating film

22 : 게이트전극23 : 하드마스크22: gate electrode 23: hard mask

24 : 스페이서25 : 층간절연막24 spacer 25 interlayer insulating film

27 : 플러그27: plug

상기와 같은 문제점을 해결하기 위해 본 발명은, 반도체 소자의 평탄화 방법에 있어서, 절연막과 전도막이 소정의 단차를 갖는 하부 구조를 형성하는 단계; 및 상기 하부 구조를 염기성 용액과 폴리머 재질의 물질을 혼합하여 이용한 ACE(Advanced Chemical Etching) 공정을 사용하여 평탄화하는 단계를 포함하는 반도체 소자의 평탄화 방법을 제공한다.In order to solve the above problems, the present invention provides a planarization method of a semiconductor device, comprising the steps of: forming a lower structure of the insulating film and the conductive film having a predetermined step; And planarizing the substructure using an Advanced Chemical Etching (ACE) process using a mixture of a basic solution and a polymer material.

본 발명은 ACE 공정에 의한 평탄화 공정시 식각용액으로 염기성용액과 폴리머 재질의 물질을 사용함으로써, 도핑 농도에 관계없이 일정한 식각률을 얻을 수있어, 추가의 공정을 생략할 수 있으며 소자의 막평탄성과 전기적 특성 향상을 기할 수 있도록 하는 것을 기술적 특징으로 한다.In the present invention, the basic solution and the material of the polymer material are used as the etching solution during the planarization process by the ACE process, so that a constant etching rate can be obtained regardless of the doping concentration, so that an additional process can be omitted and the film flatness and electrical properties of the device can be omitted. It is a technical feature to make it possible to improve a characteristic.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.

도 7은 본 발명의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트이다.7 is a flowchart showing a planarization process sequence using the ACE process of the present invention.

도 7을 참조하면, 염기성용액질을 고속 노즐을 통해 분사하여 고압 스프레이 형태로 화학적으로 식각하며, 웨이퍼에 높은 수압을 유지하며 고속으로 회전운동을 한다.Referring to FIG. 7, the basic solution is sprayed through a high speed nozzle to chemically etch in the form of a high pressure spray, and rotates at high speed while maintaining high water pressure on the wafer.

전술한 염기성용액과 폴리머 재질의 물질를 이용하여 예컨대, 플러그 형성 물질로 사용되는 폴리실리콘의 식각 메카니즘을 살펴본다.Using the basic solution and the material of the polymer material described above, the etching mechanism of polysilicon used as the plug forming material will be described.

먼저, 염기성용액의 조성을 살펴보면, 염기성용액은 수산화칼륨(KOH)과 수산화나트륨을 사용하는 바, 모두 물(H₂O)에 대한 비율이 1 웨이트퍼센트(wt%) ∼ 70wt%로 희석된 것으로서, 온도는 전술한 바와 같이 고온이며 식각률은 인(P)이 도핑된 폴리실리콘에 대한 평판식각률로서 10000Å/min 이하를 나타낸다.First, looking at the composition of the basic solution, the basic solution using potassium hydroxide (KOH) and sodium hydroxide, both of which are diluted to 1 wt% (wt%) to 70wt% of water (H ₂ O), As described above, the temperature is a high temperature and the etching rate is 10000 dl / min or less as the plate etching rate for the polysilicon doped with phosphorus (P).

또한, 산성에 비해 점도가 높으며, 식각시 실리콘 결정에 대한 방향성이 존재하며, 도핑 농도에 따른 식각률의 차이는 거의 없다. 예컨대, (111)면 보다 (100)면의 식각 속도가 상당히 빠르다.In addition, the viscosity is higher than the acid, the orientation of the silicon crystals during etching, there is little difference in the etching rate according to the doping concentration. For example, the etching speed of the (100) plane is considerably faster than the (111) plane.

또한, 실리콘의 식각률은 전술한 바와 같이 결정면에 의해서만 영향을 받는 바, 반응식2는 전술한 각 염기성용액의 반응 메카니즘을 도시한다.In addition, the etching rate of silicon is affected only by the crystal plane as described above, and Scheme 2 shows the reaction mechanism of each basic solution described above.

전술한 바와 같은 염기성 용액 예컨대, KOH에 폴리비닐알코올(PolyVinylAlcohol; 이하 PVA라 함)의 폴리머 재질의 물질를 접촉시키면, 원래의 PVA는 친수성이나, 여기에 희석된 KOH를 첨가하였을 경우 폴리머의 끝단의 OH기가 -O^-K⁺의 현태로 변하여 친수성이 없어지므로 폴리머 재질은 경화하게 되어 자연적으로 CMP의 패드 역할을 하게 되는 바, 이 상황에서 종래의 CMP와 유사하게 상온에서 회전하여 연마하면 반응식2의 상단에 도시된 바와 같은 화학 반응이 일어난다.When a basic material such as KOH is contacted with a polymer material of polyvinyl alcohol (hereinafter referred to as PVA), the original PVA is hydrophilic, but when diluted KOH is added thereto, the OH at the end of the polymer As the group changes to the state of -O ^- K ⁺ and the hydrophilicity is lost, the polymer material is cured and acts as a pad of CMP naturally. A chemical reaction takes place as shown.

한편, 실리콘간의 결합은 매우 약하기 때문에 H₂O나 용존산소 그리고 염기에의해 쉽게 산화되고 부드러운 표면으로 변화되는 바, 반응식2의 하단의 각 그림은 이러한 실리콘의 반응을 도식화 한 것이며, 이렇게 실리콘 기판의 부드러워진 표면은 다음의 반응식3과 같이 KOH 등의 염기성용액과 PVA 등의 폴리머 재질 재료가 혼합된 복합물질에 의해 제거된다.On the other hand, since the bond between silicon is very weak, it is easily oxidized and changed to a smooth surface by H ₂ O, dissolved oxygen, and base, and each figure at the bottom of Scheme 2 illustrates the reaction of silicon. The smooth surface is removed by a composite material in which a basic solution such as KOH and a polymer material such as PVA are mixed, as shown in Scheme 3 below.

다음의 반응식4는 전술한 KOH와 PVA의 반응 메카니즘을 도시한다.Scheme 4 below illustrates the reaction mechanism of KOH and PVA described above.

반응식4를 참조하면, PVA 폴리머가 친수성에서 소수성으로 성질이 변화함과동시에 경화됨으로써 수화된 규산(Silicic) 모노머(Monomer)나 활성화된 실록산(Active silioxane) 등이 제거됨을 알 수 있다.Referring to Scheme 4, it can be seen that the PVA polymer is hydrophilic to hydrophobic in nature and cured at the same time to remove hydrated silicic acid monomers and active silioxanes.

도 8a 내지 도 8c는 본 발명의 염기성용액과 폴리머물질을 이용한 ACE 공정을 적용한 폴리실리콘 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.8A to 8C are cross-sectional views illustrating a polysilicon plug forming process applying the ACE process using the basic solution and the polymer material of the present invention, which will be described later in detail.

여기서, A-A'은 반도체 메모리의 메모리셀영역을 나타내며, B-B'은 주변회로영역을 나타낸다.Here, A-A 'represents a memory cell region of a semiconductor memory, and B-B' represents a peripheral circuit region.

먼저, 도 8a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(21) 상에 국부적으로 필드절연막(도시하지 않음)을 형성한 다음, 게이트전극(22)과 하드마스크(23) 및 스페이서(24)를 형성한 다음, 전체 구조 상부에 층간절연막(25)을 형성한다.First, as shown in FIG. 8A, a field insulating film (not shown) is locally formed on a substrate 21 on which various elements for forming a semiconductor device are formed. Then, the gate electrode 22 and the hard mask 23 are formed. And a spacer 24, and then an interlayer insulating film 25 is formed over the entire structure.

여기서, 층간절연막(25)은 통상의 산화막계열의 물질막을 이용하는 것으로 실리콘산화막, TEOS막, HDP 산화막, PSG(Phospho Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, O₃-TEOS막 또는 실리콘산화질화막 등을 단독 또는 적층하여 사용할 수 있다.Here, the interlayer insulating film 25 may be formed of a silicon oxide film, TEOS film, HDP oxide film, Phospho Silicate Glass (PSG) film, Boro Phospho Silicate Glass (BPSG) film, O ₃ -TEOS film, or silicon. An oxynitride film or the like can be used alone or in a stack.

또한, 게이트전극(22)은 기판(21)과 접하는 계면에 게이트절연막(도시하지 않음)을 포함하며, 스페이서(24)와 게이트전극(22)은 다층 구조로 형성이 가능하다.In addition, the gate electrode 22 includes a gate insulating film (not shown) at an interface in contact with the substrate 21, and the spacer 24 and the gate electrode 22 may be formed in a multilayer structure.

이어서, LPC 공정을 실시하여 게이트전극(22) 사이의 기판(21)을 노출시키는 콘택홀(26)을 형성한다.Subsequently, an LPC process is performed to form contact holes 26 exposing the substrate 21 between the gate electrodes 22.

다음으로, 도 8b에 도시된 바와 같이 콘택홀(26)을 충분히 매립하도록 플러그용 폴리실리콘막(27')을 형성한다. 여기서, 폴리실리콘막(27')은 고농도의 인(P)이 도핑된 폴리실리콘을 이용한 것이다.Next, as shown in FIG. 8B, a plug polysilicon film 27 ′ is formed to sufficiently fill the contact hole 26. Here, the polysilicon film 27 'is made of polysilicon doped with a high concentration of phosphorus (P).

한편, 전술한 바와 같이 콘택홀의 크기에 따라 차이가 있지만 CVD를 이용하여 폴리실리콘막(27')을 증착할 경우 실리콘 표면과 내부에서 인(P)의 농도 차이가 발생하여 도시된 'X"와 같이 콘택 중앙부분에서 심(Seam)이 발생하는 것을 피할 수 없게 되며, 심은 콘택 하부까지 인(P)의 농도가 높게 분포된다.On the other hand, as described above, although there is a difference depending on the size of the contact hole, when the polysilicon film 27 'is deposited using CVD, a difference in the concentration of phosphorus (P) occurs in the silicon surface and the inside, and thus' X' is shown. Likewise, the generation of seam in the center of the contact cannot be avoided, and the concentration of phosphorus (P) is distributed to the lower portion of the seam.

다음으로, 도 8c에 도시된 바와 같이 전술한 염기성용액과 폴리머 재료가 복합된 물질을 이용하여 층간절연막(25) 표면이 노출될 때까지 ACE 공정을 실시함으로써, 그 상부가 평탄화된 플러그(27)간 분리가 이루어진다.Next, as shown in FIG. 8C, an ACE process is performed until the surface of the interlayer insulating film 25 is exposed by using the above-described basic solution and a polymer material, so that the top of the plug 27 is flattened. Liver separation takes place.

구체적으로, 전술한 염기성용액의 식각은 KOH 또는 NaOH에 의한 수화반응 예컨대, Si(OH)₄으로만 진행되므로, 폐하지수(pH)가 높을수록 OH^-이온의 포텐셜 증가에 의해 반응이 증가한다. 한편, 이 반응은 0℃ ∼ 80℃ 정도로 유지하는 것이 바람직하며, 실리콘의 식각은 산화제없이 용해제만으로 가능하다.Specifically, since the etching of the basic solution proceeds only with a hydration reaction with KOH or NaOH, for example, Si (OH) ₄ , the higher the wastewater pH, the higher the potential of OH ⁻ ions. On the other hand, it is preferable to maintain this reaction at about 0 ° C to 80 ° C, and etching of silicon is possible only with a dissolving agent without an oxidizing agent.

또한, 폴리머 재질의 물질은 PVA과 같이 연속적인 오픈 셀(Open cell) 구조을 지닌 친수성 폴리머를 사용하거나, 폴리에스에르 파이버(Polyester fiber) 등의 섬유를 사용하는 바, 이 때 PVA의 성질이 완전연속기공 다공질체(Interconnected porous structure)의 구조를 가지는 것이 바람직하다.In addition, the polymer material uses a hydrophilic polymer having a continuous open cell structure, such as PVA, or a fiber such as polyester fiber, wherein the properties of the PVA are completely continuous. It is desirable to have a structure of an interconnected porous structure.

따라서, 전술한 복합물질을 뿌려주면서 CMP 공정과 비슷한 1rpm ∼ 100rpm으로 고속 회전시켜 막 평탄화를 이룬다. 이 때, 전술한 바와 같이 복합물질은 폴리실리콘막(27')의 도핑 농도에 따라 식각률이 큰 차이를 나타내지 않기 때문에 콘택 플러그(27) 내에 심을 심화시키지 않고 평탄화를 이룬다.Therefore, while spraying the above-described composite material to achieve a film planarization by rotating at a high speed of 1rpm ~ 100rpm similar to the CMP process. At this time, as described above, since the etch rate does not show a large difference according to the doping concentration of the polysilicon layer 27 ′, the composite material is flattened without deepening the seam in the contact plug 27.

한편, 전술한 염기성 용액은 수산화칼륨과 수산화나트륨 이외에 수산화리튬(LiOH), 수산화루비듐(RbOH), 수산화세슘(CsOH), 수산화프란슘(FrOH), 수산화베릴륨(BeOH), 수산화마그네슘(MgOH), 수산화칼슘(CaOH), 수산화스트론튬(SrOH), 수산화루비듐(RbOH), 수산화라듐(RaOH), 수산화암모늄(NH₄OH) 및 TMAH로 이루어진 그룹으로부터 선택된 어느 하나를 이용할 수 있다.On the other hand, the basic solution described above, in addition to potassium hydroxide and sodium hydroxide, lithium hydroxide (LiOH), rubidium hydroxide (RbOH), cesium hydroxide (CsOH), francium hydroxide (FrOH), beryllium hydroxide (BeOH), magnesium hydroxide (MgOH), Any one selected from the group consisting of calcium hydroxide (CaOH), strontium hydroxide (SrOH), rubidium hydroxide (RbOH), radium hydroxide (RaOH), ammonium hydroxide (NH ₄ OH) and TMAH can be used.

도 9a 내지 도 9c는 염기성용액을 이용하여 평탄화 공정을 진행한 후의 공정 단면을 도시한 SEM사진이다.9A to 9C are SEM photographs showing a cross section of a process after the planarization process is performed using a basic solution.

여기서, 실리콘 기판/5000Å의 HDP 산화막/1500Å PE-TEOS막의 구조에 콘택홀을 형성하고 3000Å 두께의 폴리실리콘을 이용하였다.Here, a contact hole was formed in the structure of an HDP oxide film / 1500 Å PE-TEOS film of silicon substrate / 5000 Å, and 3000 Å thick polysilicon was used.

도 9a를 참조하면, 전술한 KOH만을 이용하여 오직 습식식각만을 실시한 것으로 상온(25℃)에서 12분 ∼ 24분 동안 180Å/min 이하의 식각속도를 유지하며 실시한 것으로 도시된 'd'와 같이 심 발생함을 알 수 있다.Referring to FIG. 9A, only wet etching using only the above-described KOH was performed, and the core was maintained at an ambient temperature (25 ° C.) for 12 minutes to 24 minutes while maintaining an etching rate of 180 μm / min or less. It can be seen that.

도 9b를 참조하면, 전술한 도 9a와 같이 KOH를 이용하여 습식식각을 하되 수압을 이용하여 실시한 것으로 심 발생은 어느 정도 억제가 가능하나, 도시된 'e'와 같이 기판 내에서의 균일도가 매우 불량함을 알 수 있다.Referring to FIG. 9B, the wet etching is performed using KOH as shown in FIG. 9A, but using water pressure. The generation of seams can be suppressed to some extent, but the uniformity in the substrate is very high as shown in FIG. It can be seen that poor.

도 9c를 참조하면, 전술한 PVA 패드에 KOH 용액을 첨가하여 ACE 공정을 실시한 후의 공정 단면을 도시하는 바, 심 발생이 거의 억제되며, 막 균일도 또한 향상되었음을 알 수 있다.Referring to FIG. 9C, the cross section of the process after the ACE process is performed by adding the KOH solution to the PVA pad described above shows that seam generation is almost suppressed and the film uniformity is also improved.

한편, 전술한 본 발명에서는 폴리실리콘 플러그를 그 일예로 하여 염기성용액을 이용한 ACE 공정을 설명하였으나, 폴리실리콘 이외에 W, Cu, Al, Au, Ag, Ta, TiN 또는 TaN 등을 이용할 수 있으며, 플러그 이외에 다마신(Damascene) 또는 듀얼다마신(Dual damascene) 공정을 이용한 금속배선 공정에도 적용할 수 있으며, 비아(Via)콘택과 리세스(Recess) 공정 등 다양하게 적용할 수 있으며, 염기성용액과 폴리머 재질의 PVA 등에 다른 화학물질을 첨가하여 하부의 물질에 따라 재료의 물성을 변화시키는 것 또한 다양하게 시도할 수 있다.On the other hand, in the present invention described above ACE process using a basic solution using a polysilicon plug as an example, W, Cu, Al, Au, Ag, Ta, TiN or TaN, etc. can be used in addition to the polysilicon plug, In addition, it can be applied to the metallization process using the damascene or dual damascene process, and can be applied in various ways such as via contact and recess process. The addition of other chemicals to the PVA, etc. of the material to change the physical properties of the material according to the underlying material can also be variously attempted.

전술한 본 발명은 ACE 공정을 이용한 막 평탄화시 식각용액으로 염기성용액과 폴리머 재질의 물질이 복합된 복합물질을 사용함으로써, 하부층의 농도에 따른 심 발생을 최소화 할 수 있으며, 별도의 추가 공정을 생략할 수 있음을 실시예를 통해 알아 보았다.The present invention described above can minimize the generation of seams according to the concentration of the lower layer by using a composite material of a basic solution and a polymer material as an etching solution when the film is planarized using the ACE process, and a separate additional step is omitted. It can be seen through the examples that it can be done.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은, 막평탄화 공정을 단순화함으로써 소자 개발 기간 및 비용을 절감할 수 있으며, 전기적 특성 열화를 최소화할 수 있어, 궁극적으로 반도체 소자의 수율 및 가격경쟁력을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention described above can reduce the device development period and cost by simplifying the film planarization process, minimize the deterioration of electrical characteristics, and ultimately expect excellent effects to improve the yield and price competitiveness of semiconductor devices. Can be.

Claims (6)

반도체 소자의 평탄화 방법에 있어서,In the planarization method of a semiconductor element, 절연막과 전도막이 소정의 단차를 갖는 하부 구조를 형성하는 단계; 및Forming a lower structure in which the insulating film and the conductive film have a predetermined step; And 상기 하부 구조를 염기성 용액과 폴리머 재질의 물질을 혼합하여 이용한 ACE(Advanced Chemical Etching) 공정을 사용하여 평탄화하는 단계Planarizing the substructure using an Advanced Chemical Etching (ACE) process using a mixture of a basic solution and a polymer material 를 포함하는 반도체 소자의 평탄화 방법.Planarization method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 하부 구조를 형성하는 단계는,Forming the substructure, 전도층 상의 상기 절연막을 선택적으로 식각하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 및Selectively etching the insulating film on the conductive layer to form an open portion exposing the surface of the conductive layer; And 상기 오픈부를 충분히 매립하도록 상기 전도막을 형성하는 단계Forming the conductive film to sufficiently fill the open portion 를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.Flattening method of a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 전도막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.And the conductive film comprises polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 염기성용액은 수산화칼륨, 수산화나트륨, 수산화리튬, 수산화루비듐, 수산화세슘, 수산화프란슘, 수산화베릴륨, 수산화마그네슘, 수산화칼슘, 수산화스트론튬, 수산화루비듐, 수산화라듐, 수산화암모늄 및 TMAH로 이루어진 그룹으로부터 선택된 어느 하나가 물에 1wt% 내지 70wt%의 비율로 희석된 것을 포함하는 반도체 소자의 평탄화 방법.The basic solution is any one selected from the group consisting of potassium hydroxide, sodium hydroxide, lithium hydroxide, rubidium hydroxide, cesium hydroxide, francium hydroxide, beryllium hydroxide, magnesium hydroxide, calcium hydroxide, strontium hydroxide, rubidium hydroxide, radium hydroxide, ammonium hydroxide and TMAH Method for planarizing a semiconductor device comprising the one diluted in the ratio of 1wt% to 70wt% in water. 제 1 항에 있어서,The method of claim 1, 상기 폴리머 재질의 물질은 폴리비닐알코올인 것을 특징으로 하는 반도체 소자의 평탄화 방법.The material of the polymer material is a planarization method of a semiconductor device, characterized in that the polyvinyl alcohol. 제 5 항에 있어서,The method of claim 5, 상기 하부 구조를 평탄화하는 단계에서 1rpm 내지 100rpm의 회전속도와 0℃ 내지 80℃의 온도를 유지하며 실시하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.The planarization method of the semiconductor device characterized in that the step of maintaining the rotational speed of 1rpm to 100rpm and the temperature of 0 ℃ to 80 ℃ in the step of flattening the lower structure.