KR20040001489A - method for fabricating capacitor - Google Patents
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Abstract
Description
본 발명은 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는 정전용량(capacitance)을 확보할 수 있는 캐패시터 형성 방법에 관한 것이다.The present invention relates to a method of forming a capacitor, and more particularly, to a method of forming a capacitor capable of securing a capacitance.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.As the degree of integration of devices fabricated on semiconductor substrates increases, the area occupied by cell capacitors for data storage in DRAMs is also reduced. Therefore, the capacitance of the capacitor formed on the semiconductor wafer is reduced as the design rule is reduced.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error) 및 리프레쉬(reflash) 시간의 단축을 방지하기 위해 25 펨토 패럿(fF)/cell 이상의 충분한 정전 용량(capacitance)의 확보가 필요한 것으로 당업계는 인식하고 있다.However, sufficient capacitance of more than 25 femto-farads (fF) / cell is ensured to prevent soft errors and shortening of refresh time due to alpha particles in DRAM cell capacitors. The art recognizes that is required.
DCS(Di-Chloro-Silane)가스를 사용하여 증착한 Si3N4유전막을 유전체로 사용하고 있는 디램(DRAM)용 캐패시터 소자의 경우 표면적이 큰 반구형 구조의 전극 표면을 가진 3차원 형태의 스토리지노드 전극을 사용하고 있으며, 그 높이도 증가되고 있다. 그러나, 상기 DCS 가스를 사용하여 증착한 Si3N4유전막만으로는 유전율이 작아서 더 이상의 0.16㎛급 이하의 미세 배선 공정이 사용되는 VLSI 제품의 캐패시터 유전막으로써 그 한계에 도달해 있는 상태이다. 한편, 캐패시터의 높이가 증가하게 되면 셀지역과 주변지역 간의 단차에 의해 후속 노광 공정 시 초점심도(Depth Of Focus)가 확보되지 않아 배선 공정 이후 집적공정에 악영향을 미치게 된다.In the case of a DRAM device using a Si 3 N 4 dielectric film deposited using a Di-Chloro-Silane (DCS) gas as a dielectric, a three-dimensional storage node having a hemispherical electrode surface having a large surface area The electrode is used, and its height is also increasing. However, only the Si 3 N 4 dielectric film deposited using the DCS gas has a low dielectric constant, which is a state in which the limit is reached as a capacitor dielectric film of a VLSI product in which a fine wiring process of 0.16 µm or less is used. On the other hand, if the height of the capacitor increases, the depth of focus is not secured during the subsequent exposure process due to the step between the cell region and the surrounding region, which adversely affects the integration process after the wiring process.
따라서, 최근에는 유전체로서 Si3N4유전막을 대신하여 Ta2O5막 캐패시터 개발이 이루어지고 있으나, 상기 Ta2O5막은 Ta 와 O의 조성비 차이에 기인한 치환형 Ta원자가 박막 내에 존재할 수 밖에 없게 된다. 또한, 박막 형성 시 Ta2O5막의 전구체(precursor)인 Ta(OCl0H5)의 유기물과 O2(또는 N2O)가스의 반응으로 인해서 불순물인 탄소원자, 탄소 불순물(C, CH4,C2H4등), 물(H2O) 및 산소공공도 함께 존재하게 된다. 결국 Ta2O5막 내에 불순물로 존재하는 탄소원자, 이온과 라디칼로 인해 캐패시터의 누설전류가 증가하게 되고 유전특성이 열화된 문제점이 있었다.Therefore, in recent years, Ta 2 O 5 film capacitors have been developed in place of the Si 3 N 4 dielectric film as a dielectric material. However, in the Ta 2 O 5 film, a substitutional Ta atom due to a difference in the composition ratio of Ta and O may exist in the thin film. There will be no. In addition, the carbon atoms and carbon impurities (C, CH 4 , C) are impurities due to the reaction of the organic material of Ta (OCl0H 5 ), which is a precursor of the Ta 2 O 5 film, and O 2 (or N 2 O) gas. 2 H 4, etc.), water (H 2 O) and oxygen vacancies are also present. As a result, the leakage current of the capacitor is increased due to the carbon atoms, ions, and radicals present as impurities in the Ta 2 O 5 film.
도 1은 종래 기술에 따른 문제점을 도시한 것으로서, Ta2O5막 증착 후 N2O 열처리 공정을 진행한 후 캐패시터 단면 SEM사진이다.FIG. 1 illustrates a problem according to the prior art, and is a SEM photograph of a capacitor cross section after an N 2 O heat treatment process is performed after Ta 2 O 5 film deposition.
따라서, 이러한 문제점을 극복하기 위해, N2O 또는 O2분위기에서 전기로(furnace) 또는 빠른 열처리 공정(rapid thermal process)을 이용하여 산화 과정을 진행하고 있다. 그러나, 상기 산화 과정에서, 산화제인 활성탄소 성분이 스토리지노드 전극용 도핑된 다결정 실리콘과 Ta2O5유전막 사이의 계면까지 확산하여, 도 1에 도시된 바와 같이, 저유전 산화막(SiO2&SiOxNy)이 27Å 두께로 형성됨으로서, 상기 저유전 산화막에 의해 Ta2O5유전막이 비교적 큰 유전율(ε=25)을 가지고 있음에도 불구하고 캐패시터의 등가 산화막(Tox)가 30Å 이하의 값을 얻을 수가 없다. 따라서, 캐패시터의 정전용량이 저하되는 문제점이 있었다.Therefore, in order to overcome this problem, an oxidation process is performed using a furnace or a rapid thermal process in an N 2 O or O 2 atmosphere. However, in the oxidation process, an active carbon component as an oxidant diffuses to the interface between the doped polycrystalline silicon for the storage node electrode and the Ta 2 O 5 dielectric layer, and as shown in FIG. 1, a low dielectric oxide layer (SiO 2 & SiOxNy) By forming the 27 Å thickness, even though the Ta 2 O 5 dielectric film has a relatively large dielectric constant (? = 25), the equivalent oxide film Tox of the capacitor cannot obtain a value of 30 Å or less. Thus, there is a problem that the capacitance of the capacitor is lowered.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 유전율이 적어도 Ta2O5유전막의 유전율(ε=25)보다 크고, 캐패시터의 누설전류 및 열화 특성을 방지하면서 정전용량을 확보할 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, the dielectric constant is at least greater than the dielectric constant (ε = 25) of the Ta 2 O 5 dielectric film, it is possible to secure the capacitance while preventing the leakage current and degradation characteristics of the capacitor It is an object of the present invention to provide a method for forming a capacitor.
도 1은 종래 기술에 따른 문제점을 도시한 것으로서, Ta2O5막 증착 후 N2O 열처리 공정을 진행한 후 캐패시터 단면 SEM사진.1 is a view showing a problem according to the prior art, SEM photograph of the capacitor cross-section after the N 2 O heat treatment process after Ta 2 O 5 film deposition.
도 2a 내지 도 2e는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.2A to 2E are cross-sectional views illustrating a method of forming a capacitor according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
1. 반도체기판 2. 접합영역1. Semiconductor substrate 2. Junction area
3. 층간절연막 4,8. 개구부3. Interlayer insulating film 4,8. Opening
5. 도전 플러그 7. 캡옥사이드막5. Conductive plug 7. Capoxide film
9. 비정질 실리콘막 10. 비정질 실리콘 패턴9. Amorphous Silicon Film 10. Amorphous Silicon Pattern
10a. 반구형 다결정 실리콘막 S. 스토리지노드 전극10a. Hemispherical Polycrystalline Silicon Film S. Storage Node Electrode
11. Si3N4막 13.Al2O3막11.Si 3 N 4 film 13.Al 2 O 3 film
15. 유전막 17. 플레이트 전극용 도전막15. Dielectric Film 17. Conductive Film for Plate Electrode
상기 목적을 달성하기 위한 본 발명의 캐패시터 형성 방법은 표면에 다수의 반구형 입자를 가진 스토리지노드 전극을 포함한 반도체 기판을 제공하는 단계와, 스토리지노드 전극을 덮는 Ti1-x-Alx-OyNz(0.01≤x ≤0.5, 2≤y ≤2.5, 0.01≤z ≤0.1) 유전막을 형성하는 단계와, 유전막을 어닐링하여 유전막 내에 존재하는 탄소 불순물 및 산소공공을 제거 및 결정화하는 단계와, 결정화된 유전막을 덮는 플레이트 전극을 형성하는 단계를 포함한 것을 특징으로 한다.The method comprising: a capacitor forming method of the present invention for achieving the above object provides a semiconductor substrate, including the storage node electrode having a plurality of semi-spherical particles to the surface, Ti electrode covering the storage node 1-x -Al x -O y N forming a z (0.01 ≦ x ≦ 0.5, 2 ≦ y ≦ 2.5, 0.01 ≦ z ≦ 0.1) dielectric film, annealing the dielectric film to remove and crystallize carbon impurities and oxygen vacancies present in the dielectric film, and And forming a plate electrode covering the dielectric film.
상기 Ti1-x-Alx-OyNz유전막 형성은, 전구체로서 Ti[OCH(CH3)2]4용액과 Al(OC2H5)3용액을 사용한다. 또한, 상기 Ti1-x-Alx-OyNz유전막 형성은 Ti[OCH(CH3)2]4용액과 상기 Al(OC2H5)3용액을 유량조절기를 통해 300∼600℃ 온도의 LPCVD용 챔버 내로 공급하는 단계와, 공급된 용액들을 150∼300℃ 온도를 유지하는 증발기 내에서 기화시키는 단계와, 기화된 용액들을 150℃ 이상의 온도를 유지한 공급관을 통해 LPCVD 챔버 내로 주입하여 Ti1-x-Alx-OyNz유전막을 증착하는 단계를 추가한다.The Ti 1-x -Al x -O y N z dielectric layer formation uses a Ti [OCH (CH 3 ) 2 ] 4 solution and an Al (OC 2 H 5 ) 3 solution as precursors. In addition, the Ti 1-x -Al x -O y N z dielectric layer is formed by using a Ti [OCH (CH 3 ) 2 ] 4 solution and the Al (OC 2 H 5 ) 3 solution at a temperature of 300 to 600 ° C. Feeding into the LPCVD chamber, vaporizing the supplied solutions in an evaporator maintaining a temperature of 150 to 300 ° C, and injecting the vaporized solutions into the LPCVD chamber through a supply tube maintained at a temperature of 150 ° C or higher. Add a step of depositing a 1-x -Al x -O y N z dielectric film.
상기 Ti1-x-Alx-OyNz유전막을 증착하기 이전 및 이후에 인-시튜 상태에서 플라즈마 방전을 유도하는 단계를 추가한다. 상기 플라즈마 방전 공정은, NH3분위기에서 플라즈마 질화(plasma nitridation) 및 N2O 또는 O2분위기에서 플라즈마 산화(plasma oxidation) 중 어느 하나를 진행하는 것이 바람직하다.Inducing a plasma discharge in an in-situ state before and after depositing the Ti 1-x -Al x -O y N z dielectric film. The plasma discharge process, it is preferable to proceed to any one of a plasma oxidation (plasma oxidation) in NH 3 atmosphere in a plasma nitride (plasma nitridation) and N 2 O or O 2 atmosphere.
상기 유전막을 어닐링하는 공정은, 상기 플라즈마 방전을 유도한 후에 700∼900℃ 온도에서 N2및 NH3중 어느 하나의 분위기의 전기로 내에서 진행하거나, 700∼900℃ 온도에서 N2O 및 O2중 어느 하나의 분위기의 상압 내지는 감압 중 어느 하나의 상태의 전기로 내에서 진행하는 것이 바람직하다.The step of annealing the dielectric film is carried out in an electric furnace of any one of N 2 and NH 3 at a temperature of 700 to 900 ° C. after inducing the plasma discharge, or N 2 O and O at a temperature of 700 to 900 ° C. It is preferable to advance in the electric furnace of either the normal pressure or the reduced pressure of the atmosphere in any one of two .
또는, 상기 유전막을 어닐링하는 공정은, 상기 플라즈마 방전을 유도한 후에 클러스터화된 RTP용 챔버 내에서 진공 상태를 유지하면서 인-시튜로 진행하는 것이 바람직하다.Alternatively, the annealing of the dielectric film may be performed in-situ while maintaining the vacuum state in the clustered RTP chamber after inducing the plasma discharge.
한편, 상기 플레이트 전극은 도핑된 다결정 실리콘막 및 TiN막/도핑된 다결정 실리콘막 중 어느 하나를 이용하는 것이 바람직하다.On the other hand, the plate electrode is preferably used any one of the doped polycrystalline silicon film and TiN film / doped polycrystalline silicon film.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a capacitor according to the present invention.
본 발명에 따른 캐패시터 형성 방법은, 도 2a에 도시된 바와 같이,Capacitor forming method according to the invention, as shown in Figure 2a,
트랜지스터(미도시)의 접합영역(소오스 또는 드레인)(2)와 접촉하는 제 1개구부(4)가 형성된 층간 절연막(3)을 구비하는 반도체 기판(1)이 제공된다.There is provided a semiconductor substrate 1 having an interlayer insulating film 3 having a first opening 4 formed in contact with a junction region (source or drain) 2 of a transistor (not shown).
이어, 상기 제 1개구부(4)를 포함한 층간절연막(3) 상에 다결정 실리콘층을 증착 및 에치백하여 제 1개구부(4)를 매립시키는 도전 플러그(5)를 형성한 후, 캐패시터 형성을 위한 캡 옥사이드막(7)을 증착한다. 그런다음, 포토리쏘그라피 공정에 의해 상기 캡옥사이드막(7)을 식각하여 도전 플러그(4)를 노출시키는 제 2개구부(8)을 형성한다.Subsequently, a conductive plug 5 for filling the first opening 4 is formed by depositing and etching back a polycrystalline silicon layer on the interlayer insulating layer 3 including the first opening 4, and then forming a capacitor. The cap oxide film 7 is deposited. Thereafter, the cap oxide film 7 is etched by a photolithography process to form a second opening 8 exposing the conductive plug 4.
그런 다음, 도 2b에 도시된 바와 같이, 상기 결과물 전면에 스토리지노드 전극용 다결정 실리콘막(9)을 형성한다. 이때, 상기 다결정 실리콘막(9)은 LPCVD(Low Pressure Chemical Vapor Deposition)방식에 의해 증착한다.Then, as shown in FIG. 2B, a polycrystalline silicon film 9 for storage node electrodes is formed on the entire surface of the resultant product. In this case, the polycrystalline silicon film 9 is deposited by LPCVD (Low Pressure Chemical Vapor Deposition) method.
이 후, 도 2c에 도시된 바와 같이, 상기 다결정 실리콘막을 에치백하여 실린더 구조의 스토리지노드 전극(10)을 형성한다.Thereafter, as shown in FIG. 2C, the polycrystalline silicon film is etched back to form a storage node electrode 10 having a cylinder structure.
이어, 도 2d에 도시된 바와 같이, 상기 스토리지노드 전극(10)을 포함한 기판 전면에 금속-유기 화합물을 전구체(precursor)로 사용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식에 의해 Ti1-x-Alx-OyNz(0.01≤x ≤0.5, 2≤y ≤2.5, 0.01≤z ≤0.1) 유전막(13)을 증착한다.Next, as shown in Fig 2d, the substrate surface including the storage node electrode 10, a metal-organic compound by the precursor (precursor) using a LPCVD (Low Pressure Chemical Vapor Deposition) system Ti 1-x - An Al x -O y N z (0.01? X? 0.5, 2? Y? 2.5, 0.01? Z ? 0.1) dielectric film 13 is deposited.
이때, 상기 Ti1-x-Alx-OyNz유전막을 증착하기 위한 전구체로서 Ti[OCH(CH3)2]4(titanium isopropylate)용액과 Al(OC2H5)3(aluminum ethylate)용액을 사용한다. 좀 더 구체적으로 상기 Ti1-x-Alx-OyNz유전막을 증착하는 공정을 알아보면, Ti[OCH(CH3)2]4용액과 상기 Al(OC2H5)3용액을 유량조절기를 통해 300∼600℃ 온도의LPCVD용 챔버 내로 공급하고, 공급된 용액들을 150∼300℃ 온도를 유지하는 증발기 내에서 기화시킨다. 그리고 나서, 기화된 용액들을 150℃ 이상의 온도를 유지한 공급관을 통해 LPCVD 챔버 내로 주입하여 증착함으로써 얻을 수 있다.At this time, Ti [OCH (CH 3 ) 2 ] 4 (titanium isopropylate) solution and Al (OC 2 H 5 ) 3 (aluminum ethylate) as a precursor for depositing the Ti 1-x -Al x -O y N z dielectric layer. Use a solution. More specifically, the process of depositing the Ti 1-x -Al x -O y N z dielectric layer, the flow rate of Ti [OCH (CH 3 ) 2 ] 4 solution and the Al (OC 2 H 5 ) 3 solution The regulator is fed into a chamber for LPCVD at a temperature of 300-600 ° C. and the supplied solutions are vaporized in an evaporator maintaining a temperature of 150-300 ° C. The vaporized solutions can then be obtained by injecting and depositing them into the LPCVD chamber through a feed tube maintained at a temperature above 150 ° C.
또한, 상기 Ti1-x-Alx-OyNz유전막을 증착하기 이전 및 이후에, 300∼500℃ 온도에서 인시튜(in-situ)로 플라즈마 방전을 유도하여 NH3분위기에서 플라즈마 질화(plasma nitridation)시키거나, 또는, 상기 플라즈마 질화 공정 대신에, N2O 또는 O2분위기 하에서 플라즈마 산화(plasma oxidation)시키어 얇은 절연막(11)을 형성한다. 이때, 상기 절연막(11)은 질화막이 될 수도 있고 산화막이 될수도 있다.In addition, in the Ti 1-x -Al x -O y N z dielectric film before and after the deposition, in-situ plasma nitridation on the NH 3 atmosphere to induce plasma discharge in (in-situ) at 300~500 ℃ temperature ( Instead of the plasma nitridation or the plasma nitridation process, plasma oxidation is performed under N 2 O or O 2 atmosphere to form a thin insulating film 11. In this case, the insulating film 11 may be a nitride film or an oxide film.
예를 들어, 상기 플라즈마 산화 공정의 경우, Ti1-x-Alx-OyNz유전막 내의 탄소 화합물(CO, CO2, CH4,C2H4, H2O)이, 하기 (Ⅰ)식과 같이, 활성화된 산소( O*)와 반응하여 제거되며, 또한 산소공공이 제거된다.For example, in the case of the plasma oxidation process, the carbon compound (CO, CO 2 , CH 4 , C 2 H 4 , H 2 O) in the Ti 1-x -Al x -O y N z dielectric film is represented by the following (I) As shown in the equation, the reaction is removed by reaction with activated oxygen (O * ), and the oxygen vacancies are also removed.
C++ O*→CO, CO2 ……(Ⅰ)식C + + O * → CO, CO 2... … (I) Formula
그런 다음, 플라즈마 방전 공정이 완료된 기판 전면에 어닐 공정(20)을 진행함으로서 탄소 불순물과 산소 공정이 제거되면서 결정화된다. 이때, 상기 어닐 공정(20)은 상기 플라즈마 방전을 유도한 후에 700∼900℃ 온도에서 N2및 NH3중 어느 하나의 분위기의 전기로 내에서 진행하거나, 700∼900℃ 온도에서 N2O 및 O2중 어느 하나의 분위기의 상압 내지는 감압 중 어느 하나의 상태의 전기로 내에서 진행한다. 또는, 상기 어닐 공정(20)은, 상기 플라즈마 방전을 유도한 후에 클러스터화된 RTP용 챔버 내에서 진공 상태를 유지하면서 인-시튜로 진행한다.Thereafter, the annealing process 20 is performed on the entire surface of the substrate where the plasma discharge process is completed, thereby crystallizing the carbon impurities and the oxygen process. At this time, the annealing step 20 is conducted in a furnace with electric N 2 and NH 3 from any one of the atmospheric temperature at 700~900 ℃ After deriving the plasma discharge or, N 2 O, and in the temperature 700~900 ℃ naejineun O 2 under normal pressure in an atmosphere of any one of the advances in the state in which electricity of one of the reduced pressure. Alternatively, the annealing process 20 proceeds in-situ while maintaining the vacuum in the clustered RTP chamber after inducing the plasma discharge.
이 후, 도 2e에 도시된 바와 같이, 상기 Ti1-x-Alx-OyNz유전막(13) 상에 플레이트 전극용 도전막(15)을 100∼600Å두께로 증착하여 캐패시터 제조를 완료한다. 이때, 상기 플레이트 전극용 도전막(15)으로는 도핑된 다결정 실리콘막을 이용하거나, 또는 TiN막 위에 도핑된 다결정 실리콘막을 적층한 구조를 이용하여 구조적인 안정성을 확보하고, 열 또는 전기적 충격에 대해 플레이트 전극의 내구성을 향상시킨다.After that, as shown in FIG. 2E, the conductive film 15 for plate electrodes is deposited on the Ti 1-x -Al x -O y N z dielectric layer 13 to a thickness of 100 to 600 kPa to complete capacitor fabrication. do. At this time, the conductive film 15 for the plate electrode using a doped polycrystalline silicon film, or a structure in which a doped polycrystalline silicon film is laminated on the TiN film to ensure structural stability, and the plate against thermal or electrical shock Improve the durability of the electrode.
본 발명에서는 캐패시터의 정전 용량을 증가시키기 위해, 스토리지노드 전극과 플레이트 전극을 다결정 실리콘막, TiN막을 비롯해서 TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2및 Pt 등과 같은 금속계 물질을 사용하여 MIM(Metal-Insulator-Metal)구조 또는 MIS(Metal-Insulator-Silicon)의 캐패시터를 형성할 수도 있다. 또한, 캐패시터의 정전 용량을 증가시키기 위해, 스토리지노드 전극을 HSG(Hemi-Spherical-Grain)구조를 갖도록 형성할 수도 있다.In order to increase the capacitance of the capacitor, the storage node electrode and the plate electrode may be formed of a polycrystalline silicon film, a TiN film, or a metal material such as TaN, W, WN, WSi, Ru, RuO 2 , Ir, IrO 2, and Pt. It may be used to form a capacitor of a metal-insulator-metal (MIM) structure or a metal-insulator-silicon (MIS). In addition, in order to increase the capacitance of the capacitor, the storage node electrode may be formed to have a Hemi-Spherical-Grain (HSG) structure.
본 발명에 따르면, 캐패시터의 유전막으로서 Ti1-x-Alx-OyNz(0.01≤x ≤0.5, 2≤y ≤2.5, 0.01≤z ≤0.1) 유전막(ε=35)을 채택함으로써, 종전의 Si3N4유전막(ε=4.5) 또는 Ta2O5유전막(ε=25)의 것보다도 본 발명의 Ti1-x-Alx-OyNz유전막의 유전율이 훨씬 큼에 따라 반도체 캐패시터 소자의 정전용량을 증가시킬 수 있다.According to the present invention, by adopting a Ti 1-x -Al x -O y N z (0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1) dielectric film (ε = 35) as the dielectric film of the capacitor, As the dielectric constant of the Ti 1-x -Al x -O y N z dielectric film of the present invention is much higher than that of the conventional Si 3 N 4 dielectric film (ε = 4.5) or Ta 2 O 5 dielectric film (ε = 25), It is possible to increase the capacitance of the capacitor element.
이상에서와 같이, 본 발명은 캐패시터의 유전막으로서 Ti1-x-Alx-OyNz(0.01≤x ≤0.5, 2≤y ≤2.5, 0.01≤z ≤0.1) 유전막(ε=35)을 채택함으로써, 반도체 캐패시터 소자의 정전용량을 증가시킬 수 있으며, 캐패시터의 정전용량을 증가시키기 위해 별도로 스토리지노드 전극을 3차원의 복잡한 구조로 만들어서 정전 용량을 증가시킬 필요가 없다.As described above, the present invention provides a dielectric film (ε = 35) of Ti 1-x -Al x -O y N z (0.01≤x≤0.5, 2≤y≤2.5, 0.01≤z≤0.1) as the dielectric film of the capacitor. By adopting, the capacitance of the semiconductor capacitor element can be increased, and there is no need to increase the capacitance by making the storage node electrode into a three-dimensional complex structure separately to increase the capacitance of the capacitor.
따라서, 본 발명에서는 간단한 컨케이브 또는 실린더 구조의 스토리지노드 전극을 사용하더라도 25 fF/cell 이상의 충분한 정전용량을 얻을 수 있으므로 단위 공정 수가 적고, 단위 공정 시간이 짧아 생산 원가를 절감할 수 있다.Therefore, in the present invention, even if a simple concave or cylinder-type storage node electrode is used, sufficient capacitance of 25 fF / cell or more can be obtained, so that the number of unit processes is small and the unit process time is short, thereby reducing production costs.
특히, 본 발명의 Ti1-x-Alx-OyNz유전막은 등가 산화막(Tox) 두께를 25Å 이하로 낮추더라도 누설전류 수준이 상대적으로 낮고 안정적이며, 절연파괴전압 (breakdown voltage)이 높아 항복전계 특성이 우수한 전기적 특성값을 얻을 수 있으므로 미세 회로 선촉이 적용되는 차세대 제품의 메모리셀에서도 25 fF/cell 이상의 큰 정전 용량을 얻을 수 있는 이점이 있다.In particular, the Ti 1-x -Al x -O y N z dielectric layer of the present invention has a relatively low and stable leakage current level and a high breakdown voltage even when the equivalent oxide thickness is reduced to 25 mA or less. Since the electrical characteristic value excellent in the breakdown field characteristic can be obtained, a large capacitance of more than 25 fF / cell can be obtained even in a memory cell of a next-generation product to which fine circuit selection is applied.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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