KR100574473B1 - Capacitor Manufacturing Method of Semiconductor Device_ - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히, 이 방법은 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 탄탈륨실리사이드막을 증착하는 단계와, 탄탈륨실리사이드막 상부면에 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함한다. 따라서, 본 발명은 고유전율을 가지는 Ta2O5로 유전막을 증착하기 전에 하부 전극의 산화를 방지하기 위해 탄탈륨실리사이드막을 형성하기 때문에 커패시턴스를 증가시키며 동시에 커패시터의 전기적 특성을 향상시킬 수 있다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and in particular, the method comprises the steps of forming a lower electrode made of a conductive layer in a contact hole of an interlayer insulating film for inter-device insulation on a semiconductor substrate having a semiconductor device; Depositing a tantalum silicide film on the upper surface of the lower electrode, forming a Ta 2 O 5 film on the upper surface of the tantalum silicide film, and forming an upper electrode formed of a conductive layer on the upper surface of the Ta 2 O 5 film. . Therefore, the present invention is Ta 2 O 5 having a high dielectric constant Since the tantalum silicide film is formed to prevent oxidation of the lower electrode before the dielectric film is deposited, it is possible to increase the capacitance and at the same time improve the electrical characteristics of the capacitor.
Description
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 고집적 반도체장치의 커패시터의 전기적 특성을 향상시킬 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of improving electrical characteristics of a capacitor of a highly integrated semiconductor device.
현재 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소되고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.At present, in order to achieve high integration of semiconductor devices, research / development has been actively conducted on reduction of cell area and reduction of operating voltage. In addition, as the integration of semiconductor devices increases, the area of the capacitor is rapidly decreasing, and thus, the charge required for the operation of the memory device, that is, the capacitance secured in the unit area, must be further increased.
한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지(storage)용 하부 전극, 유전막 및 플레이트(plate)용 상부전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.On the other hand, the basic structure of the capacitor used in the memory cell is composed of a lower electrode for storage, a dielectric film and an upper electrode for a plate. Capacitors having such a structure have the first thin dielectric film thickness in order to obtain a higher fixed capacitance in a small area, the effective area is increased through the structure of the three-dimensional capacitor, or the third dielectric material using a high dielectric constant material. Several conditions must be met, such as forming
반도체장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전막을 얻지만 유전막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하된다. 또한, 커패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 이용해서 하부전극의 단면적을 증가시킬 경우에는 반도체장치의 고집적화에 따른 복잡한 구조로 인해 제조 공정이 어려워지고 있다. 이러한 이유에 의해서 메모리 셀에 이용되는 커패시터는 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있는 높은 유전율을 가지는 물질을 커패시터의 유전막으로 이용하는 방법을 주로 사용하고 있다.Capacitors in semiconductor devices generally obtain better dielectric films with less leakage current at a given dielectric film thickness, and larger dielectric breakdown voltages. ) The leakage current increases due to tunneling, which lowers the reliability. In addition, when the cross-sectional area of the lower electrode is increased by using a three-dimensional structure to increase the effective area of the capacitor, the manufacturing process becomes difficult due to the complicated structure resulting from the high integration of the semiconductor device. For this reason, the capacitor used in the memory cell mainly uses a method of using a material having a high dielectric constant that can sufficiently secure a fixed capacitance even in a small area as the dielectric film of the capacitor.
높은 유전율을 가지는 유전체로는 TiO2, Ta2O5 등이 있으며, 이들 중에서 특히 Ta2O5는 화학기상증착법으로 증착하지만 Ta(OC2H5)5와 O2를 소스 가스로 사용하기 때문에 후속 공정 중에 탄소나 수분 등의 불순물이 섞여 있어 이것들이 누설 통로(leakage pass)의 역할을 한다. 또한, 증착한 Ta2O5는 비정질 상태이기 때문에 막질이 불량하여 누설 전류가 크기 때문에 보통 Ta2O5 증착 후에는 산소공급과 카본 제거를 위하여 O2 또는 N2O 가스를 이용한 저온 또는 고온 열처리를 진행하고 있다. 하지만, 하부전극이 폴리실리콘으로 이루어졌을 때 전극들 사이에 내재되는 Ta2O5가 폴리실리콘과 반응하게 되어 산화되는 문제가 발생하게 된다. 하부전극의 자연 산화로 인해 유전막의 누설 전류가 증가되어 커패시터의 유전막으로서의 기능이 저하되는 문제점이 있었다.Dielectrics having high dielectric constants include TiO 2 and Ta 2 O 5. Among them, Ta 2 O 5 is deposited by chemical vapor deposition, but Ta (OC 2 H 5 ) 5 and O 2 are used as source gases. During the subsequent process, impurities such as carbon and moisture are mixed, which serves as a leakage pass. In addition, the deposited Ta 2 O 5 Due to the amorphous state, the film quality is poor and the leakage current is large. Therefore, after the deposition of Ta 2 O 5 , low temperature or high temperature heat treatment using O 2 or N 2 O gas is performed for oxygen supply and carbon removal. However, when the lower electrode is made of polysilicon, Ta 2 O 5 embedded between the electrodes reacts with the polysilicon, causing oxidation. Due to the natural oxidation of the lower electrode, the leakage current of the dielectric film is increased, thereby degrading the function of the capacitor as the dielectric film.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 고유전율을 가지는 유전막의 경우 하부전극을 형성한 후 그 표면에 내산화성과 열적 안정성이 우수한 탄탈륨실리사이드(TiSix)막을 형성함으로써 고유전체막의 정전용량 및 누설전류 특성을 개선할 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.An object of the present invention is to solve the above problems of the prior art by forming a lower electrode in the dielectric film having a high dielectric constant and then forming a tantalum silicide (TiSix) film excellent in oxidation resistance and thermal stability on the surface of the high dielectric film The present invention provides a capacitor manufacturing method of a semiconductor device capable of improving capacitance and leakage current characteristics.
이러한 목적을 달성하기 위하여 본 발명은 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서, 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 탄탈륨실리사이드막을 증착하는 단계와, 탄탈륨실리사이드막 상부면에 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a semiconductor device in the manufacturing process of a capacitor comprising a lower electrode in contact with an active region of a semiconductor substrate, an upper electrode thereon, and a high-k dielectric Ta 2 O 5 film embedded in the electrodes. Forming a lower electrode formed of a conductive layer in a contact hole of an interlayer insulating film for inter-element insulation on a semiconductor substrate having a semiconductor substrate; depositing a tantalum silicide film on an upper surface of the lower electrode; Forming a 2 O 5 film, and forming an upper electrode made of a conductive layer on an upper surface of the Ta 2 O 5 film.
본 발명에 따르면, Ta 소스 가스를 이용하여 하부전극의 Si과 Ta를 결합시켜탄탈륨실리사이드막을 증착한 후에 Ta2O5막 형성공정을 진행하기 때문에 상기 탄탈륨실리사이드막이 하부전극의 자연 산화로 인해 유전막의 누설 전류가 증가되는 것을 막아서 커패시터의 전기적 특성을 향상시킬 수 있다.According to the present invention, since the Ta 2 O 5 film is formed after depositing a tantalum silicide layer by combining Si and Ta of the lower electrode using a Ta source gas, the tantalum silicide layer is formed by the natural oxidation of the lower electrode. By preventing leakage current from increasing, the electrical characteristics of the capacitor can be improved.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 실리더형 구조의 하부전극의 제조공정을 나타낸 반도체장치의 수직단면도로서, 이를 참조하면 본 발명의 커패시터 제조공정은 반도체기판으로서 실리콘 기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간 절연막(20)을 형성한다.1 is a vertical cross-sectional view of a semiconductor device showing a process of manufacturing a lower electrode of a cylinder type structure. Referring to this, a capacitor manufacturing process of the present invention is a semiconductor substrate, which includes a gate electrode and a source on an upper surface of an active region of a silicon substrate 10. A semiconductor device (not shown) having a / drain is formed, and a material selected from USG (Undoped Silicate Glass), BPSG (Boro Phospho Silicate Glass), and SiON is deposited on the entire surface of the substrate 10, and chemical mechanical polishing (Chemical Mechanical Polishing) process is performed to form the interlayer insulating film 20.
그 다음 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간 절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성하고, 도핑된 폴리실리콘으로 상기 콘택홀을 매립하도록 증착하고 이를 패터닝하여 하부전극(30)을 형성한다. 이때, 상기 하부전극(30)은 면적증가를 위하여 비정질실리콘을 증착하고 선택적인 준안정폴리실리콘(metastable polysilicon)으로 성장시킬 수도 있는데, 이때는 P(phosphorus)가 부족하여 커패시턴스의 작아지기 때문에 충분한 P를 공급하기 위하여 PH3처리를 실시해준다.Then, in order to secure the cross-sectional area of the capacitor in contact with the active region of the substrate 10, that is, the drain region, the interlayer insulating layer 20 is selectively etched by photolithography and etching to form a contact hole (not shown), and doping is performed. The contact hole is filled with polysilicon, and the lower electrode 30 is formed by patterning the contact hole. In this case, the lower electrode 30 may deposit amorphous silicon and grow it as a selective metastable polysilicon to increase the area. In this case, since P is insufficient and capacitance is small, sufficient P may be reduced. PH 3 treatment to supply.
도 2는 본 발명에 따른 반도체장치의 커패시터 제조공정에서 실리더형 구조의 하부전극 위에 탄탈륨실리사이드막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도로서, 상기와 같은 제조 공정에 의해 형성된 실리더형 구조의 하부전극(30)이 실리콘을 함유하고 있어 하부전극에 자연산화막이 형성되는 것을 방지하고자 HF 세정공정을 실시한다. 세정공정은 H2SO4 또는 SC-1과 HF를 순차적으로 진행할 수 있는데, 이때 반드시 HF를 마지막으로 진행한다. 그 이유는 하부전극의 산화막이 제거된 상태에서 실리콘의 댕글링본드와 Ta이 쉽게 결합하여 이후 후술할 탄탈륨실리사이드막(TaSi)을 형성한다. 산화막의 Si-O 본드는 안정된 구조로 이 본드를 끊고서 상기 탄탈륨실리사이드막이 형성되지는 않는다.FIG. 2 is a vertical sectional view of a semiconductor device showing a manufacturing process of depositing a tantalum silicide film on a lower electrode of a cylinder type structure in a capacitor manufacturing process of a semiconductor device according to the present invention. Since the lower electrode 30 of the silicon contains silicon, the HF cleaning process is performed to prevent the formation of a natural oxide film on the lower electrode. The cleaning process may proceed sequentially with H 2 SO 4 or SC-1 and HF, in which case HF must be finally performed. The reason is that the dangling bond of silicon and Ta are easily bonded in the state where the oxide film of the lower electrode is removed to form a tantalum silicide film (TaSi), which will be described later. The Si-O bond of the oxide film has a stable structure and breaks the bond so that the tantalum silicide film is not formed.
그 다음 상기 세정공정이 완료된 결과물상에 탄탈륨실리사이드막을 형성하는데, 반응원료로는 TaCl5를 100℃이상으로 유지되는 기화기에서 기화시킨후 일정량을 반응챔버에 주입하여 TaCl5를 분해시켜 Ta과 하부전극인 Si과 반응시킨다. 이때, 반응챔버의 조건은 웨이퍼 가열온도 350～500℃로 유지하고, 압력은 0.1Torr～2Torr로 한다. 반응챔버 온도는 TaCl의 분해와 Ta-Si의 반응성을 향상시키기 위하여 500～600℃로 유지한다. 그리고, Ta 소스로 TaCl5 대신에 Ta(OC2H5)5를 이용할 수 있는데, 이때 공정 조건은 웨이퍼 가열온도를 350～450℃로 유지하고, 압력은 0.1Torr～1Torr로 하는 것이 바람직하다. 한편, Ta의 소스로는 Ta(OC2H5)5보다는 TaCl5가 우수한데, Ta(OC2H5)5가 산소에 의한 Si의 산화가 발생할 수 있기 때문이다. 또한, 상기 탄탈륨실리사이드막(TaSix)의 형성은 하부전극인 Si 영역에서만 형성되며 셀사이의 산화막 영역에서는 형성되지 않는데, 그 이유는 산화막의 Si-O 본드가 치밀하여 Ta과 반응하지 않기 때문이다.Next, a tantalum silicide film is formed on the resultant of the cleaning process. As a reaction raw material, TaCl 5 is vaporized in a vaporizer maintained at 100 ° C. or higher, and a predetermined amount is injected into the reaction chamber to decompose TaCl 5 to decompose TaCl and lower electrodes. React with phosphorous Si. At this time, the conditions of the reaction chamber were maintained at a wafer heating temperature of 350 to 500 ° C., and the pressure was set to 0.1 Torr to 2 Torr. The reaction chamber temperature is maintained at 500-600 ° C. to improve the decomposition of TaCl and the reactivity of Ta-Si. In addition, Ta (OC 2 H 5 ) 5 may be used as a Ta source instead of TaCl 5 , in which process conditions are preferably maintained at a wafer heating temperature of 350 to 450 ° C. and a pressure of 0.1 Torr to 1 Torr. Meanwhile, TaCl 5 is superior to Ta (OC 2 H 5 ) 5 as a source of Ta, since Ta (OC 2 H 5 ) 5 may cause oxidation of Si by oxygen. In addition, the tantalum silicide film TaSix is formed only in the Si region, which is a lower electrode, and is not formed in the oxide region between cells, because the Si-O bond of the oxide layer is dense and does not react with Ta.
도 3은 본 발명에 따른 반도체장치의 커패시터 제조 공정에서 탄탈륨실리사이드막위에 유전체막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도이다.3 is a vertical sectional view of a semiconductor device showing a manufacturing process in which a dielectric film is deposited on a tantalum silicide film in a capacitor manufacturing process of a semiconductor device according to the present invention.
도 3에 나타난 바와 같이, 상기 탄탈륨실리사이드막(32) 형성을 위한 동일한 반응챔버내에서 동시에 고유전막 형성공정을 진행한다. 이에 고유전물질인 TaCl5 내지 Ta(OC2H5)5와 O2가스를 이용한 저온 화학기상증착법(low pressure chemical vapor deposition)으로 탄탈륨실리사이드막(32)위에 Ta2O5막(34)을 형성한다. 여기서 Ta2O5막(34)을 형성하기 위한 웨이퍼의 가열 온도는 350～450℃로 유지하며 반응챔버내 압력은 0.1Torr～2Torr로 한다. 한편, 탄탈륨실리사이드막(32)과 Ta2O5막(34) 공정을 동일한 반응챔버내에서 진행하는 이유는 Ta의 소스가 동일하기 때문에 프로세스 공정상에서 순차적으로 Ta를 분해하여 Ta와 하부전극인 Si과 결합시켜 탄탈륨실리사이드막을 형성한 후에 Ta2O5를 증착하도록 한다.As shown in FIG. 3, a high dielectric film forming process is simultaneously performed in the same reaction chamber for forming the tantalum silicide film 32. The Ta 2 O 5 film 34 was deposited on the tantalum silicide layer 32 by low pressure chemical vapor deposition using TaCl 5 to Ta (OC 2 H 5 ) 5 and O 2 gas. Form. Here, the heating temperature of the wafer for forming the Ta 2 O 5 film 34 is maintained at 350 to 450 ° C., and the pressure in the reaction chamber is set to 0.1 Torr to 2 Torr. On the other hand, the reason that the tantalum silicide film 32 and the Ta 2 O 5 film 34 process are performed in the same reaction chamber is that since Ta is the same, Ta is sequentially decomposed in the process process so that Ta and the lower electrode Si are separated. To form a tantalum silicide film and then deposit Ta 2 O 5 .
이후, 상기 결과물을 Ta2O5의 막질강화와 Ta2O5막내 산소 공간, 카본 계열의 불순물 제거를 위하여 후처리를 실시한다. 후처리 공정은 저온 O2 내지 N2O 플라즈마 처리, 고온의 O2 내지 N2O 열처리, UV-O3를 이용한 후처리 등이 있다. 이때, 후처리 공정은 Ta2O5의 증착 조건에 따라 단일 내지 이중으로 실시하도록 한다.Then, the post-processing is performed for the resultant material to enhance the film quality of the Ta 2 O 5 and Ta 2 O 5 N space oxygen, removal of the carbon-based impurities. The post-treatment process includes low temperature O 2 to N 2 O plasma treatment, high temperature O 2 to N 2 O heat treatment, and post treatment using UV-O 3 . At this time, the post-treatment process is performed in a single to double depending on the deposition conditions of Ta 2 O 5 .
그 다음 도면에 도시하지는 않았지만, 후처리된 Ta2O5막(34)위에 통상의 제조 공정에 따라 TiN 내지 WN을 도포한 후에 식각 공정으로 이를 패터닝하여 상부전극을 형성한다.Next, although not shown in the drawing, TiN to WN are coated on the post-treated Ta 2 O 5 film 34 according to a conventional manufacturing process, and then patterned by an etching process to form an upper electrode.
상기한 바와 같이 본 발명에 따른 커패시터 제조방법을 이용하게 되면, 고유전율을 가지는 TiO2 또는 Ta2O5로 유전막을 증착하기 전에 하부 전극의 산화를 방지하기 위해 탄탈륨실리사이드막을 형성하기 때문에 유전체막의 정전용량 및 누설전류 특성 등을 향상시킬 수 있는 효과가 있다.As described above, when the capacitor manufacturing method according to the present invention is used, TiO 2 or Ta 2 O 5 having a high dielectric constant is used. Since the tantalum silicide film is formed to prevent oxidation of the lower electrode before the dielectric film is deposited, there is an effect of improving the capacitance and leakage current characteristics of the dielectric film.
또한, 본 발명은 탄탈륨실리사이드막과 Ta2O5막의 증착공정을 동일한 반응챔버내에서 순차적으로 진행할 수 있어 프로세스의 시간과 장비 투자비를 줄일 수 있다.In addition, the present invention can proceed sequentially the deposition process of the tantalum silicide film and Ta 2 O 5 film in the same reaction chamber can reduce the process time and equipment investment cost.
도 1은 본 발명에 따른 반도체장치의 커패시터 제조공정에서 실리더형 구조의 하부전극의 제조공정을 나타낸 반도체장치의 수직단면도,1 is a vertical cross-sectional view of a semiconductor device showing a manufacturing process of a lower electrode of a cylinder type structure in a capacitor manufacturing process of a semiconductor device according to the present invention;
도 2는 본 발명에 따른 반도체장치의 커패시터 제조공정에서 실리더형 구조의 하부전극 위에 탄탈륨실리사이드막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도,2 is a vertical cross-sectional view of a semiconductor device showing a manufacturing process in which a tantalum silicide film is deposited on a lower electrode of a cylinder type structure in a capacitor manufacturing process of a semiconductor device according to the present invention;
도 3은 본 발명에 따른 반도체장치의 커패시터 제조 공정에서 탄탈륨실리사이드막위에 유전체막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도.3 is a vertical sectional view of a semiconductor device showing a manufacturing process in which a dielectric film is deposited on a tantalum silicide film in a capacitor manufacturing process of a semiconductor device according to the present invention;
*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *
10: 실리콘 기판 20: 층간 절연막10 silicon substrate 20 interlayer insulating film
30: 하부전극 32: 탄탈륨실리사이드막30: lower electrode 32: tantalum silicide film
34: 유전막34: dielectric film
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980067031A (en) * | 1997-01-30 | 1998-10-15 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| KR19980068182A (en) * | 1997-02-17 | 1998-10-15 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| KR19980085034A (en) * | 1997-05-27 | 1998-12-05 | 윤종용 | Lower electrode of semiconductor device by nitriding metal silicide and method of manufacturing capacitor including same |
| KR19990011454A (en) * | 1997-07-23 | 1999-02-18 | 윤종용 | Method for manufacturing a semiconductor device capacitor with a selectively deposited metal silicide film |
-
1998
- 1998-12-30 KR KR1019980062463A patent/KR100574473B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980067031A (en) * | 1997-01-30 | 1998-10-15 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| KR19980068182A (en) * | 1997-02-17 | 1998-10-15 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
| KR19980085034A (en) * | 1997-05-27 | 1998-12-05 | 윤종용 | Lower electrode of semiconductor device by nitriding metal silicide and method of manufacturing capacitor including same |
| KR19990011454A (en) * | 1997-07-23 | 1999-02-18 | 윤종용 | Method for manufacturing a semiconductor device capacitor with a selectively deposited metal silicide film |
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