KR20040001224A - 반도체 소자의 소자분리막 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로서, 실리콘 기판 상에 패드산화막과 패드 질화막을 차례로 증착하는 단계; 포토리쏘그라피 공정에 의해 패드 질화막, 패드산화막 및 기판의 소정부분을 식각하여 트렌치를 형성하는 단계; 트렌치 내부에 희생산화막을 형성하는 단계; 희생산화막을 포함한 기판 전면에 비정질 실리콘막을 형성하는 단계; 비정질 실리콘막에 열처리를 실시하여 산화막을 형성하는 단계; 산화막을 포함한 기판 전면에 갭필옥사이드막을 형성하는 단계; 실리콘 질화막을 베리어로 하고 갭필옥사이드막를 씨엠피하는 단계; 및 잔류된 패드 질화막을 제거하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 제조방법{METHOD FOR MANUFACTURING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 보다 구체적으로는, STI(Shallow Trench Isolation) 공정이 적용되는 반도체 소자의 소자분리막 제조 방법에 관한 것이다.

일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.

일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.

이에따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트렌치를 이용한 소자 분리 방법, 예컨대 샬로우 트렌치 분리(STI)방법이 제안되었다.

도 1a 및 도 1f는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도이다.

종래 기술에 따른 반도체 소자의 소자분리막 제조방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(10) 상에 통상의 화학기상증착(Chemical Vapor Deposition) 공정에 의해 버퍼 역할을 하는 패드 산화막(12)과 산화를 억제하는 패드질화막(14)을 순차적으로 형성한다. 그 다음, 상기 패드 질화막 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(50)을 형성한다.

이 후, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 제 1패드 질화막, 패드 산화막 및 실리콘 기판을 소정 깊이만큼 식각하여, 샬로우 트렌치(16)를 형성한다.

이어, 상기 감광막 패턴을 제거하고, 도 1c에 도시된 바와 같이, 트렌치 식각 과정에서 실리콘 표면의 데미지를 제거하기 위하여 세정 공정(미도시)을 진행한 후, 고온에서 사이드 월 산화(side wall oxidation)공정을 수행하여 트렌치(16) 내에 희생산화막(18)을 형성한다.

그런 다음, 도 1d에 도시된 바와 같이, 상기 희생산화막(18)이 형성된 트렌치(16)에 고온의 산화막(18) 형성 후 리플래쉬(reflash)를 향상시키기 위해 실리콘 질화막(20) 및 실리콘 산화막(22)을 차례로 형성한다. 이 후, 상기 실리콘 산화막(22)을 포함한 기판 전면에 갭필옥사이드막(24)을 형성한다. 이때, 상기 필옥사드막(24)으로는 고밀도 플라즈마(High Density Plasma:이하, HDP) 산화막을 이용한다.

이 후, 도 1e에 도시된 바와 같이, 상기 갭필옥사이드막에 씨엠피(CMP:Chemical Mechnical Polishing) 공정을 진행하여 실리콘 산화막(22)을 노출시킨다. 이어, 도 1f에 도시된 바와 같이, 실리콘 질화막 및 패드 질화막을 제거하여 반도체소자의 소자분리막(L)을 형성한다.

그러나, 종래 기술에 따른 반도체 소자의 소자분리막은 다음과 같은 문제점이 있다.

소자가 형성되는 실리콘기판의 식각 공정에 따른 데미지를 최소화하기 위해 하드마스크 역할을 하는 실리콘 질화막을 증착하기 때문에 상기 실리콘 질화막과 실리콘기판 간의 계면에는 국부적으로 다공성막이 형성되는 지역이 발생된다. 이러한 상태에서 이 후의 갭필옥사이드막 형성 및 씨엠피 공정, 실리콘 질화막 제거 공정을 진행하여 최종 형태의 소자분리막을 형성한 후, 후속의 게이트 전극용 다결정 실리콘막을 증착한 상태에서 단면을 확인해 보면 트렌치 상측 모서리 부분에 움푹 패인 형상의 모우트(maot)가 관찰된다.

상기 모우트가 심한 경우 게이트 전극용 다결정 실리콘 식각 시 다결정 실리콘 잔류물이 남게 되어 소자의 문턱 전압 및 정상적인 동작 전류의 거동을 방해하여 디바이스의 품질을 저하시키는 문제점이 있었다.

따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 트렌치 상측 모서리 부분에 발생되는 모우트를 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는 것이다.

도 1a 및 도 1f는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도.

* 도면의 주요부분에 대한 부호설명 *

100. 실리콘 기판 102,103. 패드산화막

104,105. 실리콘 질화막 106. 트렌치

108. 희생산화막 110. 비정질 실리콘막

112,113. 갭필옥사이드막 120, 121. 산화막

M. 소자분리막 150 : 감광막 패턴

160. 열처리

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은, 실리콘 기판 상에 패드 산화막과 패드 질화막을 차례로 증착하는 단계; 포토리쏘그라피 공정에 의해 패드 질화막, 패드 산화막 및 기판의 소정부분을 식각하여 트렌치를 형성하는 단계; 트렌치 내부에 희생산화막을 형성하는 단계; 희생산화막을 포함한 기판 전면에 비정질 실리콘막을 형성하는 단계와, 비정질 실리콘막에 열처리를 실시하여 산화막을 형성하는 단계; 산화막을 포함한 기판 전면에 갭필옥사이드막을 형성하는 단계와, 실리콘 질화막을 베리어로 하고 갭필옥사이드막를 씨엠피하는 단계; 및 잔류된 패드 질화막을 제거하는 단계를 포함한 것을 특징으로 한다.

상기 비정질 실리콘막은 50∼300Å 두께로 형성하는 것이 바람직하다.

또한, 상기 열처리 공정은 O2 및 TEOS 분위기 하에서 600∼1200℃ 온도로 진행하며, 퍼니스에서 진행하는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이다.

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 실리콘 기판(100) 상에 열산화 공정에 의해 버퍼 역할을 하는 패드 산화막(102)과 저압 화학기상증착(Low Pressure Chemical Vapor Deposition) 공정에 의해 산화를 억제하는 패드 화막(104)을 순차적으로 형성한다.

다음, 도 2b에 도시된 바와 같이, 패드 질화막 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(150)을 형성한다. 이때, 감광막 패턴(150)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.

이 후, 도 2b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 패드 질화막, 패드 산화막 및 실리콘 기판을 소정 깊이만큼 식각하여, 샬로우 트렌치(106)를 형성한다. 이때, 도면부호 105는 트렌치 식각 공정 후에 잔류된 패드 질화막을 나타낸 것이며, 도면부호 103은 잔류된 패드 산화막을 나타낸 것이다.

이어, 상기 감광막 패턴을 제거하고, 도 2c에 도시된 바와 같이, 트렌치 식각 과정에서 실리콘 표면의 데미지를 제거하기 위하여 세정 공정(미도시)을 진행한 후, 고온에서 사이드 월 산화공정을 수행하여 트렌치(106) 내부에 희생산화막(108)을 형성한다.

그런 다음, 도 2d에 도시된 바와 같이, 상기 희생산화막(108)을 포함한 기판 전면에 화학기상증착 공정에 의해 비정질 실리콘막(amorphous silicon layer)(110)을 형성한 후, 상기 비정질 실리콘막(110)에 600∼1200℃ 온도에서 열처리(160)를 진행함으로서, 도 2e에 도시된 바와 같이, 산화막(120)을 형성한다. 이때, 상기 비정질 실리콘막(110)은 스텝 커버리지(step coverage)가 우수한 특성을 가진 것으로서, 50∼300Å 두께로 형성한다. 또한, 상기 산화막(120)은 O₂, TEOS 분위기에서 상기 비정질 실리콘막을 열처리하여 얻어지는 것으로서, 상기 열처리에 의해 결과적으로 밀도가 높아지므로 이 후의 공정에서 모우트 현상이 발생되지 않는다. 상기 산화막(120) 형성 공정은 로(furnace)내에서 진행되며, RTP(Rapid Temperature Process)처리한다.

이 후, 상기 산화막(120)을 포함한 기판 전면에 HDP 산화막 등을 적용하여 갭필옥사이드막(112)을 형성한다.

이어, 도 2f에 도시된 바와 같이, 상기 갭필옥사이드막, 산화막에 씨엠피 공정을 진행하여 패드 질화막(105)을 노출시킨다. 이때, 도면부호 113은 씨엠피 공정 후 잔류된 갭필옥사이드막을 나타낸 것이며, 도면부호 121은 잔류된 산화막을 나타낸 것이다.

그런 다음, 씨엠피 후세정 공정(미도시)을 실시하고 나서, 상기 패드 질화막(105)을 제거하여 반도체소자의 소자분리막(M)을 형성한다.

상기한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 제조방법은 STI 월 희생산화막을 형성한 후, 상기 희생산화막을 포함한 트렌치 내부에 스텝 커버리지가 우수한 비정질 실리막을 형성하고 열처리함으로서, 높은 밀도의 산화막을 얻을 수 있으므로 이 후의 STI HDP 산화막 증착, 씨엠피 공정에서 발생하는 모우트 현상을 억제할 수 있다.

따라서, 본 발명에서는 이 후의 게이트 전극용 다결정 실리콘막을 식각하는 공정에서 다결정 실리콘 잔류물이 발생되지 않으며, 편평한 STI 프로파일을 얻을 수 있으므로 안정적인 문턱 전압을 확보할 수 있다.

한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시 할 수 있다.

Claims (4)

1. 실리콘 기판 상에 패드 산화막과 패드 질화막을 차례로 증착하는 단계;

   포토리쏘그라피 공정에 의해 상기 패드 질화막, 패드 산화막 및 기판의 소정부분을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 내부에 희생산화막을 형성하는 단계;

   상기 희생산화막을 포함한 기판 전면에 비정질 실리콘막을 형성하는 단계;

   상기 비정질 실리콘막에 열처리를 실시하여 고밀도 산화막을 형성하는 단계;

   상기 고밀도 산화막을 포함한 기판 전면에 갭필옥사이드막을 형성하는 단계;

   상기 실리콘 질화막을 식각 베리어로 하고 갭필옥사이드막를 씨엠피하는 단계; 및

   상기 잔류된 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
2. 제 1항에 있어서, 상기 비정질 실리콘막은 50∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
3. 제 1항에 있어서, 상기 열처리 공정은 O2 및 TEOS 분위기 하에서 600∼1200℃ 온도로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
4. 제 1항에 있어서, 상기 열처리는 퍼니스에서 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.