KR20030095189A - Semiconductor device manufacture method preventing dishing and erosion during chemical mechanical polishing - Google Patents

Semiconductor device manufacture method preventing dishing and erosion during chemical mechanical polishing Download PDF

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Abstract

디싱이나 에로젼 등의 요철의 발생을 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성한다. 제1 절연막 위에, 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성한다. 제2 절연막 및 제1 절연막에, 적어도 이 제1 절연막의 도중까지 달하는 오목부를 형성한다. 오목부 내를 매립하도록, 제2 절연막 위에 도전 재료로 이루어지는 배선층을 퇴적시킨다. 배선층을 연마하여, 오목부 내에 그 배선층을 남긴다. 제1 절연막이 노출될 때까지 배선층 및 제2 절연막을 연마한다.Provided is a method for manufacturing a semiconductor device which can suppress the occurrence of irregularities such as dishing and erosion. A first insulating film made of a first insulating material is formed on the base substrate. On the first insulating film, a second insulating film made of a second insulating material different from the first insulating material is formed. In the second insulating film and the first insulating film, a concave portion extending to at least the middle of the first insulating film is formed. A wiring layer made of a conductive material is deposited on the second insulating film so as to fill the recess. The wiring layer is polished to leave the wiring layer in the recess. The wiring layer and the second insulating film are polished until the first insulating film is exposed.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURE METHOD PREVENTING DISHING AND EROSION DURING CHEMICAL MECHANICAL POLISHING}Method for manufacturing semiconductor device {SEMICONDUCTOR DEVICE MANUFACTURE METHOD PREVENTING DISHING AND EROSION DURING CHEMICAL MECHANICAL POLISHING}

본 발명은 배선 형성 방법에 관한 것으로, 특히 절연층에 오목부를 형성하고, 그 오목부 내를 매립하도록 절연층 위에 도전성 부재를 퇴적시키고, 이 도전성 부재를 연마하여 오목부 내에 도전성 부재의 일부를 남기는 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring forming method, and in particular, a recess is formed in an insulating layer, and a conductive member is deposited on the insulating layer so as to fill the recess, and the conductive member is polished to leave a part of the conductive member in the recess. A wiring formation method is related.

고밀도 반도체 집적 회로 장치의 배선 형성 공정에서, 고속화와 신뢰성을 양립할 수 있는 구리를 이용한 다마신 기법이 사용된다. 층간 절연막에, 배선용의 홈과 비아홀을 형성하고, 그 안에 구리를 매립하여 불필요한 부분을 화학 기계 연마로 제거하는 듀얼 다마신 기법은 최선단의 반도체 집적 회로 장치의 제조에 필수적인 기술로 되어 있다.In the wiring formation process of a high-density semiconductor integrated circuit device, the damascene technique using copper which is compatible with speed and reliability is used. A dual damascene technique in which grooves and via holes for wiring are formed in an interlayer insulating film, and copper is embedded therein to remove unnecessary portions by chemical mechanical polishing is an essential technique for manufacturing the semiconductor semiconductor circuit device of the highest level.

도 9를 참조하여, 종래의 듀얼 다마신 기법을 이용한 배선의 형성 방법에 대하여 설명한다.With reference to FIG. 9, the wiring formation method using the conventional dual damascene technique is demonstrated.

도 9의 (a)에 도시한 바와 같이, 기초인 층간 절연막(100)의 표층부의 일부에 구리 배선(101)이 배치되어 있다. 층간 절연막(100) 및 배선(101) 위에, 캡층(102), 제1 층간 절연막(103), 에칭 스토퍼층(104), 제2 층간 절연막(105)을 순서대로 퇴적시킨다. 통상의 포토리소그래피 공정을 거쳐서, 제2 층간 절연막(105)에 배선홈(106)를 형성한다. 배선홈(106)의 저면에 에칭 스토퍼층(104)이 노출된다.As shown in FIG. 9A, a copper wiring 101 is disposed in a portion of the surface layer portion of the interlayer insulating film 100 as a base. On the interlayer insulating film 100 and the wiring 101, a cap layer 102, a first interlayer insulating film 103, an etching stopper layer 104, and a second interlayer insulating film 105 are sequentially deposited. The wiring groove 106 is formed in the second interlayer insulating film 105 through a normal photolithography process. The etching stopper layer 104 is exposed on the bottom surface of the wiring groove 106.

도 9의 (b)에 도시한 바와 같이, 배선홈(106)의 저면에 노출된 에칭 스토퍼층(104)에 통상의 포토리소그래피 기술을 이용하여 개구를 형성한다. 이 개구를 통해서 제1 층간 절연막(103)을 에칭하여, 비아홀(107)을 형성한다. 비아홀(107)의 저면에 노출된 캡층(102)을 제거하여, 구리 배선(101)을 노출시킨다.As shown in Fig. 9B, an opening is formed in the etching stopper layer 104 exposed on the bottom surface of the wiring groove 106 by using a conventional photolithography technique. The first interlayer insulating film 103 is etched through this opening to form a via hole 107. The cap layer 102 exposed on the bottom surface of the via hole 107 is removed to expose the copper wiring 101.

배선홈(106) 및 비아홀(107)의 내면 위에 배리어 메탈층을 형성하고, 그 위에 구리의 시드층을 형성한다. 시드층을 전극으로 하여 구리를 전해 도금하여, 구리층(108)을 형성한다. 구리층(108)은 배선홈(106) 및 비아홀(107) 내를 매립한다.A barrier metal layer is formed on the inner surfaces of the wiring groove 106 and the via hole 107, and a copper seed layer is formed thereon. The copper layer is formed by electroplating copper using the seed layer as an electrode. The copper layer 108 fills the wiring groove 106 and the via hole 107.

도 9의 (c)에 도시한 바와 같이, 구리층(108)의 화학 기계 연마(CMP)를 행하여, 구리층(108)의 불필요 부분을 제거한다. 이에 따라, 배선홈(106) 및 비아홀(107) 내에 구리 배선(108)이 남는다.As shown in FIG. 9C, chemical mechanical polishing (CMP) of the copper layer 108 is performed to remove unnecessary portions of the copper layer 108. As a result, the copper wiring 108 remains in the wiring groove 106 and the via hole 107.

도 9의 (d)에 도시한 바와 같이, 제2 층간 절연막(105) 및 구리 배선(108) 위에, 캡층(109) 및 제3 층간 절연막(110)을 형성한다. 배선(108) 위에,배선(108)과 마찬가지의 방법으로 상층의 배선이 형성된다.As shown in FIG. 9D, a cap layer 109 and a third interlayer insulating film 110 are formed on the second interlayer insulating film 105 and the copper wiring 108. On the wiring 108, the wiring of the upper layer is formed in the same manner as the wiring 108.

도 9의 (c)에 도시한 공정에서 구리선(108)의 CMP를 행하면, 디싱(dishing)이나 에로젼(erosion)이라고 하는 요철이 기판의 표면에 발생한다.When the CMP of the copper wire 108 is performed in the step shown in FIG. 9C, irregularities such as dishing or erosion are generated on the surface of the substrate.

도 10의 (a)에, CMP 후의 기판 표면의 요철의 측정 결과를 도시한다. 횡축은 기판 표면에 따른 주사 거리를 나타내고, 1눈금이 80㎛에 상당한다. 종축은 표면의 높이를 나타내고, 1눈금이 50㎚에 상당한다. 구리 배선의 패턴에 대응하여 디싱 D가 발생하고 있다. 또, 구리 배선이 밀집하는 영역에, 에로젼 E가 발생하고 있다.The measurement result of the unevenness | corrugation of the board | substrate surface after CMP is shown to FIG. The horizontal axis represents the scanning distance along the substrate surface, and one division corresponds to 80 µm. The vertical axis represents the height of the surface, and one division corresponds to 50 nm. The dishing D is generated in correspondence with the pattern of the copper wiring. In addition, erosion E is generated in a region where copper wiring is concentrated.

디싱은 CMP에서 사용하는 연마 패드가 변형하여 배선 패턴에 추종하기 위해서 발생한다. 에로젼은, 특히 구리 배선이 밀집하는 부분에서, 구리 배선을 분리하는 절연막에 CMP 시의 가공 압력이 집중하여, 절연막 및 구리 배선이 과연마됨으로써 발생한다.Dicing occurs for the polishing pad used in the CMP to deform and follow the wiring pattern. The erosion is caused when the processing pressure during CMP concentrates on the insulating film separating the copper wiring, particularly in a portion where the copper wiring is concentrated, and the insulating film and the copper wiring are over-polishing.

도 10의 (b)에 디싱의 깊이와 배선 폭과의 관계를 도시한다. 횡축은 배선 폭을 단위 「㎛」로 나타내고, 종축은 디싱의 깊이를 단위 「㎚」로 나타낸다. 배선 폭이 넓어짐에 따라 디싱이 깊게 되는 것을 알 수 있다.The relationship between the depth of dishing and wiring width is shown in FIG.10 (b). The horizontal axis represents the wiring width in units of "µm", and the vertical axis represents the depth of dishing in units of "nm". It can be seen that the dishing becomes deeper as the wiring width becomes wider.

디싱이나 에로젼이 발생하면, 도 9의 (d)에 도시한 제3 층간 절연막(110)의 표면에, 기초 표면의 요철과 비슷한 요철이 발생한다. 층간 절연막의 표면에 발생한 요철은, 그 층간 절연막에 형성된 배선홈에 매립된 구리층을 연마한 후에 구리의 연마 잔유물이 발생하는 원인이 된다. 구리의 연마 잔유물은 배선의 단락의 원인이 된다. 구리의 연마 잔유물의 발생을 방지하기 위해서, 층간 절연막을 형성한 후에 그 표면을 CMP 등에 의해서 평탄화해야 한다.When dishing or erosion occurs, irregularities similar to those of the base surface are generated on the surface of the third interlayer insulating film 110 shown in Fig. 9D. The unevenness generated on the surface of the interlayer insulating film causes the polishing residue of copper to be generated after polishing the copper layer embedded in the wiring groove formed in the interlayer insulating film. Copper polishing residues cause a short circuit of the wiring. In order to prevent the generation of copper polishing residues, the surface must be planarized by CMP or the like after the interlayer insulating film is formed.

본 발명의 목적은, 디싱이나 에로젼 등의 요철의 발생을 억제하는 것이 가능한 배선 형성 방법을 제공하는 것이다.An object of the present invention is to provide a wiring formation method capable of suppressing occurrence of irregularities such as dishing and erosion.

도 1은 제1 실시예에 의한 배선 형성 방법에 의해 제작한 반도체 집적 회로 장치의 단면도.1 is a cross-sectional view of a semiconductor integrated circuit device fabricated by the wiring forming method according to the first embodiment.

도 2는 제1 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 1).Fig. 2 is a sectional view of the wiring layer (No. 1) for explaining the wiring formation method according to the first embodiment.

도 3은 제1 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 2).Fig. 3 is a sectional view of the wiring layer (No. 2) for explaining the wiring formation method according to the first embodiment.

도 4는 제1 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 3).Fig. 4 is a sectional view of the wiring layer (No. 3) for explaining the wiring formation method according to the first embodiment.

도 5는 화학 기계 연마 후의 디싱의 깊이와 배선 폭과의 관계를 도시하는 그래프.5 is a graph showing the relationship between the depth of dishing and wiring width after chemical mechanical polishing.

도 6은 제2 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 1).Fig. 6 is a sectional view of the wiring layer (No. 1) for explaining the wiring formation method according to the second embodiment.

도 7은 제2 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 2).Fig. 7 is a sectional view of the wiring layer (No. 2) for explaining the wiring formation method according to the second embodiment.

도 8은 제2 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의단면도(그 3).Fig. 8 is a sectional view (No. 3) of a wiring layer for explaining the wiring forming method according to the second embodiment.

도 9는 종래의 듀얼 다마신 기법에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도.9 is a cross-sectional view of a wiring layer for explaining a wiring forming method by a conventional dual damascene technique.

도 10의 (a)는 화학 기계 연마 후의 기판 표면의 요철을 도시하는 그래프이고, 도 10의 (b)는 디싱의 깊이와 배선 폭과의 관계를 도시하는 그래프.(A) is a graph which shows the unevenness | corrugation of the board | substrate surface after chemical mechanical polishing, and FIG. 10 (b) is a graph which shows the relationship between the depth of dishing and wiring width.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 반도체 기판1: semiconductor substrate

2 : 소자 분리 절연막2: device isolation insulating film

3 : MOS 트랜지스터3: MOS transistor

4 : 제1 층간 절연막4: first interlayer insulating film

4a, 4b, 8a : 컨택트홀4a, 4b, 8a: contact hole

5a, 5b, 9 : 플러그5a, 5b, 9: plug

7 : 제1층째의 배선7: wiring of the first layer

8 : 제2 층간 절연막8: second interlayer insulating film

10, 15, 40, 42 : 캡층10, 15, 40, 42: cap layer

10a, 10b, 19, 46 : 배선홈10a, 10b, 19, 46: wiring groove

11 : 제3 층간 절연막11: third interlayer insulating film

12a, 12b : 제2층째의 배선12a, 12b: wiring of the second layer

16 : 제4 층간 절연막16: fourth interlayer insulating film

17 : 에칭 스토퍼층17: etching stopper layer

18 : 제5 층간 절연막18: fifth interlayer insulating film

20, 48 : 비아홀20, 48: Via Hole

21 : 제3층째의 배선21: wiring of the third layer

30, 43 : 희생막30, 43: Sacrifice

31, 32, 45, 47 : 레지스트막31, 32, 45, 47: resist film

41 : 제6 층간 절연막41: sixth interlayer insulating film

50 : 제3층째의 배선50: wiring of the third layer

본 발명의 일 양태에 따르면, (a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성하는 공정과, (b) 상기 제1 절연막 위에 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과, (c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 그 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과, (d) 상기 오목부 내를 매립하도록, 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과, (e) 상기 배선층을 연마하여, 상기 오목부 내에 그 배선층을 남기는 공정과, (f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정을 갖는 배선 형성 방법이 제공된다.According to one aspect of the invention, (a) forming a first insulating film made of a first insulating material on the base substrate, (b) a second insulating material different from the first insulating material on the first insulating film Forming a second insulating film, (c) forming a recess in the second insulating film and the first insulating film that extends at least to the middle of the first insulating film, and (d) filling the inside of the recess. Depositing a wiring layer made of a conductive material on the second insulating film, (e) polishing the wiring layer and leaving the wiring layer in the recess, and (f) until the first insulating film is exposed. There is provided a wiring formation method having a step of polishing the wiring layer and the second insulating film.

공정 (f)의 연마 조건을 적당하게 선택함으로써, 디싱이나 에로젼의 발생을 억제 할 수 있다.By appropriately selecting the polishing conditions of the step (f), the occurrence of dishing or erosion can be suppressed.

<발명의 실시 형태><Embodiment of the invention>

도 1에, 본 발명의 제1 실시예에 의한 배선 형성 방법으로 제작된 반도체 집적 회로 장치의 단면도를 도시한다. p형 실리콘으로 이루어지는 반도체 기판(1)의 표면 위에 소자 분리 절연막(2)이 형성되고, 소자 분리 절연막(2)에 의해서 활성영역이 획정되어 있다. 활성 영역 내에 MOS 트랜지스터(3)가 형성되어 있다. MOS 트랜지스터(3)는 게이트 절연막(3a), 게이트 전극(3b), 불순물 확산 영역(3c, 3d)을 포함하여 구성된다. 불순물 확산 영역(3c, 3d)의 한쪽이 소스 영역이고, 다른 쪽이 드레인 영역이다.1 is a cross-sectional view of a semiconductor integrated circuit device manufactured by the wiring forming method according to the first embodiment of the present invention. An element isolation insulating film 2 is formed on the surface of the semiconductor substrate 1 made of p-type silicon, and an active region is defined by the element isolation insulating film 2. The MOS transistor 3 is formed in the active region. The MOS transistor 3 includes a gate insulating film 3a, a gate electrode 3b, and impurity diffusion regions 3c and 3d. One of the impurity diffusion regions 3c and 3d is a source region and the other is a drain region.

불순물 확산 영역(3c, 3d)은 게이트 전극(3b)의 양측의 기판 표층부에 형성되어, 저농도 드레인(LDD) 구조를 갖는다. 게이트 전극(3b)의 측면 위에 절연성의 측벽 스페이서(3e)가 형성되어 있다. 측벽 스페이서(3e)는 불순물 확산 영역(3c, 3d)의 고농도부에 이온 주입할 때의 마스크가 된다.The impurity diffusion regions 3c and 3d are formed in the substrate surface layer portions on both sides of the gate electrode 3b and have a low concentration drain (LDD) structure. An insulating sidewall spacer 3e is formed on the side surface of the gate electrode 3b. The sidewall spacers 3e serve as masks for ion implantation into high concentration portions of the impurity diffusion regions 3c and 3d.

반도체 기판(1) 위에, MOS 트랜지스터(3)를 덮도록, 산화 실리콘(SiO2)으로 이루어지는 제1 층간 절연막(4)이 형성되어 있다. 불순물 확산 영역(3c, 3d)에 대응하는 위치에, 각각 제1 층간 절연막(4)을 관통하는 컨택트홀(4a, 4b)이 형성되어 있다. 컨택트홀(4a, 4b) 내에 각각 도전성의 플러그(5a, 5b)가 매립되어 있다. 플러그(5a, 5b)는 측면 및 저면을 피복하는 질화 티탄(TiN)으로 이루어지는 배리어 메탈층과, 배리어 메탈층 위에 형성된 텅스텐 부재를 포함하여 구성된다.On the semiconductor substrate 1, a first interlayer insulating film 4 made of silicon oxide (SiO 2 ) is formed to cover the MOS transistor 3. Contact holes 4a and 4b which penetrate the first interlayer insulating film 4 are formed at positions corresponding to the impurity diffusion regions 3c and 3d, respectively. Conductive plugs 5a and 5b are embedded in the contact holes 4a and 4b, respectively. The plugs 5a and 5b include a barrier metal layer made of titanium nitride (TiN) covering the side surfaces and the bottom surface, and a tungsten member formed on the barrier metal layer.

제1 층간 절연막(4) 위에, 알루미늄으로 이루어지는 제1층째의 배선(7)이 형성되어 있다. 이 배선(7)은 플러그(5b)를 통하여 MOS 트랜지스터(3)의 불순물 확산 영역(3d)에 접속되어 있다.On the first interlayer insulating film 4, the wiring 7 of the 1st layer which consists of aluminum is formed. This wiring 7 is connected to the impurity diffusion region 3d of the MOS transistor 3 via the plug 5b.

제1 층간 절연막(4) 위에, 제1층째의 배선(7)을 덮도록 제2 층간 절연막(8)이 형성되어 있다. 제2 층간 절연막(8)은 산화 실리콘, 붕소포스포실리케이트글라스(BPSG), 또는 포스포실리케이트글라스(PSG)로 형성되어 있다. 플러그(5a)에 대응하는 위치에, 제2 층간 절연막(8)을 관통하는 컨택트홀(8a)가 형성되어 있다. 이 컨택트홀(8a) 내에 도전성의 플러그(9)가 매립되어 있다.On the 1st interlayer insulation film 4, the 2nd interlayer insulation film 8 is formed so that the wiring 7 of a 1st layer may be covered. The second interlayer insulating film 8 is made of silicon oxide, boron phosphosilicate glass (BPSG), or phosphosilicate glass (PSG). The contact hole 8a which penetrates the 2nd interlayer insulation film 8 is formed in the position corresponding to the plug 5a. A conductive plug 9 is embedded in this contact hole 8a.

제2 층간 절연막(8) 위에 질화 실리콘으로 이루어지는 캡층(10) 및 산화 실리콘으로 이루어지는 제3 층간 절연막(11)이 형성되어 있다. 제3 층간 절연막(11) 및 캡층(10)에 배선홈(11a, 11b)이 형성되어 있다. 배선홈(11a, 11b) 내에 각각 제2층째의 배선(12a, 12b)이 매립되어 있다.A cap layer 10 made of silicon nitride and a third interlayer insulating film 11 made of silicon oxide are formed on the second interlayer insulating film 8. Wiring grooves 11a and 11b are formed in the third interlayer insulating film 11 and the cap layer 10. The wirings 12a and 12b of the second layer are filled in the wiring grooves 11a and 11b, respectively.

배선(12a, 12b)은 배선홈(11a, 11b)의 측면 및 저면을 덮는 배리어 메탈층, 배리어 메탈층의 표면을 덮는 시드층, 시드층을 덮어 배선홈 내에 충전된 주배선 부재의 3층 구조를 갖는다. 배리어 메탈층은 탄탈(Ta), 질화 탄탈(TaN), 질화 티탄(TiN) 등으로 형성되어 있다. 또, 배리어 메탈층이 Ta층과 TaN층과의 적층 구조로 되는 경우도 있다. 시드층 및 주배선 부재는 구리 또는 구리를 주성분으로 하는 합금으로 형성되어 있다.The wirings 12a and 12b have a three-layer structure of a barrier metal layer covering side and bottom surfaces of the wiring grooves 11a and 11b, a seed layer covering the surface of the barrier metal layer, and a main wiring member filled in the wiring groove covering the seed layer. Has The barrier metal layer is formed of tantalum (Ta), tantalum nitride (TaN), titanium nitride (TiN), or the like. In addition, the barrier metal layer may have a laminated structure of a Ta layer and a TaN layer. The seed layer and the main wiring member are formed of copper or an alloy containing copper as a main component.

배선(12a, 12b), 및 제3 층간 절연막(11) 위에, 캡층(15), 제4 층간 절연막(16), 에칭 스토퍼층(17), 및 제5 층간 절연막(18)이 이 순서대로 적층되어 있다. 에칭 스토퍼층(15) 및 에칭 스토퍼층(17)은 탄화 실리콘(SiC)으로 형성되어 있다. 제4 층간 절연막(16) 및 제5 층간 절연막(18)은 SiOC로 형성되어 있다.On the wirings 12a and 12b and the third interlayer insulating film 11, a cap layer 15, a fourth interlayer insulating film 16, an etching stopper layer 17, and a fifth interlayer insulating film 18 are laminated in this order. It is. The etching stopper layer 15 and the etching stopper layer 17 are formed of silicon carbide (SiC). The fourth interlayer insulating film 16 and the fifth interlayer insulating film 18 are made of SiOC.

제5 층간 절연막(18)에 에칭 스토퍼층(17)까지 달하는 배선홈(19)이 형성되어 있다. 또한, 배선홈(19)의 저면의 에칭 스토퍼층(17)으로부터 배선(12a)의 상면까지 달하는 비아홀(20)이 형성되어 있다.A wiring groove 19 extending to the etching stopper layer 17 is formed in the fifth interlayer insulating film 18. In addition, a via hole 20 extending from the etching stopper layer 17 on the bottom surface of the wiring groove 19 to the top surface of the wiring 12a is formed.

배선홈(19) 및 비아홀(20) 내에, 제3층째의 배선(21)이 매립되어 있다. 제3층째의 배선(21)은 배선홈(19) 및 비아홀(20)의 측면 및 저면을 덮는 배리어 메탈층, 이 배리어 메탈층을 덮는 시드층, 및 시드층을 덮고 배선홈(19)와 비아홀(20)의 내부에 충전된 주배선 부재로 구성된다. 배리어 메탈층, 시드층, 및 주배선 부재의 재료는 제2층째의 배선(12a)의 이들 재료와 동일하다The wiring 21 of the third layer is embedded in the wiring groove 19 and the via hole 20. The wiring 21 of the third layer includes a barrier metal layer covering the sidewalls and the bottom of the wiring groove 19 and the via hole 20, a seed layer covering the barrier metal layer, and a wiring layer 19 and the via hole covering the seed layer. It consists of the main wiring member filled in the inside of (20). The materials of the barrier metal layer, the seed layer, and the main wiring member are the same as those of the wiring 12a of the second layer.

다음에, 도 2∼도 4를 참조하여, 제1 실시예에 의한 배선 형성 방법에 대하여 설명한다. 이하, 도 1에 도시한 제3층째의 배선(21)의 형성 방법을 예로 들어 설명한다. 도 2∼도 4에서는 도 1의 캡층(15)으로부터 위의 층에 대해서만 도시한다.Next, the wiring formation method by a 1st Example is demonstrated with reference to FIGS. Hereinafter, the formation method of the wiring 21 of the 3rd layer shown in FIG. 1 is demonstrated as an example. 2-4 show only the layer above the cap layer 15 of FIG.

도 2의 (a)에 도시한 바와 같이, 제3 층간 절연막(11) 위에, SiC로 이루어지는 두께 50㎚의 캡층(15), SiOC로 이루어지는 두께 600㎚의 제4 층간 절연막(16), SiC로 이루어지는 두께 50㎚의 에칭 스토퍼층(17), SiOC로 이루어지는 두께 400㎚의 제5 층간 절연막(18), 및 SiO2로 이루어지는 두께 100㎚의 희생막(30)을 순서대로 형성한다. 이들 층은 플라즈마 여기형 화학 기상 성장(PE-CVD)법에 의해 형성할 수 있다. SiC막 및 SiOC막은, 예를 들면 노베라스사로부터 SiC와, CORAL, AMAT사로부터 BLOCK 및 BlackDiamond라는 상품명으로 제공되어 있는 재료를 이용하여 형성할 수 있다.As shown in Fig. 2A, on the third interlayer insulating film 11, a cap layer 15 of 50 nm thick SiC, a fourth interlayer insulating film 16 600 nm thick of SiOC, and SiC An etching stopper layer 17 having a thickness of 50 nm, a fifth interlayer insulating film 18 having a thickness of 400 nm made of SiOC, and a sacrificial film 30 having a thickness of 100 nm made of SiO 2 are formed in this order. These layers can be formed by plasma-excited chemical vapor deposition (PE-CVD). The SiC film and the SiOC film can be formed using, for example, SiC from Noveras, and materials provided under the trade names BLOCK and BlackDiamond from CORAL and AMAT.

또, 필요에 따라, 희생막(30) 위에, SiON 또는 SiN 등으로 이루어지는 반사 방지막을 형성해도 된다.Moreover, you may form the anti-reflective film which consists of SiON, SiN, etc. on the sacrificial film 30 as needed.

도 2의 (b)에 도시한 바와 같이, 희생막(30)의 표면을 레지스트막(31)으로 덮고, 레지스트막(31)에 형성하여야 할 배선에 대응한 개구를 형성한다. 레지스트막(31)을 마스크로 하여, 희생막(30) 및 제5 층간 절연막(18)을 드라이 에칭하여, 배선홈(19)을 형성한다. 에칭 가스로서, 예를 들면 CF4과 CH2F2와의 혼합 가스나 C4F6가스 등을 사용할 수 있다. 에칭 스토퍼층(17)이 노출된 시점에 에칭이 정지한다. 배선홈(19)를 형성한 후, 레지스트막(31)을 제거한다.As shown in FIG. 2B, the surface of the sacrificial film 30 is covered with the resist film 31, and an opening corresponding to the wiring to be formed in the resist film 31 is formed. Using the resist film 31 as a mask, the sacrificial film 30 and the fifth interlayer insulating film 18 are dry etched to form the wiring grooves 19. As the etching gas, for example, a mixed gas of CF 4 and CH 2 F 2, a C 4 F 6 gas, or the like can be used. The etching stops at the time when the etching stopper layer 17 is exposed. After the wiring grooves 19 are formed, the resist film 31 is removed.

도 2의 (c)에 도시한 바와 같이, 희생막(30)의 상면, 및 배선홈(19)의 내면을 레지스트막(32)으로 덮고, 형성하여야 할 비아홀에 대응한 개구를 형성한다. 레지스트막(32)을 마스크로 하여, 에칭 스토퍼층(17) 및 제4 층간 절연막(16)을 에칭한다. 에칭 스토퍼층(17)은, 예를 들면 CF4과 CH2F2와의 혼합 가스를 이용하여 드라이 에칭된다. 제4 층간 절연막(16)은, 예를 들면 C4F6가스를 이용하여 드라이 에칭된다. 비아홀(20)이 형성되고, 그 저면에 캡층(15)이 노출된다. 제4 층간 절연막(16)을 에칭한 후, 레지스트막(32)을 제거한다.As shown in FIG. 2C, the upper surface of the sacrificial film 30 and the inner surface of the wiring groove 19 are covered with the resist film 32 to form openings corresponding to the via holes to be formed. The etching stopper layer 17 and the fourth interlayer insulating film 16 are etched using the resist film 32 as a mask. An etching stopper layer 17 is, for example, dry etching using a mixed gas of CF 4 and CH 2 F 2. The fourth interlayer insulating film 16 is dry etched using, for example, a C 4 F 6 gas. The via hole 20 is formed, and the cap layer 15 is exposed on the bottom surface thereof. After the fourth interlayer insulating film 16 is etched, the resist film 32 is removed.

비아홀(20)의 저면에 노출된 캡층(15)을 제거하여, 하층의 구리 배선을 노출시킨다. 캡층(15)은, 예를 들면 CHF3가스를 이용하여 드라이 에칭된다. 이 때, 배선홈(19)의 저면에 노출된 에칭 스토퍼층(17)도 제거된다.The cap layer 15 exposed on the bottom surface of the via hole 20 is removed to expose the lower copper wiring. The cap layer 15 is dry etched using, for example, CHF 3 gas. At this time, the etching stopper layer 17 exposed on the bottom surface of the wiring groove 19 is also removed.

도 3의 (d)에 도시한 바와 같이, 배선홈(19)의 내면, 비아홀(20)의 내면, 및 희생막(30)의 표면을, 탄탈(Ta)로 이루어지는 두께 10㎚의 배리어 메탈층(21a)로덮는다. 또, 배리어 메탈층(21a)의 재료로서, 질화 탄탈(TaN), 질화 티탄(TiN) 등을 사용해도 된다. 배리어 메탈층(21a)의 표면 위에, 구리(Cu)로 이루어지는 두께 150㎚의 시드층(21b)를 형성한다. 배리어 메탈층(21a) 및 시드층(21b)는 스퍼터링에 의해 형성된다. 다음에, 구리를 전해 도금하여 구리층(21c)을 형성한다. 구리층(21c)은 배선홈(19) 및 비아홀(20) 내에 충전되는데 충분한 두께로 한다.As shown in FIG. 3D, the inner surface of the wiring groove 19, the inner surface of the via hole 20, and the surface of the sacrificial film 30 are formed of a barrier metal layer having a thickness of 10 nm made of tantalum (Ta). Cover with (21a). As the material of the barrier metal layer 21a, tantalum nitride (TaN), titanium nitride (TiN), or the like may be used. On the surface of the barrier metal layer 21a, a seed layer 21b having a thickness of 150 nm made of copper (Cu) is formed. The barrier metal layer 21a and the seed layer 21b are formed by sputtering. Next, copper is electroplated to form a copper layer 21c. The copper layer 21c is thick enough to fill the wiring groove 19 and the via hole 20.

도 3의 (e)에 도시한 바와 같이, 구리의 연마 속도가 탄탈이나 산화 실리콘의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 구리층(21c)을 화학 기계 연마한다. 연마액으로서, 예를 들면 실리카 등의 지립, 구리와 착체를 만드는 유기물, 구리의 부식 방지제 및 산화제 등을 포함하는 것이 사용된다. 탄탈이나 산화 실리콘의 연마 속도가 비교적 느리기 때문에, Ta로 이루어지는 배리어 메탈층(21a), 또는 SiO2로 이루어지는 희생막(30)이 노출된 시점에 양호한 재현성으로 연마를 정지시킬 수 있다.As shown in Fig. 3E, the copper layer 21c is chemically mechanically polished using a polishing liquid such that the polishing rate of copper is faster than that of tantalum or silicon oxide. As the polishing liquid, for example, particles containing abrasive grains such as silica, organic substances forming complexes with copper, corrosion inhibitors and oxidizing agents of copper, and the like are used. Since the polishing rate of tantalum or silicon oxide is relatively slow, polishing can be stopped with good reproducibility at the time when the barrier metal layer 21a made of Ta or the sacrificial film 30 made of SiO 2 is exposed.

구리의 연마 속도가 비교적 빠르기 때문에, 배선홈(19) 내에 남은 구리 배선(21c)의 표면에 디싱이 발생한다. 이 디싱의 최심부가 희생막(30)의 저면보다도 높아지도록, 희생막(30)을 두껍게 해 두는 것이 바람직하다.Since the polishing rate of copper is relatively high, dishing occurs on the surface of the copper wiring 21c remaining in the wiring groove 19. It is preferable to thicken the sacrificial film 30 so that the deepest part of this dishing is higher than the bottom of the sacrificial film 30.

도 4의 (f)에 도시한 바와 같이, 탄탈이나 산화 실리콘의 연마 속도가 구리의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 희생막(30), 구리층(21c), 시드층(21b), 및 배리어 메탈층(21a)을 화학 기계 연마한다. 연마액으로서, 예를 들면 실리카 등의 지립, 유기산, 및 구리의 부식 방지제가 혼합된 것을 사용할 수 있다.As shown in Fig. 4F, the sacrificial film 30, the copper layer 21c, and the seed layer 21b are used by using a polishing liquid such that the polishing rate of tantalum or silicon oxide is faster than the polishing rate of copper. And the barrier metal layer 21a are chemically mechanically polished. As the polishing liquid, for example, a mixture of abrasive grains such as silica, an organic acid, and a corrosion inhibitor of copper can be used.

탄탈로 이루어지는 배리어 메탈층(21b) 및 SiO2로 이루어지는 희생막(30)의 연마가 진행하고, 도 3의 (e)의 상태에서 나타나 있던 구리층(21c)의 표면의 디싱 부분이 평탄화된다. 또한 연마를 계속하면, 구리층(21c)이 노출된 부분이 볼록형상이 된다. 볼록형상의 부분에 연마 압력이 집중하기 때문에, 최종적으로는 구리층(21c)의 표면도 평탄화된다.Polishing of the barrier metal layer 21b made of tantalum and the sacrificial film 30 made of SiO 2 proceeds, and the dishing portion of the surface of the copper layer 21c shown in the state of FIG. 3E is planarized. If polishing is continued, the portion where the copper layer 21c is exposed becomes convex. Since the polishing pressure concentrates on the convex portion, the surface of the copper layer 21c is also planarized.

도 4의 (g)에 도시한 바와 같이, 소수성(疎水性)의 SiOC로 이루어지는 제5 층간 절연막(18)이 노출된 시점에, 제5 층간 절연막(18)이 연마 정지층으로서 기능하여, 양호한 재현성으로 연마를 정지시킬 수 있다. 이 연마 조건에서는, 구리의 연마 속도가 비교적 느리기 때문에, 구리층(21c)의 표면에 디싱이 발생하기 어렵다. 또한, 에로젼의 발생도 방지할 수 있다.As shown in Fig. 4G, at the time when the fifth interlayer insulating film 18 made of hydrophobic SiOC is exposed, the fifth interlayer insulating film 18 functions as a polishing stop layer. Reproducibility can stop polishing. Under these polishing conditions, since the polishing rate of copper is relatively slow, dishing is unlikely to occur on the surface of the copper layer 21c. It is also possible to prevent the occurrence of erosion.

도 5에 기판 표면에 발생한 오목부의 깊이와 배선폭과의 관계를 도시한다. 도 5의 (a)는 상기 제1 실시예에 의한 배선 형성 방법을 이용한 경우의 오목부의 깊이를 도시하고, 도 5의 (b)는 종래의 방법을 이용한 경우의 오목부의 깊이를 도시한다. 횡축은, 배선 폭을 단위 「㎛」로 나타내고, 종축은 가상적인 평탄면으로부터의 오목부의 깊이를 단위 「㎚」로 나타낸다. 또, 배선 부분의 면적은, 전 표면의 80%이다.Fig. 5 shows the relationship between the depth of the concave portion formed on the substrate surface and the wiring width. Fig. 5A shows the depth of the recessed portion when the wiring forming method according to the first embodiment is used, and Fig. 5B shows the depth of the recessed portion when the conventional method is used. The horizontal axis represents the wiring width in units of "µm", and the vertical axis represents the depth of the recessed portions from the virtual flat surface in units of "nm". The area of the wiring portion is 80% of the entire surface.

도 5의 (a)와 도 5의 (b)를 비교하면, 제1 실시예에 의한 방법으로 형성한 경우에, 오목부가 얕게 되어 있는 것을 알 수 있다. 이와 같이, 제1 실시예에 의한 방법을 채용함으로써, CMP 후의 기판 표면을, 보다 평탄하게 할 수 있다.Comparing Figs. 5A and 5B, it can be seen that the recesses are shallow when formed by the method according to the first embodiment. Thus, by adopting the method according to the first embodiment, the substrate surface after CMP can be made flatter.

또한, 제1 실시예에서는 제4 및 제5 층간 절연막(16, 18)을, SiO2보다도 유전율이 낮은 SiOC로 형성하고 있다. 이 때문에, 배선간의 기생 용량을 저감시킬 수 있다.In the first embodiment, the fourth and fifth interlayer insulating films 16 and 18 are formed of SiOC having a lower dielectric constant than SiO 2 . For this reason, the parasitic capacitance between wirings can be reduced.

또한, 도 2의 (a)에 도시한 제5 층간 절연막(18)과, 희생막(30) 사이에, SiC로 이루어지는 얇은 캡층을 배치해도 된다. 이 캡층의 두께는, 예를 들면 30∼50㎚ 정도이어도 된다. 이 때, 도 4의 (g)에 도시한 CMP 후의 상태에서, 제5 층간 절연막(18)의 표면 위에 SiC로 이루어지는 얇은 캡층이 남는다. 이에 따라, CMP 시에 스크래치가 들어 가기 어렵게 된다.Further, a thin cap layer made of SiC may be disposed between the fifth interlayer insulating film 18 shown in FIG. 2A and the sacrificial film 30. The thickness of this cap layer may be about 30-50 nm, for example. At this time, in the state after CMP shown in FIG. 4G, a thin cap layer made of SiC remains on the surface of the fifth interlayer insulating film 18. As a result, scratches are less likely to enter during CMP.

또한, 제5 층간 절연막(18)을 Si, O, C 및 H를 포함하는 절연 재료로 형성해도 된다.In addition, the fifth interlayer insulating film 18 may be formed of an insulating material containing Si, O, C, and H.

다음에, 도 6∼도 8을 참조하여, 제2 실시예에 의한 배선 형성 방법에 대하여 설명한다. 도 1에 도시한 제3 층간 절연막(11)까지 형성한 기판을 준비한다. 이하, 제3 층간 절연막(11)보다도 상층인 배선층의 형성 방법에 대하여 설명한다.Next, the wiring formation method by a 2nd Example is demonstrated with reference to FIGS. A substrate formed up to the third interlayer insulating film 11 shown in FIG. 1 is prepared. Hereinafter, the formation method of the wiring layer which is higher than the 3rd interlayer insulation film 11 is demonstrated.

도 6의 (a)에 도시한 바와 같이, 제3 층간 절연막(11) 위에, SiC로 이루어지는 두께 50㎚의 캡층(40), 저유전율 유기 절연 재료, 예를 들면 다우 케미컬사의 SiLK로 이루어지는 두께 400㎚의 제6 층간 절연막(41), SiC로 이루어지는 두께 50㎚의 캡층(42), 및 SiO2로 이루어지는 두께 100㎚의 희생막(43)을 이 순서대로 형성한다. 캡층(40, 42), 및 희생막(43)은 PE-CVD법에 의해 형성된다. 제6 층간 절연막(41)은 도포법에 의해 형성된다.As shown in Fig. 6A, on the third interlayer insulating film 11, a cap layer 40 of 50 nm thick made of SiC, a low dielectric constant organic insulating material, for example, 400 made of SiLK of Dow Chemical Co., Ltd. A sixth nm interlayer insulating film 41, a 50 nm thick cap layer 42 made of SiC, and a 100 nm thick sacrificial film 43 made of SiO 2 are formed in this order. The cap layers 40 and 42 and the sacrificial film 43 are formed by PE-CVD. The sixth interlayer insulating film 41 is formed by a coating method.

도 6의 (b)에 도시한 바와 같이, 희생막(43)의 표면 위에 레지스트막(45)을 도포하고, 통상의 포토리소그래프에 의해, 배선 패턴에 대응한 개구를 형성한다. 레지스트막(45)을 마스크로 하여, 희생막(43), 캡층(42), 및 제6 층간 절연막(41)을, 제6 층간 절연막(41)의 도중까지 에칭하여, 배선홈(46)를 형성한다. 희생막(43), 캡층(42) 및 제6 층간 절연막(41)은 C4F6계 가스 또는 CHF3계 가스를 이용하여 드라이 에칭된다. 배선홈(46)를 형성한 후, 레지스트막(45)을 제거한다.As shown in Fig. 6B, a resist film 45 is applied on the surface of the sacrificial film 43, and an opening corresponding to the wiring pattern is formed by a normal photolithography graph. Using the resist film 45 as a mask, the sacrificial film 43, the cap layer 42, and the sixth interlayer insulating film 41 are etched to the middle of the sixth interlayer insulating film 41 to form the wiring grooves 46. Form. The sacrificial film 43, the cap layer 42, and the sixth interlayer insulating film 41 are dry etched using a C 4 F 6 -based gas or a CHF 3 -based gas. After the wiring groove 46 is formed, the resist film 45 is removed.

도 6의 (c)에 도시한 바와 같이, 희생막(45)의 상면, 및 배선홈(46)의 내면을 레지스트막(47)으로 덮고, 형성하여야 할 비아홀에 대응한 개구를 형성한다. 레지스트막(47)을 마스크로 하여, 제6 층간 절연막(41)을 에칭한다. 제6 층간 절연막(41)은, 예를 들면 NH3과 H2와의 혼합 가스를 이용하여 드라이 에칭된다. 비아홀(48)이 형성되어, 그 저면에 캡층(40)이 노출된다. 제6 층간 절연막(41)을 에칭한 후, 레지스트막(4)7을 제거한다.As shown in FIG. 6C, the upper surface of the sacrificial film 45 and the inner surface of the wiring groove 46 are covered with the resist film 47 to form openings corresponding to the via holes to be formed. The sixth interlayer insulating film 41 is etched using the resist film 47 as a mask. The sixth interlayer insulating film 41 is dry etched using, for example, a mixed gas of NH 3 and H 2 . Via holes 48 are formed, and the cap layer 40 is exposed on the bottom surface thereof. After the sixth interlayer insulating film 41 is etched, the resist film 4 is removed.

비아홀(48)의 저면에 노출된 캡층(40)을 제거하여, 하층의 구리 배선을 노출시킨다. 캡층(40)은, 예를 들면 CH2F2계 가스를 이용하여 드라이 에칭된다.The cap layer 40 exposed on the bottom surface of the via hole 48 is removed to expose the lower copper wiring. The cap layer 40 is, for example, dry etching using a CH 2 F 2 based gas.

도 7의 (d)에 도시한 바와 같이, 배선홈(46)의 내면, 비아홀(48)의 내면, 및 희생막(43)의 표면을, 탄탈(Ta)로 이루어지는 두께 10㎚의 배리어 메탈층(50a)으로 덮는다. 배리어 메탈층(50a)의 표면 위에, 구리(Cu)로 이루어지는 두께 150㎚의 시드층(50b)을 형성한다. 다음에, 구리를 전해 도금하여, 구리층(50c)을 형성한다.As shown in FIG. 7D, the inner surface of the wiring groove 46, the inner surface of the via hole 48, and the surface of the sacrificial film 43 are formed of a barrier metal layer having a thickness of 10 nm made of tantalum (Ta). Cover with 50a. On the surface of the barrier metal layer 50a, a seed layer 50b having a thickness of 150 nm made of copper (Cu) is formed. Next, copper is electroplated to form a copper layer 50c.

도 7의 (e)에 도시한 바와 같이, 구리의 연마 속도가 탄탈이나 산화 실리콘의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 구리층(50c)을 화학 기계 연마한다. 탄탈이나 산화 실리콘의 연마 속도가 비교적 느리기 때문에, 탄탈로 이루어지는 배리어 메탈층(50a), 또는 SiO2로 이루어지는 희생막(43)이 노출된 시점에 양호한 재현성으로 연마를 정지시킬 수 있다.As shown in Fig. 7E, the copper layer 50c is chemically mechanically polished using a polishing liquid such that the polishing rate of copper is faster than that of tantalum or silicon oxide. Since the polishing rate of tantalum or silicon oxide is relatively slow, polishing can be stopped with good reproducibility at the time when the barrier metal layer 50a made of tantalum or the sacrificial film 43 made of SiO 2 is exposed.

구리의 연마 속도가 비교적 빠르기 때문에, 배선홈(46) 내에 남은 구리 배선(50c)의 표면에 디싱이 발생한다. 이 디싱의 최심부가 희생막(43)의 저면보다도 높아지도록, 희생막(43)을 두껍게 해 두는 것이 바람직하다.Since the polishing rate of copper is relatively high, dishing occurs on the surface of the copper wiring 50c remaining in the wiring groove 46. It is preferable to thicken the sacrificial film 43 so that the deepest part of this dishing may be higher than the bottom of the sacrificial film 43.

도 8의 (f)에 도시한 바와 같이, 탄탈이나 산화 실리콘의 연마 속도가 구리의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 희생막(43), 구리층(50c), 시드층(50b), 및 배리어 메탈층(50a)를 화학 기계 연마한다.As shown in Fig. 8F, the sacrificial film 43, the copper layer 50c, and the seed layer 50b are used with a polishing liquid such that the polishing rate of tantalum or silicon oxide is faster than the polishing rate of copper. ), And the barrier metal layer 50a is chemically mechanically polished.

탄탈로 이루어지는 배리어 메탈층(50b) 및 SiO2로 이루어지는 희생막(43)의 연마가 진행하고, 도 7의 (e)의 상태에서 나타나 있던 구리층(50c)의 표면의 디싱 부분이 평탄화된다. 또한 연마를 계속하면, 구리층(50c)이 노출한 부분이 볼록형이 된다. 볼록형상의 부분에 연마 압력이 집중하기 때문에, 최종적으로는 구리층(50c)의 표면도 평탄화된다.Polishing of the barrier metal layer 50b made of tantalum and the sacrificial film 43 made of SiO 2 proceeds, and the dishing portion of the surface of the copper layer 50c shown in the state of FIG. 7E is planarized. If polishing is continued, the portion exposed by the copper layer 50c becomes convex. Since the polishing pressure concentrates on the convex portion, the surface of the copper layer 50c is also planarized.

도 8의 (g)에 도시한 바와 같이, 소수성의 SiOC로 이루어지는 캡층(42)이 노출된 시점에, 캡층(42)이 연마 정지층으로서 기능하여, 양호한 재현성으로 연마를정지시킬 수 있다. 배선홈(46) 및 비아홀(48) 내에, 배리어 메탈층(50a), 시드층(50b) 및 구리층(50c)으로 이루어지는 구리 배선(50)이 남는다. 이 연마 조건에서는, 구리의 연마 속도가 비교적 느리기 때문에, 구리층(50c)의 표면에 디싱이 발생하기 어렵다. 또한, 에로젼의 발생도 방지할 수 있다.As shown in Fig. 8G, when the cap layer 42 made of hydrophobic SiOC is exposed, the cap layer 42 functions as a polishing stop layer, and polishing can be stopped with good reproducibility. In the wiring groove 46 and the via hole 48, a copper wiring 50 composed of the barrier metal layer 50a, the seed layer 50b, and the copper layer 50c remains. Under these polishing conditions, since the polishing rate of copper is relatively slow, dishing is unlikely to occur on the surface of the copper layer 50c. It is also possible to prevent the occurrence of erosion.

상기 제2 실시예에서는,캡층(42)을 SiC로 형성하였지만, SiC와 마찬가지로 소수성의 SiOC로 형성해도 된다. 또한, 캡층(42)을 SiOC층과 SiC층과의 2층 구조로 하여도 된다. 유전율의 관점에서 보면, 캡층(42)을 SiOC로 형성하는 쪽이 유리하다. 그런데, CMP 시에 SiOC층이 표면에 나타나면 스크래치가 발생하기 쉬워진다. SiOC층 위에 SiC층을 형성함으로써, 스크래치의 발생을 방지할 수 있다.In the second embodiment, the cap layer 42 is formed of SiC. However, similarly to SiC, the cap layer 42 may be formed of hydrophobic SiOC. In addition, the cap layer 42 may have a two-layer structure of an SiOC layer and a SiC layer. In view of the dielectric constant, it is advantageous to form the cap layer 42 by SiOC. However, when the SiOC layer appears on the surface during CMP, scratches tend to occur. By forming the SiC layer on the SiOC layer, the occurrence of scratches can be prevented.

또한, 상기 제2 실시예에서는 제6 층간 절연막(41)의 저유전율 유기 절연 재료의 예로서 SiLK(다우 케미컬사의 상표)를 들었지만, 그외에, 폴리테트라플루오로에틸렌(PTFE), FLARE(하네웰사의 상표), 벤조시클로부텐(BCB), 메틸실세스키옥산(MSQ)(예를 들면, JSR사의 LKD) 등을 들 수 있다. 제6 층간 절연막(41)의 재료로서, 유기 절연 재료를 대신해서 저유전율의 다공질 절연 재료 등을 이용해도 된다.Incidentally, in the second embodiment, SiLK (trademark of Dow Chemical Co., Ltd.) was cited as an example of the low dielectric constant organic insulating material of the sixth interlayer insulating film 41. In addition, polytetrafluoroethylene (PTFE) and FLARE (Hanewell) And benzocyclobutene (BCB), methylsilseschioxane (MSQ) (for example, LKD of JSR Corporation), and the like. As the material of the sixth interlayer insulating film 41, a porous insulating material having a low dielectric constant or the like may be used instead of the organic insulating material.

이상 실시예를 들어 본 발명을 설명하였지만, 본 발명은 이들에 제한되는 것이 아니다. 예를 들면, 다양한 변경, 개량, 조합 등이 가능한 것은 당 업자에게 자명할 것이다.Although the present invention has been described with reference to the above examples, the present invention is not limited thereto. For example, it will be apparent to those skilled in the art that various changes, improvements, combinations, and the like are possible.

상기 실시예로부터, 이하의 부기에 기재된 발명이 도출된다.From the above embodiment, the invention described in the following supplementary notes is derived.

(부기 1) (a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성하는 공정과,(Supplementary Note 1) (a) forming a first insulating film made of a first insulating material on a base substrate;

(b) 상기 제1 절연막 위에, 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과,(b) forming a second insulating film made of a second insulating material different from the first insulating material on the first insulating film;

(c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 그 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과,(c) forming a recess in the second insulating film and the first insulating film that extends at least to the middle of the first insulating film;

(d) 상기 오목부 내를 매립하도록 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과,(d) depositing a wiring layer made of a conductive material on the second insulating film so as to fill the recess;

(e) 상기 배선층을 연마하여, 상기 오목부 내에 그 배선층을 남기는 공정과,(e) polishing the wiring layer and leaving the wiring layer in the recess;

(f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정을 갖는 반도체 장치의 제조 방법.and (f) polishing the wiring layer and the second insulating film until the first insulating film is exposed.

(부기 2) 상기 공정 (e)에 있어서, 상기 배선층의 연마 속도가 상기 제2 절연막의 연마 속도보다도 빠른 조건에서, 상기 배선층을 연마하는 부기 1에 기재된 반도체 장치의 제조 방법.(Supplementary Note 2) The method of manufacturing the semiconductor device according to Supplementary Note 1, in the step (e), wherein the wiring layer is polished under the condition that the polishing rate of the wiring layer is faster than that of the second insulating film.

(부기 3) 상기 공정 (f)에 있어서, 상기 제2 절연막의 연마 속도가 상기 배선층의 연마 속도보다도 빠른 조건에서, 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 부기 1 또는 2에 기재된 반도체 장치의 제조 방법.(Supplementary Note 3) In the above step (f), in the condition that the polishing rate of the second insulating film is faster than the polishing rate of the wiring layer, the supplementary note for polishing the wiring layer and the second insulating film until the first insulating film is exposed. The manufacturing method of the semiconductor device of 1 or 2.

(부기 4) 상기 공정 (e)에 있어서, 상기 배선층의 표면에 나타나는 디싱의 최심부가, 상기 제2 절연막의 저면보다도 높은 상태에서, 연마를 종료하는 부기 1∼3 중 어느 하나에 기재된 반도체 장치의 제조 방법.(Supplementary Note 4) In the step (e), the semiconductor device according to any one of Supplementary Notes 1 to 3, which finishes polishing in the state where the deepest portion of the dish appearing on the surface of the wiring layer is higher than the bottom surface of the second insulating film. Manufacturing method.

(부기 5) 상기 제1 절연막의 표면이 소수성인 부기 1∼4 중 어느 하나에 기재된 반도체 장치의 제조 방법.(Supplementary Note 5) The method for manufacturing a semiconductor device according to any one of Supplementary Notes 1 to 4, wherein the surface of the first insulating film is hydrophobic.

(부기 6) 상기 공정 (d)가, 상기 배선층을 퇴적시키기 전에, 그 배선층의 재료의 확산을 방지하는 배리어 메탈층을 퇴적시키는 공정을 포함하며, 상기 배선층을 상기 배리어 메탈층 위에 퇴적시키는 부기 1∼5 중 어느 하나에 기재된 반도체 장치의 제조 방법.(Supplementary note 6) The above step (d) includes a step of depositing a barrier metal layer that prevents diffusion of the material of the wiring layer, before depositing the wiring layer, wherein the wiring layer is deposited on the barrier metal layer. The manufacturing method of the semiconductor device in any one of -5.

(부기 7) 상기 공정 (e)에 있어서, 상기 배리어 메탈층이 노출될 때까지, 또는 상기 제2 절연막이 노출될 때까지, 상기 배선층을 연마하는 부기 6에 기재된 반도체 장치의 제조 방법.(Supplementary Note 7) The method of manufacturing the semiconductor device according to Supplementary note 6, wherein in the step (e), the wiring layer is polished until the barrier metal layer is exposed or the second insulating film is exposed.

(부기 8) 상기 공정 (a)가, 상기 제1 절연막을 형성하기 전에, 상기 기초 기판 위에, 상기 제1 절연막보다도 유전율이 낮은 유기 절연 재료 또는 다공질 절연 재료로 이루어지는 제3 절연막을 형성하는 공정을 포함하며, 이 제3 절연막 위에 상기 제1 절연막을 형성하고,(Supplementary Note 8) The step (a) includes forming a third insulating film formed of an organic insulating material or a porous insulating material having a lower dielectric constant than the first insulating film on the base substrate before forming the first insulating film. And forming the first insulating film on the third insulating film,

상기 공정 (c)에 있어서, 적어도 상기 제3 절연막의 도중까지 달하는 상기 오목부를 형성하는 부기 1∼7 중 어느 하나에 기재된 반도체 장치의 제조 방법.The method for manufacturing a semiconductor device according to any one of Supplementary Notes 1 to 7, wherein the step (c) includes forming the concave portion reaching at least the middle of the third insulating film.

(부기 9) 상기 제1 절연 재료가, SiC, SiOC, 및 SiOCH로 이루어지는 그룹으로부터 선택된 하나의 재료인 부기 1∼8 중 어느 하나에 기재된 반도체 장치의 제조 방법.(Supplementary Note 9) The method for manufacturing a semiconductor device according to any one of Supplementary Notes 1 to 8, wherein the first insulating material is one material selected from the group consisting of SiC, SiOC, and SiOCH.

(부기 10) 상기 제2 절연 재료가 산화 실리콘인 부기 1∼9 중 어느 하나에 기재된 반도체 장치의 제조 방법.(Supplementary Note 10) The method for manufacturing a semiconductor device according to any one of Supplementary Notes 1 to 9, wherein the second insulating material is silicon oxide.

(부기 11) 상기 배선층이 구리 또는 구리를 주성분으로 하는 합금으로 형성되어 있는 부기 1∼10 중 어느 하나에 기재된 반도체 장치의 제조 방법.(Supplementary Note 11) The method for manufacturing a semiconductor device according to any one of Supplementary Notes 1 to 10, wherein the wiring layer is formed of copper or an alloy containing copper as a main component.

(부기 12) (a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성하는 공정과,(Supplementary note 12) (a) forming a first insulating film made of a first insulating material on a base substrate;

(b) 상기 제1 절연막 위에, 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과,(b) forming a second insulating film made of a second insulating material different from the first insulating material on the first insulating film;

(c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 그 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과,(c) forming a recess in the second insulating film and the first insulating film that extends at least to the middle of the first insulating film;

(d) 상기 오목부 내를 매립하도록, 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과,(d) depositing a wiring layer made of a conductive material on the second insulating film so as to fill the recess;

(e) 상기 배선층을 연마하여, 상기 오목부 내에 그 배선층을 남기는 공정과,(e) polishing the wiring layer and leaving the wiring layer in the recess;

(f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정을 갖는 배선 형성 방법.and (f) polishing the wiring layer and the second insulating film until the first insulating film is exposed.

이상 설명한 바와 같이, 본 발명에 따르면, 화학 기계 연마 후의 기판 표면의 요철을 적게 할 수 있다.As described above, according to the present invention, the unevenness of the surface of the substrate after chemical mechanical polishing can be reduced.

Claims (8)

(a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성하는 공정과,(a) forming a first insulating film made of a first insulating material on the base substrate; (b) 상기 제1 절연막 위에, 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과,(b) forming a second insulating film made of a second insulating material different from the first insulating material on the first insulating film; (c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 그 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과,(c) forming a recess in the second insulating film and the first insulating film that extends at least to the middle of the first insulating film; (d) 상기 오목부 내를 매립하도록, 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과,(d) depositing a wiring layer made of a conductive material on the second insulating film so as to fill the recess; (e) 상기 배선층을 연마하여, 상기 오목부 내에 그 배선층을 남기는 공정과,(e) polishing the wiring layer and leaving the wiring layer in the recess; (f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정(f) polishing the wiring layer and the second insulating film until the first insulating film is exposed 을 갖는 반도체 장치의 제조 방법.The manufacturing method of the semiconductor device which has. 제1항에 있어서,The method of claim 1, 상기 공정 (e)은, 상기 배선층의 연마 속도가 상기 제2 절연막의 연마 속도보다도 빠른 조건에서, 상기 배선층을 연마하는 반도체 장치의 제조 방법.The said process (e) is a manufacturing method of the semiconductor device which grinds the said wiring layer on the conditions on which the polishing rate of the said wiring layer is faster than the polishing rate of the said 2nd insulating film. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 공정 (f)는, 상기 제2 절연막의 연마 속도가 상기 배선층의 연마 속도보다도 빠른 조건에서, 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 반도체 장치의 제조 방법.In the step (f), the wiring layer and the second insulating film are polished until the first insulating film is exposed under conditions in which the polishing rate of the second insulating film is faster than the polishing rate of the wiring layer. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 공정 (e)는, 상기 배선층의 표면에 나타나는 디싱의 최심부(最深部)가, 상기 제2 절연막의 저면보다도 높은 상태에서, 연마를 종료하는 반도체 장치의 제조 방법.The said process (e) is a manufacturing method of the semiconductor device which complete | finishes grinding in the state in which the deepest part of the dish appearing on the surface of the said wiring layer is higher than the bottom face of the said 2nd insulating film. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 제1 절연막의 표면이 소수성(疎水性)인 반도체 장치의 제조 방법.The manufacturing method of the semiconductor device whose surface of the said 1st insulating film is hydrophobic. 제1항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 5, 상기 공정 (a)가, 상기 제1 절연막을 형성하기 전에, 상기 기초 기판 위에, 상기 제1 절연막보다도 유전율이 낮은 유기 절연 재료 또는 다공질 절연 재료로 이루어지는 제3 절연막을 형성하는 공정을 포함하며, 이 제3 절연막 위에 상기 제1 절연막을 형성하고,The step (a) includes a step of forming a third insulating film made of an organic insulating material or a porous insulating material having a lower dielectric constant than the first insulating film on the base substrate before forming the first insulating film. Forming the first insulating film on the third insulating film, 상기 공정 (c)는, 적어도 상기 제3의 절연막의 도중까지 달하는 상기 오목부를 형성하는 반도체 장치의 제조 방법.The said process (c) forms the said recessed part which reaches at least the middle of the said 3rd insulating film. The manufacturing method of the semiconductor device. 제1항 내지 제6항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 제1 절연 재료가, SiC, SiOC, 및 SiOCH로 이루어지는 그룹으로부터 선택된 하나의 재료인 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device, wherein the first insulating material is one material selected from the group consisting of SiC, SiOC, and SiOCH. 제1항 내지 제7항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 7, 상기 제2 절연 재료가 산화 실리콘인 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device, wherein the second insulating material is silicon oxide.
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