KR20030091663A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20030091663A
KR20030091663A KR10-2003-0011623A KR20030011623A KR20030091663A KR 20030091663 A KR20030091663 A KR 20030091663A KR 20030011623 A KR20030011623 A KR 20030011623A KR 20030091663 A KR20030091663 A KR 20030091663A
Authority
KR
South Korea
Prior art keywords
film
capacitor
lower electrode
insulating film
forming
Prior art date
Application number
KR10-2003-0011623A
Other languages
English (en)
Inventor
사또나오유끼
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030091663A publication Critical patent/KR20030091663A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47C—CHAIRS; SOFAS; BEDS
    • A47C7/00—Parts, details, or accessories of chairs or stools
    • A47C7/02—Seat parts
    • A47C7/14—Seat parts of adjustable shape; elastically mounted ; adaptable to a user contour or ergonomic seating positions
    • A47C7/144—Seat parts of adjustable shape; elastically mounted ; adaptable to a user contour or ergonomic seating positions with array of movable supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

강유전체 캐패시터를 갖는 반도체 장치에 관한 것으로, 금속 배선과의 접속을 양호하게 행할 수 있는 하부 전극을 갖는 캐패시터를 구비하는 것을 목적으로 한다. 반도체 기판(1)의 상측에 형성된 제1 절연막(11)과, 제1 절연막(11) 위에 형성되면서 폭이 높이보다 큰 그레인의 티탄 산화물로 이루어지는 밀착층(12a)과, 밀착층(12a) 위에 형성된 귀금속을 포함하는 캐패시터 하부 전극(13a)과, 캐패시터 하부 전극(13a) 위에 형성된 강유전체 재료로 이루어지는 캐패시터 유전체막(14a)과, 캐패시터 유전체막(14a) 위에 형성된 캐패시터 상부 전극(15a)을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 강유전체 캐패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
전원을 차단해도 정보를 기억할 수 있는 불휘발성 메모리로서, 플래시 메모리나 강유전체 메모리(FeRAM)가 알려져 있다.
플래시 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 내에 매립한 부유 게이트를 갖고, 기억 정보를 나타내는 전하를 부유 게이트에축적함으로써 정보를 기억한다. 정보의 기입, 소거에는 게이트 절연막을 통과하는 터널 전류를 흘릴 필요가 있어, 비교적 높은 전압을 필요로 한다.
FeRAM은 강유전체의 히스테리시스 특성을 이용하여 정보를 기억하는 강유전체 캐패시터를 갖는다. 강유전체 캐패시터에서 상부 전극과 하부 전극 사이에 형성되는 강유전체막은 상부 전극 및 하부 전극 사이에 인가하는 전압에 따라 분극을 발생시키고, 인가 전압을 제거해도 분극을 유지하는 자발 분극을 갖는다.
인가 전압의 극성을 반전시키면, 자발 분극의 극성도 반전한다. 이 자발 분극의 극성, 크기를 검출하면 정보를 읽어낼 수 있다. FeRAM은 플래시 메모리와 비교하여 저전압으로 동작하고, 전력 절약화로 고속의 기입이 가능하다는 이점이 있다.
FeRAM의 메모리 셀에 사용되는 캐패시터는 상면에 배선 컨택트 영역을 갖는 구조의 플래너형이 이용되고 있다.
플래너형의 강유전체 캐패시터는, 예를 들면 도 1의 (a) 및 (b)에 도시한 바와 같은 공정에 의해 형성된다.
우선, 도 1의 (a)에 도시한 바와 같이, 실리콘 기판(101)을 피복하는 층간 절연막(102) 위에 산화 금속막(103), 제1 금속막(104), 강유전체막(105), 제2 금속막(106)을 형성한다. 이어서, 도 1의 (b)에 도시한 바와 같이, 제2 금속막(106)을 패터닝함으로써 캐패시터 상부 전극(106a)으로 이루어지며, 또한 강유전체막(105)을 패터닝함으로써 캐패시터 유전체막(105a)으로 이루어진다. 또한, 제1 금속막(104) 및 산화 금속막(103)을 패터닝함으로써 제1 금속막(104)을 캐패시터하부 전극(104a)으로 한다.
그런데, 일본 특개평10-22463호 공보에는, 산화 금속막(103)으로서 산화 티탄막을 형성하고, 제1 금속막(104)으로서 플래티늄, 플래티늄 합금, 이리듐, 산화이리듐 등의 금속막을 형성하고 있다. 그 문헌에는, 1 공정에 의해 산화 티탄막을 형성하는 방법으로서, 산소 도입 전자 빔 증착법, 산소 도입 RF 스퍼터링법, 산소 도입 DC 스퍼터링법을 예로 들 수 있다. 또한, 복수의 공정에서 산화 티탄막을 형성하는 방법으로서, DC 스퍼터링법, RF 스퍼터링법 또는 전자 빔 증착법으로 티탄막을 형성한 후에 그 티탄막의 일부를 산소 분위기 내에서 어닐링하여 부분 산화하는 방법이 기재되어 있다.
그런데, 캐패시터 유전체막(105a)을 구성하는 강유전체막(105), 예를 들면 PZT 막의 자발 분극을 크게 하기 위해서는 하부 전극(104a)을 구성하는 플래티늄막의 <222>면 배향 강도를 크게 할 필요가 있다. 또한, 플래티늄막의 <222>면 배향 강도를 크게 하기 위해서는 산화 티탄막의 면 배향의 <200>면 배향 강도를 크게 할 필요가 있다.
산화 티탄막의 <200>면의 배향 강도를 크게 하기 위해서는, 절연막 위에 티탄막을 형성한 후에, 산소 분위기 내에서 티탄막을 산화하여 산화 티탄막을 형성하는 것이 바람직하다.
그러나, 산화 분위기 내에 산소 가스만을 도입하여 티탄막을 산화하여 산화 티탄막을 형성하면, 산화 티탄막의 표면이 거칠어지며, 이에 따라 산화 티탄막 위의 플래티늄막의 표면도 거칠어질 우려가 있다.
하부 전극을 구성하는 플래티늄막의 표면의 거칠기가 커지면, 캐패시터 하부 전극과 인출 배선과의 접속에 불량이 발생할 우려가 있다. 예를 들면, 알루미늄으로 이루어지는 배선을 티탄 배리어 메탈막을 개재하여 하부 전극에 접속하는 구조에서는 캐패시터 하부 전극의 표면의 거칠지가 커지면, 알루미늄 배선과 플래티늄막이 반응하여 접속 불량이 발생하기 쉬워진다.
본 발명의 목적은, 배선과의 접속을 양호하게 행할 수 있는 하부 전극을 갖는 캐패시터를 구비한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1의 (a) 및 (b)는 종래의 캐패시터 형성 공정을 도시한 단면도.
도 2의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 1).
도 3의 (a)∼(c)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 2).
도 4의 (a)∼(c)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 3).
도 5의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 5).
도 6은 본 발명의 실시예에 따른 반도체 장치의 캐패시터 하부 전극의 밀착층을 구성하는 산화 티탄막의 형성 조건에 대한 XRD 패턴의 <200>면 배향 적분 강도와 <200>면 배향 반값 폭의 의존성을 도시한 도면.
도 7은 산소 유량비를 1%로 하여 티탄막을 산화하여 형성된 산화 티탄막을 도시한 도면.
도 8은 산소 유량비를 100%로 하여 티탄막을 산화하여 형성된 산화 티탄막을도시한 도면.
도 9는 산소 유량비를 서로 다르게 하여 티탄막을 산화하여 형성된 산화 티탄막 위에 형성되는 플래티늄막의 XRD 패턴의 <222>면 배향 적분 강도를 도시한 도면.
도 10은 캐패시터 하부 전극을 구성하는 Pt의 성막 온도와 FeRAM의 불량율의 관계를 도시한 도면.
도 11은 본 발명의 실시예에 따른 반도체 장치의 캐패시터와 동일한 구조를 갖는 모니터용 캐패시터를 도시한 평면도.
도 12의 (a) 및 (b)는 도 11에 도시한 모니터용 캐패시터를 구성하는 플래티늄 하부 전극의 형성 조건의 상위에 따른 하부 전극 컨택트 영역의 열화의 유무를 도시한 평면도.
도 13은 기판 온도 550℃에서 형성된 플래티늄으로 이루어지는 캐패시터 하부 전극과 알루미늄 배선과의 접속 부분을 도시한 단면도.
도 14는 기판 온도 100℃로 형성된 플래티늄으로 이루어지는 캐패시터 하부 전극과 알루미늄 배선과의 접속 부분을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리 절연막
3a : p 웰
3b : n 웰
4 : 게이트 절연막
5a∼5c : 게이트 전극
6 : 측벽 절연막
7a, 7b : n형 불순물 확산 영역
8a, 8b : p형 불순물 확산 영역
11 : 층간 절연막
12 : Ti막
12a : TiOx막
13 : 제1 도전막
13a : 캐패시터 하부 전극
상기한 과제는 반도체 기판의 상방에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성되면서 폭이 높이보다 큰 그레인의 티탄 산화물로 이루어지는 밀착층과, 상기 밀착층 위에 형성된 귀금속을 포함하는 캐패시터 하부 전극과, 상기 캐패시터 하부 전극 위에 형성된 강유전체 재료로 이루어지는 캐패시터 유전체막과, 상기 캐패시터 유전체막 위에 형성된 캐패시터 상부 전극을 갖는 것을 특징으로 하는 반도체 장치에 의해 해결된다.
상기한 과제는 반도체 기판의 상방에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 티탄막을 형성하는 공정과, 산소 가스 유량비를 50% 이하로 하여 도입한 분위기 내에서 상기 티탄막을 산화하여 산화 티탄막을 형성하는 공정과, 상기 산화 티탄막 위에 귀금속으로 이루어지는 제1 도전막을 형성하는 공정과, 상기 제1 도전막 위에 강유전체막을 형성하는 공정과, 상기 강유전체막 위에 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 패터닝함으로써 캐패시터의 상부 전극을 형성하는 공정과, 상기 유전체막을 패터닝함으로써 상기 캐패시터의 유전체막을 형성하는 공정과, 상기 제1 도전막을 패터닝함으로써 상기 캐패시터의 하부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
본 발명에 따르면, 캐패시터를 구성하는 귀금속으로 이루어지는 하부 전극과 그 아래의 절연막 사이에, 폭이 높이보다 큰 그레인의 티탄 산화물로 이루어지는 밀착층을 갖고 있다. 그와 같은 그레인 사이즈의 티탄 산화막은 산소 가스 유량비를 50% 이하, 바람직하게는 10% 이하로 하여 도입한 분위기 내에서 티탄막을 가열하면서 산화함으로써 형성된다.
그 티탄 산화막은, 산소 유량비 100%의 조건에서 티탄막을 산화하여 형성된 티탄 산화막과 비교하여, 그레인의 어스펙트비가 작아지고, 또한 <200>면의 배향 강도가 높아, 평탄성이 우수하다.
밀착층의 표면의 평탄성 향상에 수반하여, 그 위에 형성되는 하부 전극의 평탄성도 좋아지며, 하부 전극에 접속되는 배선과의 컨택트도 양호해진다. 또한, 밀착층의 <200>면 배향 강도가 높아질수록, 그 위에 형성되는 하부 전극용 금속막, 예를 들면 플래티늄막의 <222>면 배향 강도가 높아진다. 하부 전극의 <222>면의 배향 강도가 높아지면, 그 위에 형성되는 강유전체막의 막질도 향상한다.
또한, 캐패시터의 하부 전극을 플래티늄막으로 구성하는 경우에, 플래티늄막을 100℃ 이하의 온도에서 스퍼터링법에 의해 형성하고 있다. 이에 따라, 도전성기초막, 예를 들면 질화 티탄막을 개재하여 캐패시터 하부 전극에 알루미늄 배선을 접속하면, 그 컨택트 부분에는 알루미늄과 플래티늄의 반응 생성물이 거의 형성되지 않게 된다.
이하에 본 발명의 실시예를 도면에 기초하여 설명한다.
도 2∼도 5는 본 발명의 실시예에 따른 반도체 기억 장치의 형성 공정을 도시한 단면도이다.
우선, 도 2의 (a)에 도시한 단면 구조를 형성하기까지의 공정을 설명한다.
도 2의 (a)에서, p형 실리콘(반도체) 기판(1)의 표면에는 LOCOS(Local Oxidation of Silicon)법에 의해 소자 분리 절연막(2)이 형성된다. 또, 소자 분리 절연막(2)으로서, STI(Shallow Trench Isolation) 구조를 채용해도 된다.
소자 분리 절연막(2)을 형성한 후에, 실리콘 기판(1)의 메모리 셀 영역 A와 주변 회로 영역 B에서의 소정의 활성 영역(트랜지스터 형성 영역)에 p형 불순물과 n형 불순물을 선택하여 도입함으로써, 메모리 셀 영역 A의 활성 영역에 p 웰(3a)을 형성하고, 주변 회로 영역 B의 활성 영역에 n 웰(3b)을 형성한다.
또, 도 2∼도 5에서 p 웰(3a)의 일부는 생략되어 도시되어 있다. 또한, 주변 회로 영역 B에서는 CMOS를 형성하기 때문에 p 웰(도시되지 않음)도 형성된다.
그 후, 실리콘 기판(1)의 표면을 열 산화하여, p 웰(3a)과 n 웰(3b)의 각 표면 위에서 게이트 절연막(4)으로서 사용되는 실리콘 산화막을 형성한다.
이어서, 소자 분리 절연막(2) 및 게이트 절연막(4) 위에 다결정 또는 비정질의 실리콘막과 텅스텐 실리사이드막을 순서대로 형성한다. 그리고, 실리콘막 및텅스텐 실리사이드막을 포토리소그래피법에 의해 소정의 형상으로 패터닝하여, p 웰(3a) 위에 게이트 전극(5a, 5b)을 형성하고, n 웰(3b) 위에 게이트 전극(5c)을 형성한다. 또, p 웰(3a) 위의 한쪽 게이트 전극(5b)은 일부가 생략되어 도시되어 있다.
메모리 셀 영역 A에서는, p 웰(3a) 위에는 2개의 게이트 전극(5a, 5b)이 거의 평행하게 간격을 두고 형성되며, 이들 게이트 전극(5a, 5b)은 소자 분리 절연막(2) 위에 연장하여 워드선으로 된다.
이어서, 메모리 셀 영역 A의 p 웰(3a) 내의, 게이트 전극(5a, 5b) 양측에 n형 불순물을 이온 주입하여, n 채널 MOS 트랜지스터 T1, T2의 소스/드레인이 되는 제1, 제2 n형 불순물 확산 영역(7a, 7b) 및 제3 n형 불순물 확산 영역(도시되지 않음)을 형성한다. p 웰(3a) 중앙에 위치하는 제2 n형 불순물 확산 영역(7b)은 후술하는 비트선에 전기적으로 접속되고, 또한 p 웰(3a) 양측에 위치하는 제1 n형 불순물 확산 영역(7a)과 제3 n형 불순물 확산 영역(도시되지 않음)은 후술하는 캐패시터에 전기적으로 접속된다.
계속해서, 주변 회로 영역 B의 n 웰(3b) 내의, 게이트 전극(5c) 양측에 p형 불순물을 이온 주입하여, p 채널 MOS 트랜지스터 T3소스/드레인으로 되는 제1, 제2 p형 불순물 확산 영역(8a, 8b)을 형성한다.
그 후에, 실리콘 기판(1), 소자 분리 절연막(2) 및 게이트 전극(5a, 5b, 5c) 위에 절연막을 형성한다. 그리고, 절연막을 에치백함으로써, 게이트 전극(5a∼5c)의 양측 부분에 측벽 절연막(6)으로서 남긴다. 그 절연막으로서, 예를 들면 CVD법에 의해 형성되는 산화 실리콘(SiO2)을 사용한다.
또한, p 웰(3a) 위의 게이트 전극(5a, 5b) 및 측벽 절연막(6)을 마스크로 하여, 제1, 제2 n형 불순물 확산 영역(7a, 7b) 및 제3 n형 불순물 확산 영역에 n형 불순물을 이온 주입함으로써 n형 불순물 확산 영역을 LDD 구조로 한다. 또한, n 웰(3b) 위의 게이트 전극(5c) 및 측벽 절연막(6)을 마스크로 하여 p형 불순물 확산 영역(8a, 8b)에 p형 불순물을 이온 주입함으로써 p형 불순물 확산 영역(8a, 8b)을 LDD 구조로 한다.
또, 상기한 n형 불순물과 p형 불순물의 분리는 도시하지 않은 레지스트 패턴을 사용하여 행해진다.
이에 따라, 제1 및 제2 n형 불순물 확산 영역(7a, 7b)과 게이트 전극(5a)을 갖는 제1 nMOS 트랜지스터 T1의 형성과, 제2 n형 불순물 확산 영역(7b)과 제3 n형 불순물 확산 영역과 게이트 전극(5b)을 갖는 제2 nMOS 트랜지스터 T2의 형성이 종료하고, 또 제1 및 제2 p형 불순물 확산 영역(8a, 8b)과 게이트 전극(5c)을 갖는 pMOS 트랜지스터 T3의 형성이 종료한다.
그 후에, nMOS 트랜지스터 T1, T2및 pMOS 트랜지스터 T3을 피복하는 커버막(10)을 실리콘 기판(1) 위에 플라즈마 CVD법에 의해 형성한다. 커버막(10)으로 하여 예를 들면 산질화 실리콘(SiON)막을 형성한다.
이어서, TEOS 가스를 이용하는 플라즈마 CVD법에 의해, 산화 실리콘(SiO2)막을 약 1.0㎛의 두께로 성장하고, 이 산화 실리콘막을 제1 층간 절연막(11)으로서 사용한다.
계속해서, 제1 층간 절연막(11)의 치밀화 처리로서, 상압의 질소 분위기 내에서 제1 층간 절연막(11)을 650℃의 온도로 30분간 열 처리한다. 그 후에, 제1 층간 절연막(11)의 상면을 화학 기계 연마(CMP ; Chemical Mechanical Polishing)법에 의해 연마하여 평탄화한다.
이어서, 도 2의 (b)에 도시한 바와 같이, 제1 층간 절연막(11) 위에 스퍼터링법에 의해 티탄(Ti)막(12)을 50㎚ 이하, 예를 들면 20㎚ 정도의 두께로 형성한다. Ti 막(12)의 형성 공정에서는 실리콘 기판(1)을 실온∼150℃의 온도로 제어한다. 실온은 예를 들면 20℃이다.
계속해서, 실리콘 기판(1)을 가열로 내에 반입한다. 그리고, 가열로(도시하지 않음) 내에 아르곤(Ar) 가스를 1980cc/min.의 조건으로 도입함과 함께, 산소(O2) 가스를 20cc/min. 의 조건으로 도입한다.
그리고, 도 3의 (a)에 도시한 바와 같이, 가열로 내의 산소 함유 분위기 내에서 기판 온도 400∼1000℃, 예를 들면 700℃, 산화 시간 10∼120초, 예를 들면 20초 조건의 RTA(Rapid Thermal Annealing)에 의해, Ti 막(12)의 전체를 산화하여 산화 티탄(TiOx)막(12a)을 형성한다. 또, 가열로 내부는 상압으로 한다.
그와 같은 조건에 의해 형성된 산화 티탄막(12a)은 가열로에 산소만을 도입함으로써 형성된 산화 티탄막과 비교하여, <200>면 배향 강도가 높아지고, 또한 산화 티탄막(12a)을 구성하는 산화 티탄의 그레인의 어스펙트비도 작아지며, 또한 표면 거칠기도 적어졌다. 어스펙트비는 그레인의 폭에 대한 높이의 비율이다. 산화 티탄막의 상세한 내용에 대해서는 후술하겠다.
또, 산화 티탄막(12a)은 후술하는 플래티늄막과 제1 층간 절연막(11)의 밀착층이며, 혹은 후술하는 플래티늄막의 기초층이다. 밀착층은 그 기능으로부터 봤을 때, 수㎚∼50㎚은 필요하게 된다.
이어서, 도 3의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 산화 티탄막(12a) 위에 제1 도전막(13)으로서 플래티늄(Pt)막을 형성한다. Pt 막은 기판 온도를 예를 들면 100℃ 이하, 50℃ 이상으로 설정하면서 스퍼터링법에 의해 형성된다. 이 경우, Pt 막의 두께를 100∼300㎚, 예를 들면 150㎚ 정도로 한다. 이 Pt 막의 <222>면 배향 강도는 산화 티탄막(12a)의 <200>면 배향 강도에 의존하여 높아지며, 또한 표면 거칠기도 적어졌다. Pt 막의 상세한 내용에 대해서는 후술하겠다.
그 후에, 강유전체막(14)으로서 두께 100∼300㎚의 티탄산지르콘산납(PZT ; Pb(Zr1-xTix)O3)막을 RF 스퍼터링법에 의해 제1 도전막(13) 위에 형성한다. PZT 막을 구성하는 Pb, Zr 및 Ti의 조성은, 예를 들면 Pb/(Zr+Ti) = 1.10∼1.15의 범위가 되도록 한다.
또, 강유전체층(14)의 형성 방법은, 그 외에 MOD(metal organic deposition)법, MOCVD(유기 금속 CVD)법, 졸·겔법 등이 있다. 또한, 강유전체층(14)의 재료로는 PZT 외에 PLCSZT, PLZT와 같은 다른 PZT계 재료나, SrBi2Ta2O9(SBT, Y1), SrBi2(Ta, Nb)2O9(SBTN, YZ) 등의 Bi층형상 구조 화합물, 그 밖의 금속 산화물 강유전체를 채용해도 된다.
이어서, 강유전체막(14)을 구성하는 PZT 막의 결정화 처리로서, 산소 분위기 내에서 온도 585℃ 정도, 90초간 정도의 조건에서 RTA(Rapid Thermal Annealing)를 행한다.
이어서, 강유전체막(14) 위에 제2 도전막(15)으로서 산화이리듐(IrOx)막을 2 단계의 반응성 스퍼터링법에 의해 형성한다. 제1 단계로서, IrOx 막을 25∼100㎚의 두께로 형성한다. 이 경우, 스퍼터링 분위기에 도입하는 가스는 아르곤 가스를 100cc/min. 로 하고, 산소(O2) 가스를 30∼60cc/min. 로 한다. 이 후에, 산소 분위기 내에서 온도 725℃ 정도에서 20 정도의 조건에서, IrOx막에 RTA를 행한다. 또한, 제2 단계로서, 또한 IrOx막을 100∼225㎚의 두께로 형성한다. 이 경우, 스퍼터링 분위기에 도입하는 아르곤 가스와 산소 가스를 동일한 유량으로 한다.
이어서, 도 3의 (c)에 도시한 구도를 형성하기까지의 공정을 설명한다.
우선, 제2 도전막(15)을 패터닝함으로써 메모리 셀 영역 A의 소자 분리 절연막(2) 상방에 복수의 캐패시터 상부 전극(15a)을 형성한다. 계속해서, 강유전체막(14)을 패터닝하여 캐패시터 유전체막(14a)을 형성한다.
이 후에, 캐패시터 상부 전극(15a), 캐패시터 유전체막(14a) 및 제1 도전막(13) 위에 캐패시터 보호 절연막(16)으로서 알루미나막을 스퍼터링에 의해 약 20∼50㎚ 정도의 두께로 형성한다. 또, 캐패시터 보호 절연막(16)으로는 알루미나막 외에 PZT, 질화 실리콘막, 또는 질화 산화 실리콘막 등을 이용해도 된다.
이어서, 도 4의 (a)에 도시한 바와 같이, 레지스트 마스크(도시하지 않음)를 이용하여 캐패시터 보호 절연막(16), 제1 도전막(13) 및 산화 티탄막(12a)을 패터닝함으로써, 복수의 캐패시터 상부 전극(15a)의 하방에서 워드선(게이트 전극)의 연장 방향으로 신장하는 스트라이프 형상으로 한다. 이에 따라, 제1 도전막(13)으로 이루어지는 캐패시터 하부 전극(13a)이 형성된다. 또, 산화 티탄막(12a)도 캐패시터 하부 전극(13a)의 일부라고 생각해도 된다.
하나의 캐패시터 상부 전극(15a)과 그 하측의 캐패시터 유전체막(14a)과 캐패시터 하부 전극(13a)에 의해, 하나의 캐패시터 Q가 구성된다.
이어서, 도 4의 (b)에 도시한 바와 같이, 캐패시터 보호 절연막(16), 제1 층간 절연막(11) 및 캐패시터 Q 위에, 제2 층간 절연막(17)으로서 산화 실리콘막을 약 1㎛의 두께로 형성한다. 이 산화 실리콘막은 TEOS를 이용하여 CVD법에 의해 형성된다. 계속해서, 제2 층간 절연막(17)의 상면을 CMP법에 의해 평탄화한다. 이 예에서는, CMP 후의 제2 층간 절연막(17)의 나머지 막 두께는, 메모리 셀 영역 A의 캐패시터 위에서 약 300㎚ 정도로 한다.
이어서, 도 4의 (c)에 도시한 구조를 형성하기까지의 공정에 대하여 설명한다.
우선, 제2 층간 절연막(17), 제1 층간 절연막(11) 및 커버막(10)을 패터닝함으로써, 제1, 제2 n형 불순물 확산 영역(7a, 7b) 위에 각각 제1, 제2 컨택트홀(17a, 17b)을 형성함과 동시에, 제1, 제2 p형 불순물 확산 영역(8a, 8b) 위에 각각 제3, 제4 컨택트홀(17c, 17d)을 형성한다.
제1 컨택트홀(17a)은 메모리 셀 영역 A에서의 p 웰(3a)의 양측 가까이에 형성되는 n형 불순물 확산 영역(7a) 위에 형성된다. 또한, 제2 컨택트홀(17b)은 p 웰(3a) 중앙에서 2개의 게이트 전극(5a, 5b) 사이에 개재되는 제2 n형 불순물 확산 영역(7b) 위에 형성된다.
계속해서, 제1∼제4 컨택트홀(17a∼17d) 내와 제2 층간 절연막(17) 위에, 막 두께 20㎚의 Ti 막과 막 두께 50㎚의 TiN 막을 스퍼터링에 의해 순서대로 형성하고, 또한 TiN 막 위에 W 막을 CVD법에 의해 형성한다. W 막은 제1∼제4 컨택트홀(17a∼17d) 내를 완전하게 매립하는 두께로 형성된다.
또한, Ti막, TiN 막 및 W 막을 CMP 법에 의해 연마하여 제2 층간 절연막(17)의 상면으로부터 제거한다. 이에 따라, 제1∼제4 컨택트홀(17a∼17d) 내에 남겨진 Ti막, TiN 막 및 W 막을 각각 제1∼제4 도전성 플러그(18a∼18d)로서 사용한다.
그 후에, 제1∼제4 도전성 플러그(18a∼18d)와 제2 층간 절연막(17) 위에, 산화 방지막(19)으로서 질화 실리콘막을 형성한다.
이어서, 도 5의 (a)에 도시한 바와 같이, 산화 방지막(19)과 제2 층간 절연막(17)을 패터닝함으로써, 캐패시터 상부 전극(15a) 위와, 캐패시터 하부 전극(13a)의 컨택트 영역 위에 각각 제5, 제6 컨택트홀(19a, 19b)을 형성한다.
이어서, 산소 분위기 내에서 약 500∼600℃, 60분간의 어닐링에 의해 캐패시터 유전체막(14a)을 구성하는 강유전체막(14)의 결정성을 회복시킨다. 이 경우, 제1∼제4 도전성 플러그(18a∼18d)를 구성하는 텅스텐의 산화는 산화 방지막(19)에 의해 방지된다. 그 후, 산화 방지막(19)은 에치백에 의해 제거된다.
이어서, 제2 층간 절연막(17) 위와 제1∼제4 도전성 플러그(18a∼18d) 위에 금속막을 형성한다. 금속막으로서, 제2 층간 절연막(17) 위에서 예를 들면 막 두께 150㎚의 질화 티탄(TiN)막과 막 두께 500㎚의 알루미늄막과 막 두께 5㎚의 Ti 막과 막 두께 100㎚의 TiN 막을 순서대로 형성한다.
이어서, 금속막을 포토리소그래피법에 의해 패터닝함으로써, 도 5의 (b)에 도시한 바와 같은 제1∼제4 알루미늄 배선(20a∼20d)과 도전성 패드(20e)를 형성한다.
메모리 셀 영역 A 내의 제1 알루미늄 배선(20a)은, 제1 도전성 플러그(18a) 위로부터 제5 컨택트홀(19a) 내로 연장하여 캐패시터 상부 전극(15a)과 제1 도전성 플러그(18a)를 전기적으로 접속한다. 이에 따라, 캐패시터 상부 전극(15a)은 제1 알루미늄 배선(20a)과 제1 도전성 플러그(18a)를 통해 제1 n형 불순물 확산 영역(7a)에 전기적으로 접속된다. 또한, 메모리 셀 영역 A 내의 제2 알루미늄 배선(20b)은 제6 컨택트홀(19b)을 통해 캐패시터 하부 전극(13a)에 접속된다.
제3, 제4 알루미늄 배선(20c, 20d)은 각각 주변 회로 영역 B의 제3, 제4 도전성 플러그(18c, 18d)를 통해 p형 불순물 확산 영역(8a, 8b)에 전기적으로 접속된다.
메모리 셀 영역 A 내의 도전성 패드(20e)는 제2 도전성 플러그(18b) 위에 섬 형상으로 형성되고, 또한 그 상방에 형성되는 비트선(도시되지 않음)에 전기적으로 접속된다. 도전성 패드(20e)와 제2 도전성 플러그(18b)는 비트선과 제2 n형 불순물 확산 영역(7b)을 전기적으로 접속하기 위해 형성된다.
제1∼제4 배선(20a∼20d) 및 도전성 플러그(20e)를 형성한 후에, 또한 제3 층간 절연막을 형성하고, 도전성 플러그를 형성하고, 또한 제3 층간 절연막 위에 비트선 등을 형성하지만, 그 상세한 내용은 생략한다.
그런데, 상기한 캐패시터 하부 전극(13a)의 기초가 되는 산화 티탄막(12a)의 <200>면 배향 강도는, Ti 막(12)의 산화 조건에 의해 차이가 생기는 것이 실험에 의해 분명해졌다.
우선, 실리콘 기판 위에 형성된 산화 실리콘으로 이루어지는 절연막 위에 티탄막을 20㎚의 두께로 형성한 시료를 복수개 준비하고, 이들 시료의 티탄막을 상압의 로 내에서 다양한 조건에서 산화하여 산화 티탄막을 형성하였다.
제1 산화 조건은 기판 온도 700℃, 산소(O2) 가스 유량을 20cc/min., 아르곤 가스 유량을 1980cc/min. 으로하고 산화 시간을 20초로 한다. 제2 산화 조건은 기판 온도 700℃, 산소(O2) 가스 유량을 1000cc/min., 아르곤 가스 유량을 1000cc/min. 로하고 산화 시간을 20초로 한다. 제3 산화 조건은, 기판 온도 700℃, 산소(O2) 가스 유량을 2000cc/min., 아르곤 가스 유량을 0cc/min. 로하고 산화 시간을 20초로 한다.
즉, 제1∼제3 산화 조건에서는, 산소와 아르곤의 혼합 가스의 총 유량을 일정하게 하고, 혼합 가스 내의 산소 유량비(산소 농도)를 바꾸고, 그 밖의 산화 조건을 동일하게 하였다.
제1 산화 조건에서는 산소·아르곤 혼합 가스 내의 산소 유량비는 1%이고, 제2 산화 조건에서는 산소·아르곤 혼합 가스 내의 산소 유량비는 50%이고, 제3 산화 조건에서는 산소 유량비는 100%이다.
그리고, 제1∼제3 산화 조건에 의해 형성된 산화 티탄(TiOx)막에 대하여 <200> 배향 강도를 XRD(X-ray diffractometer)법에 의해 조사한 바, 도 6과 같은 결과가 얻어졌다.
도 6의 횡축은 Ti 막의 산화 공정에서의 산소 농도 또는 산소 유량을 도시하고, 종축은 산화 티탄막의 <200>의 XRD 패턴의 반값 폭과, 산화 티탄막의 <200>의 XRD 패턴의 적분 강도를 도시하고 있다.
도 6에 따르면, 산화 공정에서의 산소 농도의 차이에 의해 <200>의 반값 폭에 큰 차이는 보이지 않고, 제1∼제3 산화 조건에서 형성된 각각의 산화 티탄막에 <200>면이 나타나 있는 것을 알 수 있다. 그러나, 도 6에 따르면, 산소 농도의 차이에 의해 적분 강도가 상위하여 <200>면의 배향 강도가 서로 다른 것이 분명해졌다. 즉, 산소 농도가 낮을수록 <200>면 배향이 강해지는 것을 알 수 있다. 또한, 산소 유량비 50%로서 형성된 산화 티탄막의 적분 강도는, 산소 유량비 100%로서 형성된 산화 티탄막의 적분 강도의 2배 이상으로 되었다. 따라서, 티탄막의 산화 분위기에서의 산소 유량비를 50% 이하, 바람직하게는 1% 이하로 한다. 1% 이하의 산소 유량비이면, 미량이라도 되며, 0%보다도 커도 된다.
산소 유량비 1%의 산화 조건에서 형성된 산화 티탄막의 그레인 G의 상태를 도시하면 도 7과 같아진다. 또한, 산소 유량비 100%의 산화 조건에서 형성된 산화 티탄막의 그레인 G의 상태를 도시하면 도 8과 같아진다.
도 7, 도 8을 비교하면, 산화 티탄막의 그레인 G의 저면 폭 a와 높이 b의 관계에 대하여, 산소 유량비 1%의 산화 조건에서 형성된 산화 티탄의 그레인(입자) G의 크기는 a>b의 관계로 되고, 산소 유량비 100%의 산화 조건에서 형성된 산화 티탄의 그레인 G는 a<b의 관계로 된다. 즉, 산소 유량비 1%의 산화 조건에서 형성된 산화 티탄막의 그레인 G는 산소 유량비 100%의 산화 조건에서 형성된 산화 티탄막의 그레인 G와 비교하여, 상대적으로 사이즈가 크다. 또한, 산소 유량비 100%의 산화 조건에서 형성된 산화 티탄막의 표면은 산소 유량비 1%의 산화 조건에서 형성된 산화 티탄막의 표면보다도 거칠어져 있다. 산화 티탄막의 표면이 평탄해질수록, 그 위의 금속막의 평탄성도 향상한다.
또, 도 7, 도 8은 각각 SEM(scanning electron microscope)에 의해 촬영한 사진에 기초하여 도시되어 있다.
이어서, 산소 유량비 1%의 산화 조건에서 티탄막을 산화하여 형성된 산화 티탄막 위에 플래티늄막을 형성하였다. 또한, 산소 유량비 100%의 산화 조건에서 티탄막을 산화하여 형성된 산화 티탄막 위에 플래티늄막을 형성하였다. 그리고, 각각의 플래티늄막의 <222>면 배향 강도를 XRD 법에 의해 조사한 바, 도 9에 도시한바와 같은 결과가 얻어졌다. 즉, 산소 유량비 1%의 산화 조건에서 형성된 산화 티탄막 위의 플래티늄막의 <222>의 XRD 패턴의 적분 강도는 910000cps로 되었다. 이것에 대하여, 산소 유량비 100%의 산화 조건에서 형성된 산화 티탄막 위의 플래티늄막의 <222>의 XRD 패턴의 적분 강도는 340000cps로 되었다. 또, <222>면은 (111)면으로도 표시된다.
따라서, 도 6, 도 9에 따르면, 플래티늄막의 <222>면 배향 강도는 그 아래의 산화 티탄막의 <200>면 배향 강도에 의존하여 높아지는 것을 알 수 있다.
이어서, 캐패시터 하부 전극을 구성하는 플래티늄막의 성장 온도가 FeRAM의 불량율에 어떠한 영향을 미치게 할지에 대하여 실험한 바, 도 10에 도시한 바와 같은 결과가 얻어졌다.
불량율은 FeRAM 내의 복수의 캐패시터에 데이터를 기입한 후에, FeRAM을 150℃, 4 시간의 조건으로 가열하고, 계속해서 FeRAM 내의 복수의 캐패시터의 데이터를 예를 들면 85℃의 환경 하에서 읽어 내어, FeRAM 내의 복수의 캐패시터에 어느 정도의 비율로 데이터 판독 불량이 발생했는지를 나타내고 있다. 또, 캐패시터의 유전체막은 PZT로 구성되고, 상부 전극은 산화이리듐으로 구성되어 있다.
이에 따르면, 100℃에서 형성한 플래티늄의 하부 전극으로 구성되는 캐패시터를 복수개 갖는 제1∼제3 FeRAM은 550℃에서 형성한 플래티늄의 하부 전극으로 구성되는 캐패시터를 복수개 갖는 제4∼제6 FeRAM과 비교하여, 불량율이 대폭 낮아지는 것을 알았다.
따라서, 캐패시터 하부 전극이 되는 플래티늄막을 저온에서 형성함으로써,불량율이 작고 수율이 좋은 FeRAM을 형성할 수 있는 것을 알았다. 플래티늄막의 성장 온도는 100℃ 이하에서 50℃ 이상이 바람직하다.
플래티늄막을 저온에서 형성함으로써 디바이스 불량율을 저감시키는 요인 중 하나로, 하부 전극과 알루미늄 배선의 반응을 예로 들 수 있다.
도 11은 모니터용 캐패시터를 위에서 본 평면도로서, 층간 절연막(30) 위에 형성된 플래티늄으로 이루어지는 하부 전극(31) 위에는 PZT 막(도시되지 않음)을 개재하여 상부 전극(32)이 형성되어 있다. 하부 전극(31)은 상부 전극(32)으로부터 가로 방향으로 돌출된 컨택트 영역을 갖고 있다. 또한, 하부 전극(31) 및 상부 전극(32)은 절연막(도시되지 않음)으로 피복되어 있다. 상부 전극(32) 위에는 제1 컨택트홀(34)을 통해 제1 알루미늄 배선(33)이 접속되고, 제1 알루미늄 배선(33)은 제1 모니터 패드(35)에 전기적으로 접속되어 있다. 또한, 하부 전극(31)의 컨택트 영역에는, 제2 컨택트홀(36)을 통해 제2 알루미늄 배선(37)이 접속되고, 제2 알루미늄 배선(37)은 제2 모니터 패드(38)에 전기적으로 접속되어 있다. 제1 및 제2 알루미늄 배선(33, 37)은 알루미늄막을 상하로부터 질화 티탄막을 사이에 둔 3층 구조를 갖고 있다. 또, 하부 전극(31)과 층간 절연막(30) 사이에는 상기한 산화 티탄막(도시되지 않음)이 형성되어 있다.
스퍼터링에 의해 성막 온도(기판 온도) 550℃에서 형성된 플래티늄으로 구성한 하부 전극(31)을 갖는 캐패시터를 Q1로 한다. 또한, 스퍼터링에 의해 성막 온도 100℃에서 형성된 플래티늄으로 구성한 하부 전극(31)을 갖는 캐패시터를 Q2로 한다.
그리고, 캐패시터 Q1을 370℃, 0.5 시간의 조건으로 가열한 후에 현미경으로 위에서 관찰한 바, 도 12의 (a)에 도시한 바와 같이 하부 전극(31)과 제2 알루미늄 배선(37)의 컨택트 영역이 변색하였다. 이것에 대하여, 캐패시터 Q2를 370℃, 0.5 시간의 조건으로 가열한 후에 현미경으로 위에서 관찰한 바, 도 12의 (b)에 도시한 바와 같이, 하부 전극(31)과 제2 알루미늄 배선(37)의 컨택트 영역은 초기 상태로부터 변화가 보이지 않았다.
성막 550℃에서 형성한 플래티늄으로 하부 전극(31)을 구성한 캐패시터 Q1에 있어서, 알루미늄 배선(37)의 하층부를 구성하는 질화 티탄막을 통해 알루미늄막이 하부 전극(31)과 반응함으로써 컨택트 영역의 색이 변화했다고 생각되어진다.
그래서, 성막 온도 550℃에서 형성된 플래티늄의 하부 전극을 갖는 캐패시터를 약 370℃에서 가열한 후에, 하부 전극과 알루미늄 배선과의 컨택트 부분의 단면을 조사한 바, 도 13에 도시한 바와 같았다.
도 13에서, 산화 실리콘으로 이루어지는 제1 절연막(40) 위에는 캐패시터의 하부 전극(41)이 형성되고, 하부 전극(41) 및 제1 절연막(40) 위에 산화 실리콘으로 이루어지는 제2 절연막(42)이 형성되고, 제2 절연막(42) 중 하부 전극(41)의 컨택트 영역 위에 컨택트홀(43)이 형성되어 있다. 하부 전극(41)과 제1 절연막(40) 사이에는 아르곤과 산소의 혼합 가스 분위기에서 티탄막을 산화하여 이루어지는 산화 티탄막(44)이 형성되어 있다. 또한, 컨택트홀(43) 내와 제2 절연막(42) 위에는알루미늄막(46a)을 상하로부터 질화 티탄막(도전성 기초막 : 46b, 46c)을 사이에 둔 구조의 알루미늄 배선(46)이 형성되고, 알루미늄 배선(46)은 컨택트홀(43)을 통해 하부 전극(41)에 접속되어 있다. 또, 컨택트홀(43)의 바닥부에서, 알루미늄 배선(46)을 구성하는 하측의 질화 티탄막(46b)의 막 두께는 약 150㎚이다.
그와 같은 컨택트홀(43)의 바닥부에서, 알루미늄막(46a)은 질화 티탄막(46b)을 통해 하부 전극(41)과 반응하여 알루미늄과 플래티늄의 반응 생성물(47)이 형성되었다. 반응 생성물(47)의 체적이 증가하면, 하부 전극(41)의 컨택트 영역 주위에서 제2 절연막(42)이 부상하여 하부 전극(41)과 알루미늄 배선(46)이 컨택트 불량이 될 우려가 있다.
이것에 대하여, 성막 온도(기판 온도) 100℃에서 형성된 플래티늄의 하부 전극(41a)을 갖는 캐패시터를 370℃에서 가열한 후의 하부 전극(41a)과 알루미늄 배선(46)과의 컨택트 부분의 단면을 조사한 바, 도 14에 도시한 바와 같이 되었다. 도 14에서, 알루미늄 배선(46)과 하부 전극(41a) 사이에는 반응 생성물은 형성되어 있지 않았다. 또, 도 14에서 도 13과 동일한 부호는 동일한 요소를 도시하고 있다.
그런데, 플래티늄막은 성막 온도를 낮추어 형성함으로써, 플래티늄막의 수소 촉매 효과가 저감된다. 따라서, 낮은 성막 온도, 예를 들면 100℃ 이하에서 형성된 플래티늄으로 이루어지는 하부 전극을 갖는 강유전체 캐패시터는 환원 작용에 의한 열화가 억제되어, 디바이스의 불량율이 저감된다.
또, 상기한 실시예에서는 캐패시터 하부 전극(13a)을 플래티늄으로 구성했지만, 이리듐으로 구성해도 된다. 그 이리듐의 <222>면의 배향 강도도, 플래티늄과 마찬가지로, 산화 티탄(12a)의 <200>면의 배향 강도에 의존한다. 또한, 상기한 실시예에서는 티탄막을 산화하는 분위기 내에 아르곤을 도입했지만, 질소, 헬륨, 네온, 기타 어느 하나의 불활성 가스를 도입해도 된다.
(부기 1) 반도체 기판의 상방에 형성된 제1 절연막과,
상기 제1 절연막 위에 형성되어, 폭이 높이보다 큰 그레인의 티탄 산화물로 이루어지는 밀착층과,
상기 밀착층 위에 형성된 귀금속을 포함하는 캐패시터 하부 전극과,
상기 캐패시터 하부 전극 위에 형성된 강유전체 재료로 이루어지는 캐패시터 유전체막과,
상기 캐패시터 유전체막 위에 형성된 캐패시터 상부 전극
을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 밀착층의 막 두께는 50㎚ 이하인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 제1 절연막은 실리콘 산화막인 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 귀금속은 플래티늄, 이리듐 중 어느 하나인 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치.
(부기 5) 상기 강유전체 재료는 PZT계, SBT, Bi계 층형상 화합물 중 어느 하나인 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 캐패시터 상부 전극, 상기 캐패시터 유전체막 및 상기 캐패시터 하부 전극을 피복하는 제2 절연막과,
상기 제2 절연막 내에서 상기 캐패시터 하부 전극 위에 형성된 컨택트홀과,
상기 제2 절연막 위에 형성되면서 상기 컨택트홀 내를 통해 상기 캐패시터 하부 전극에 접속되는 알루미늄 함유 배선
을 더 갖는 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 상기 반도체 기판의 표층에 형성된 불순물 확산 영역과,
상기 알루미늄 배선 하방의 상기 제2 절연막 내에 형성된 홀과, 상기 홀 내에 형성되어 상기 알루미늄 배선과 상기 불순물 확산 영역을 전기적으로 접속하기 위한 도전성 플러그
를 더 갖는 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8) 반도체 기판의 상방에 제1 절연막을 형성하는 공정과,
상기 제1 절연막 위에 티탄막을 형성하는 공정과,
산소 가스 유량비를 50% 이하로 하여 도입한 분위기 내에서 상기 티탄막을 산화하여 산화 티탄막을 형성하는 공정과,
상기 산화 티탄막 위에 귀금속으로 이루어지는 제1 도전막을 형성하는 공정과,
상기 제1 도전막 위에 강유전체막을 형성하는 공정과,
상기 강유전체막 위에 제2 도전막을 형성하는 공정과,
상기 제2 도전막을 패터닝함으로써 캐패시터의 상부 전극을 형성하는 공정과,
상기 강유전체막을 패터닝함으로써 상기 캐패시터의 유전체막을 형성하는 공정과,
상기 제1 도전막을 패터닝함으로써 상기 캐패시터의 하부 전극을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 상기 산소 가스 유량비는 1% 이하에서 상기 분위기 내에 도입되는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 분위기 내에는, 상기 산소 외에 불활성 가스가 도입되는 것을 특징으로 하는 부기 8 또는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 제1 도전막을 구성하는 상기 귀금속의 형성은 100℃ 이하의 온도에서 플래티늄막을 형성하는 것을 특징으로 하는 부기 8 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제1 절연막의 형성은 TEOS를 이용하여 산화 실리콘막을 형성하는 공정인 것을 특징으로 하는 부기 8 내지 부기 11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 강유전체막은 PZT계, SBT, Bi계 층형상 화합물 중 어느 하나로 구성되는 것을 특징으로 하는 부기 8 내지 부기 12 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 산화 티탄막을 패터닝함으로써 상기 하부 전극과 동일한 평면 형상을 이루는 것을 특징으로 하는 부기 8 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15) 제2 절연막을 상기 제1 절연막 위와 상기 캐패시터 위에 형성하는 공정과,
상기 제2 절연막을 패터닝함으로써, 상기 하부 전극 내에서 상기 상부 전극으로부터 돌출된 영역 위에 홀을 형성하는 공정과,
상기 홀 내를 통해 상기 하부 전극에 접속되는 알루미늄 함유 배선을 상기 제2 절연막 위에 형성하는 공정
을 더 포함하는 것을 특징으로 하는 부기 8 내지 부기 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 제2 절연막을 형성하기 전에, 상기 캐패시터를 피복하는 캐패시터 보호막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
이상 설명한 바와 같이 본 발명에 따르면, 캐패시터를 구성하는 귀금속으로 이루어지는 하부 전극과 절연막 사이에, 폭이 높이보다 큰 그레인 사이즈의 티탄 산화물로 이루어지는 밀착층을 형성하고 있으므로, 밀착층의 <200>면의 배향 강도를 높이고, 평탄성을 향상시킬 수 있으며, 밀착층 위에 형성되는 하부 전극의 평탄성도 좋아져 하부 전극과 배선과의 컨택트를 양호하게 할 수 있다.
또한, 밀착층의 <200>면 배향 강도가 높아질수록, 그 위에 형성되는 하부 전극용 금속막의 <222>면 배향 강도가 높아지므로, 하부 전극 위에 형성되는 강유전체막의 막질을 향상시킬 수 있다.
또한, 캐패시터 하부 전극을 플래티늄막으로 구성하는 경우에, 플래티늄막을 100℃ 이하의 온도에서 스퍼터링법에 의해 형성하면, 도전성 기초막을 개재하여 캐패시터 하부 전극 위에 형성되는 알루미늄막은 캐패시터 하부 전극과의 컨택트가 양호해진다.

Claims (7)

  1. 반도체 기판의 상방에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성되고, 폭이 높이보다 큰 그레인의 티탄 산화물로 이루어지는 밀착층과,
    상기 밀착층 위에 형성된 귀금속을 포함하는 캐패시터 하부 전극과,
    상기 캐패시터 하부 전극 위에 형성된 강유전체 재료로 이루어지는 캐패시터 유전체막과,
    상기 캐패시터 유전체막 위에 형성된 캐패시터 상부 전극
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 밀착층의 막 두께는 50㎚ 이하인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 캐패시터 상부 전극, 상기 캐패시터 유전체막 및 상기 캐패시터 하부 전극을 피복하는 제2 절연막과,
    상기 제2 절연막 내에서 상기 캐패시터 하부 전극 위에 형성된 컨택트홀과,
    상기 제2 절연막 위에 형성되고 또한 상기 컨택트홀 내를 통해 상기 캐패시터 하부 전극에 접속되는 알루미늄 함유 배선
    을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 상방에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 위에 티탄막을 형성하는 공정과,
    산소 가스 유량비를 50% 이하로 하여 도입한 분위기 내에서 상기 티탄막을 산화하여 산화 티탄막을 형성하는 공정과,
    상기 산화 티탄막 위에 귀금속으로 이루어지는 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 위에 강유전체막을 형성하는 공정과,
    상기 강유전체막 위에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 패터닝함으로써 캐패시터의 상부 전극을 형성하는 공정과,
    상기 유전체막을 패터닝함으로써 상기 캐패시터의 유전체막을 형성하는 공정과,
    상기 제1 도전막을 패터닝함으로써 상기 캐패시터의 하부 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 산소 가스 유량비는 1% 이하로 상기 분위기 내에 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 분위기 내에는, 상기 산소 외에 불활성 가스가 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 도전막을 구성하는 상기 귀금속의 형성은 100℃ 이하의 온도에서 플래티늄막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2003-0011623A 2002-05-27 2003-02-25 반도체 장치 및 그 제조 방법 KR20030091663A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00151951 2002-05-27
JP2002151951A JP2003347512A (ja) 2002-05-27 2002-05-27 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
KR20030091663A true KR20030091663A (ko) 2003-12-03

Family

ID=29545388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0011623A KR20030091663A (ko) 2002-05-27 2003-02-25 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20030218202A1 (ko)
JP (1) JP2003347512A (ko)
KR (1) KR20030091663A (ko)
TW (1) TWI222138B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101376086B1 (ko) * 2006-06-02 2014-04-01 프리스케일 세미컨덕터, 인크. 개선된 플립 칩 패키지 신뢰도를 위한 다이 레벨 금속 밀도그래디언트

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183841A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
CN100452404C (zh) * 2004-02-19 2009-01-14 富士通微电子株式会社 半导体装置的制造方法
JP4713286B2 (ja) 2004-12-03 2011-06-29 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2007180191A (ja) 2005-12-27 2007-07-12 Fujitsu Ltd 膜厚測定方法および半導体装置の製造方法
KR100801202B1 (ko) * 2006-07-31 2008-02-05 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
JP5045028B2 (ja) * 2006-08-16 2012-10-10 富士通セミコンダクター株式会社 表面形状センサとその製造方法
JP2009071242A (ja) 2007-09-18 2009-04-02 Seiko Epson Corp 半導体装置及びその製造方法
JP2009071241A (ja) 2007-09-18 2009-04-02 Seiko Epson Corp 半導体装置及びその製造方法
JP2009130207A (ja) * 2007-11-26 2009-06-11 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP5360161B2 (ja) * 2011-08-17 2013-12-04 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US11195840B2 (en) * 2018-09-28 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
US11723213B2 (en) * 2018-09-28 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
TWI696247B (zh) * 2019-01-28 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3385889B2 (ja) * 1996-12-25 2003-03-10 株式会社日立製作所 強誘電体メモリ素子及びその製造方法
JP3211809B2 (ja) * 1999-04-23 2001-09-25 ソニー株式会社 半導体記憶装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101376086B1 (ko) * 2006-06-02 2014-04-01 프리스케일 세미컨덕터, 인크. 개선된 플립 칩 패키지 신뢰도를 위한 다이 레벨 금속 밀도그래디언트

Also Published As

Publication number Publication date
TW200307327A (en) 2003-12-01
US20030218202A1 (en) 2003-11-27
TWI222138B (en) 2004-10-11
JP2003347512A (ja) 2003-12-05

Similar Documents

Publication Publication Date Title
JP5205741B2 (ja) 半導体装置の製造方法
JP4884104B2 (ja) キャパシタを含む半導体装置及びその製造方法
JP5211558B2 (ja) 半導体装置の製造方法
KR100774898B1 (ko) 반도체 장치의 제조 방법
JP4952148B2 (ja) 半導体装置及びその製造方法
US8349679B2 (en) Semiconductor device and method of manufacturing the same
US20090321877A1 (en) Semiconductor device and method of manufacturing the same
US7459361B2 (en) Semiconductor device with ferroelectric capacitor and fabrication method thereof
KR20030091663A (ko) 반도체 장치 및 그 제조 방법
JP5347381B2 (ja) 半導体装置の製造方法
JP5440493B2 (ja) 強誘電体メモリとその製造方法、及び強誘電体キャパシタの製造方法
JP5168273B2 (ja) 半導体装置とその製造方法
US6900062B2 (en) Method of manufacturing a semiconductor device utilizing active oxygen
US6908867B2 (en) Method of manufacturing a FeRAM with annealing process
US20040212041A1 (en) Semiconductor device and method of manufacturing the same
JP5412754B2 (ja) 半導体装置及び半導体装置の製造方法
JP2003197874A (ja) 半導体装置の製造方法
KR100960284B1 (ko) 반도체 장치와 그 제조 방법
JP5007723B2 (ja) キャパシタを含む半導体装置及びその製造方法
KR20050084807A (ko) 반도체 장치의 제조 방법
JP2007266023A (ja) 半導体装置、及び半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid