KR20030088305A - 플라즈마 디스플레이 패널 및 그 구동방법 - Google Patents
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Abstract
본 발명은 안정적인 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 상부블록에 형성된 제 1전극들에 제 1펄스폭을 가지는 제 1서스테인펄스를 공급하기 위한 제 1주사/서스테인 구동부와, 하부블록에 형성된 제 1전극들에 제 1펄스폭과 상이한 제 2펄스폭을 가지는 제 2서스테인펄스를 공급하기 위한 제 2주사/서스테인 구동부를 구비한다.
Description
본 발명은 플라즈마 디스플레이 패널 및 그 구동방법에 관한 것으로 특히, 안정적인 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널 및 그 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스 전극(20X)을 구비한다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다.
격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10), 하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2는 종래의 3전극 교류 면방전형 플라즈마 디스플레이의 구동장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 3전극 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 제 1전극라인들(Y1내지Ym), 제 2전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 제 1전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 제 2전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,… ,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다.
주사/서스테인 구동부(32)는 제 1전극라인들(Y1내지Ym)에 스캔펄스를 순차적으로 공급한다. 또한, 주사/서스테인 구동부(32)는 제 1전극라인들(Y1내지Ym)에 공통적으로 서스테인펄스를 공급한다. 공통서스테인 구동부(34)는 제 2전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급한다.
제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급한다. 제 2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
이와 같은 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 초기화 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 도 3과 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋 기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 4는 종래의 3전극 교류 면방전형 PDP의 구동방법을 나타내는 파형도이다.
도 4를 참조하면, 하나의 서브필드는 전 화면을 초기화하는 리셋 기간, 전 화면을 선순차 방식으로 스캔하면서 데이터를 기입하는 어드레스 기간 및 데이터가 기입된 셀들의 발광상태를 유지시키는 서스테인 기간으로 나뉘어진다.
먼저 리셋 기간에는 제 1전극라인들(Y1내지Ym)에 리셋 파형(RP)이 공급된다. 제 1전극라인들(Y1내지Ym)에 리셋 파형(RP)이 공급되면 제 1전극라인들(Y1내지Ym)과 제 2전극라인들(Z1내지Zm) 간에 리셋 방전이 발생되어 방전셀이 초기화된다.
어드레스 기간에는 제 1전극라인들(Y1내지Ym)에 스캔펄스(SP)가 순차적으로 인가된다. 어드레스전극라인들(X1내지Xn)에는 스캔펄스(SP)에 동기되는 데이터펄스(Dp)가 인가된다. 이때, 데이터펄스(Dp) 및 스캔펄스(SP)가 인가된 방전셀들에서는 어드레스 방전이 일어난다.
서스테인 기간에는 제 1전극라인들(Y1내지Ym) 및 제 2전극라인들(Z1내지Zm)에 제 1 및 제 2서스테인펄스(SUSPy,SUSPz)가 공급된다. 이때, 어드레스 방전이 발생된 방전셀들에서는 서스테인 방전이 발생된다.
이와 같은 서스테인 기간에 제 1 및 제 2서스테인펄스(SUSPy,SUSPz)는 교번적으로 공급된다. 제 1 및 제 2서스테인펄스(SUSPy,SUSPz)가 교번적으로 공급되면 어드레스 방전이 일어난 방전셀들에서 방전이 지속되어 소정의 계조가 표현되게 된다.
한편, 종래의 PDP에서 서스테인 방전이 발생될 때 서스테인 펄스(SUSPy,SUSPz)에 소정의 전압 드롭(Drop) 현상이 발생된다. 즉, 도 5a와 같이어드레스 기간에 소정 갯수의 방전셀이 선택되었다면 서스테인 펄스(SUSPy,SUSPz)는 서스테인 방전이 일어나는 순간, 즉 광파형이 발생되는 순간에 소정의 전압이 드롭(40)된다. 이와 같은 전압 드롭(40) 현상은 서스테인 방전이 발생되는 순간에 제 1전극(Y) 및 제 2전극(Z)이 순간적으로 쇼트되어 발생된다. 특히, 전압 드롭(40) 현상은 도 5b와 같이 패널의 부하가 클 때, 예를 들면 패널에서 풀화이트를 표현할 때 더욱 크게 나타난다.
이와 같이 서스테인 펄스(SUSPy,SUSPz)에서 발생되는 전압 드롭(40) 현상은 서스테인 파형의 전압마진에 영향을 준다. 다시 말하여, 충분한 전압을 가지는 서스테인 펄스(SUSPy,SUSPz)를 공급해야만 전압 드롭(40)이 발생되더라도 안정한 서스테인 방전을 일으킬 수 있다. 또한, 패널의 부하가 클 때 서스테인 펄스(SUSPy,SUSPz)에 많은 전압 드롭(40)이 발생되면 인접한 방전셀들에 충분한 전압이 공급되지 못하여 방전이 일어나지 않는 경우가 발생된다. 또한, 패널의 부하가 클 경우 많은 전류 드롭(40)이 발생되어 방전이 불안정해지고, 이에 따라 패널에 표시되는 영상이 불균일해지게 된다.
따라서, 본 발명의 목적은 안정적인 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널 및 그 구동방법을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 3전극 교류 면방전형 플라즈마 디스플레이의 구동장치를 나타내는 도면.
도 3은 한 프레임내에 포함되어 있는 다수의 서브필드를 나타내는 도면.
도 4는 종래의 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 5a 및 도 5b는 종래의 서스테인 펄스가 공급될 때 방전셀에서 발생되는 서스테인 방전을 나타내는 파형도.
도 6은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도.
도 7은 도 6에 도시된 구동장치들에 의하여 공급되는 서스테인 펄스를 나타내는 파형도.
도 8은 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도.
도 9는 도 8에 도시된 구동장치들에 의하여 공급되는 서스테인 펄스를 나타내는 파형도.
도 10은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도.
도 11은 도 10에 도시된 구동장치들에 의하여 공급되는 서스테인 펄스를 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀10 : 상부기판
12Y : 제 1전극12Z : 제 2전극
14,22 : 유전체층16 : 보호막
18 : 하부기판20X : 어드레스전극
24 : 격벽26 : 형광체층
30 : PDP 36A,36B : 어드레스 구동부
32,56A,56B,62A,62B,76A,76B : 주사/서스테인 구동부
34,58A,58B,64A,64B,78 : 공통서스테인 구동부
50,60,70 : 패널52,72 : 상부블록
54,74 : 하부블록
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 상부블록에 형성된 제 1전극들에 제 1펄스폭을 가지는 제 1서스테인펄스를 공급하기 위한 제 1주사/서스테인 구동부와, 하부블록에 형성된 제 1전극들에 제 1펄스폭과 상이한 제 2펄스폭을 가지는 제 2서스테인펄스를 공급하기 위한 제 2주사/서스테인 구동부를 구비한다.
상기 상부블록에 제 1전극들과 나란하게 형성된 제 2전극들에 제 1펄스폭을 가지는 제 3서스테인펄스를 공급하기 위한 제 1공통서스테인 구동부와, 하부블록에 제 1전극들과 나란하게 형성된 제 2전극들에 상기 제 2펄스 폭을 가지는 제 4서스테인펄스를 공급하기 위한 제 2공통서스테인 구동부를 구비한다.
상기 제 1펄스폭이 제 2펄스폭보다 넓게 설정된다.
상기 제 2펄스폭이 제 1펄스폭보다 넓게 설정된다.
상기 제 3서스테인펄스 및 제 4서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강한다.
상기 제 3 및 제 4서스테인펄스는 제 1 및 제 2서스테인펄스와 교번적으로 공급된다.
상기 제 1서스테인펄스 및 제 2서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강한다.
상기 상/하부블록에 제 1전극들과 나란하게 형성된 제 2전극들에 제 3서스테인펄스를 공급하기 위한 공통서스테인 구동부를 구비한다.
상기 제 3서스테인펄스는 제 1 및 제 2서스테인펄스와 교번적으로 공급된다.
본 발명의 플라즈마 디스플레이 패널은 기수번째 제 1전극들에 제 1펄스폭을 가지는 제 1서스테인펄스를 공급하기 위한 제 1주사/서스테인 구동부와, 우수번째 제 1전극들에 제 1펄스폭과 상이한 제 2펄스폭을 가지는 제 2서스테인펄스를 공급하기 위한 제 2주사/서스테인 구동부와, 기수번째 제 2전극들에 제 1펄스폭을 가지는 제 3서스테인펄스를 공급하기 위한 제 1공통서스테인 구동부와, 우수번째 제 2전극들에 제 2펄스폭을 가지는 제 4서스테인펄스를 공급하기 위한 제 2공통서스테인 구동부를 구비한다.
상기 제 1펄스폭이 제 2펄스폭보다 넓게 설정된다.
상기 제 2펄스폭이 제 1펄스폭보다 넓게 설정된다.
상기 제 1 및 제 2서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강한다.
상기 제 3 및 제 4서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강한다.
상기 제 1 및 제 2서스테인펄스는 제 3 및 제 4서스테인펄스와 교번적으로 공급된다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 상부블록에 형성된 제 1전극에 제 1서스테인펄스가 공급되는 단계와, 하부블록에 형성된 제 1전극에 제 1서스테인펄스와 상이한 주기를 가지는 제 2서스테인펄스가 공급되는 단계를 포함한다.
상기 제 1서스테인펄스는 제 2서스테인펄스 보다 넓은 주기를 갖는다.
상기 제 2서스테인펄스는 제 1서스테인펄스 보다 넓은 주기를 갖는다.
상기 제 1서스테인펄스 및 제 2서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강한다.
상기 상부블록에 형성된 제 2전극에 상기 제 1 및 제 2서스테인펄스와 교번되게 제 3서스테인펄스가 공급되는 단계와, 하부블록에 형성된 제 2전극에 제 1 및 제 2서스테인펄스와 교번됨과 아울러 제 3서스테인펄스와 상이한 주기를 가지는 제 4서스테인펄스가 공급되는 단계를 포함한다.
상기 제 3서스테인펄스는 제 4서스테인펄스 보다 넓은 주기를 갖는다.
상기 제 4서스테인펄스는 제 3서스테인펄스 보다 넓은 주기를 갖는다.
상기 제 3서스테인펄스 및 제 4서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강한다.
상기 상부블록 및 하부블록에 형성된 제 2전극에 제 1 및 제 2서스테인펄스와 교번되게 제 3서스테인펄스가 공급되는 단계를 포함한다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 기수번째 제 1전극에 제 1펄스폭을 가지는 제 1서스테인펄스가 공급되는 단계와, 우수번째 제 1전극에 제 1펄스폭과 상이한 제 2펄스폭을 가지는 제 2서스테인펄스가 공급되는 단계와, 기수번째 제 2전극에 제 1 및 제 2서스테인펄스와 교번되도록 제 1펄스폭을 가지는 제 3서스테인펄스가 공급되는 단계와, 우수번째 제 2전극에 제 1 및 제 2서스테인펄스와 교번되도록 제 2펄스폭을 가지는 제 4서스테인펄스가 공급되는 단계를 포함한다.
상기 제 1펄스폭은 제 2펄스폭보다 넓은 폭으로 설정된다.
상기 제 2펄스폭은 제 1펄스폭보다 넓은 폭으로 설정된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 6 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다
도 6은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 제 1실시예에 의한 PDP의 구동장치는 방전셀들이 매트릭스 형태로 배치되어 있는 패널(50)의 상부블록(52)과, 방전셀들이 매트릭스 형태로 배치되어 있는 패널(50)의 하부블록(54)과, 상부블록(52)에 형성되어 있는 제 1전극들을 구동하기 위한 제 1주사/서스테인 구동부(56A)와, 하부블록(54)에 형성되어 있는 제 1전극들을 구동하기 위한 제 2주사/서스테인 구동부(56B)와, 상부블록(52)에 형성되어 있는 제 2전극들을 구동하기 위한 제 1공통서스테인 구동부(58A)와, 하부블록(54)에 형성되어 있는 제 2전극들을 구동하기 위한 제 2공통서스테인 구동부(58B)를 구비한다.
패널(50)은 상부블록(52)과 하부블록(54)으로 나뉘어 구동된다. 제 1주사/서스테인 구동부(56A)는 상부블록(52)에 형성되어 있는 제 1전극들에 리셋펄스, 스캔펄스 및 서스테인펄스를 공급한다. 제 2주사/서스테인 구동부(56B)는 하부블록(54)에 형성되어 있는 제 1전극들에 리셋펄스, 스캔펄스 및 서스테인펄스를 공급한다.
제 1공통서스테인 구동부(58A)는 상부블록(52)에 형성되어 있는 제 2전극들에 서스테인펄스를 공급한다. 제 2공통서스테인 구동부(58B)는 하부블록(54)에 형성되어 있는 제 2전극들에 서스테인펄스를 공급한다.
이와 같은 본 발명에서는 제 1주사/서스테인 구동부(56A)에서 공급되는 서스테인펄스의 주기와 제 2주사/서스테인 구동부(56B)에서 공급되는 서스테인펄스의 주기가 상이하게 설정된다. 마찬가지로, 제 1공통서스테인 구동부(58A)에서 공급되는 서스테인 펄스의 주기와 제 2공통서스테인 구동부(58B)에서 공급되는 서스테인 펄스의 주기가 상이하게 설정된다.
서스테인 펄스의 공급과정을 도 7을 참조하여 상세히 설명하기로 한다. 먼저, 서스테인 기간에 제 1주사/서스테인 구동부(56A)는 상부블록(52)에 형성되어 있는 제 1전극(Ya)들에 제 1서스테인펄스(SUSPya)를 공급한다. 마찬가지로, 서스테인 기간에 제 2주사/서스테인 구동부(56B)는 하부블록(54)에 형성되어 있는 제 1전극(Yb)들에 제 2서스테인펄스(SUSPyb)를 공급한다. 이때, 제 1서스테인펄스(SUSPya)의 주기(T1)는 제 2서스테인펄스(SUSPyb)의 주기(T2)보다 넓게 설정된다.
다시 말하여, 상부블록(52)에 형성된 제 1전극(Ya)들에 제 1서스테인펄스(SUSPya)가 공급된 후 소정시간 후에 제 2서스테인펄스(SUSPyb)가 하부블록(54)에 형성된 제 1전극(Yb)들에 공급된다. 한편, 제 1서스테인펄스(SUSPya) 및 제 2서스테인펄스(SUSPyb)는 동일한 시간에 하강된다.따라서, 제 1서스테인펄스(SUSPya)는 제 2서스테인펄스(SUSPyb) 보다 넓은 주기(T1)를 갖는다.
이와 같이 제 1서스테인펄스(SUSPya)가 제 2서스테인펄스(SUSPyb)보다 넓은 주기를 갖게되면 상부블록(52)과 하부블록(54)에서 서스테인 방전이 상이한 시간에 발생된다. 즉, 본 발명의 제 1실시예에 의하면 서스테인 방전이 패널(50)에서 동일하게 발생되지 않고 시간적으로 분리되어 발생된다. 이와 같이, 패널(50)에서 서스테인 방전이 분리되게 되면 패널(50)의 부하가 낮아지고, 이에 따라 드롭되는 전압의 양을 최소화할 수 있다.
한편, 서스테인 기간에 제 1공통서스테인 구동부(58A)는 상부블록(52)에 형성되어 있는 제 2전극(Za)들에 제 3서스테인펄스(SUSPza)를 공급한다. 마찬가지로, 서스테인 기간에 제 2공통서스테인 구동부(58B)는 하부블록(54)에 형성되어 있는 제 2전극(Zb)들에 제 4서스테인펄스(SUSPzb)를 공급한다. 이때, 제 3서스테인펄스(SUSPza)의 주기(T1)는 제 4서스테인펄스(SUSPzb)의 주기(T2)보다 넓게 설정된다. 또한, 제 3서스테인펄스(SUSPza)는 제 1서스테인펄스(SUSPya)와 교번되게 공급된다.
상부블록(52)에 형성된 제 2전극(Za)들에 제 3서스테인펄스(SUSPza)가 공급된 후 소정시간 후에 제 4서스테인펄스(SUSPzb)가 하부블록(54)에 형성된 제 2전극(Zb)들에 공급된다. 한편, 제 3서스테인펄스(SUSPza) 및 제 4서스테인펄스(SUSPzb)는 동일한 시간에 하강된다. 따라서, 제 3서스테인펄스(SUSPza)는 제 4서스테인펄스(SUSPzb) 보다 넓은 주기(T1)를 갖는다.
이와 같이 제 3서스테인펄스(SUSPza)가 제 4서스테인펄스(SUSPzb)보다 넓은 주기를 갖게되면 상부블록(52)과 하부블록(54)에서 서스테인 방전이 상이한 시간에 발생된다. 즉, 본 발명의 제 1실시예에 의하면 서스테인 방전이 패널(50)에서 동일하게 발생되지 않고 시간적으로 분리되어 발생된다. 이와 같이, 패널(50)에서 서스테인 방전이 분리되게 되면 패널(50)의 부하가 낮아지고, 이에 따라 드롭되는 전압의 양을 최소화할 수 있다.
한편, 본 발명에서는 상부블록(52)에 형성된 제 1전극(Ya)들에 제 2서스테인펄스(SUSPYb)를 공급함과 아울러 하부블록(54)에 형성된 제 1전극(Yb)들에 제 1서스테인펄스(SUSPya)를 공급할 수도 있다. 마찬가지로, 상부블록(52)에 형성된 제 2전극(Za)들에 제 4서스테인펄스(SUSPzb)를 공급함과 아울러 하부블록(54)에 형성된 제 2전극(Zb)들에 제 3서스테인펄스(SUSPza)를 공급할 수도 있다.
상술한 바와 같이, 본 발명의 제 1실시예에서는 상부블록(52) 및 하부블록(54)에 공급되는 서스테인펄스의 주기를 상이하게 설정하여 서스테인 방전시에 드롭되는 전압을 양을 최소화할 수 있다.
도 8은 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면이다.
도 8을 참조하면, 본 발명의 제 2실시예에 의한 PDP의 구동장치는 방전셀이 매트릭스 형태로 배치되어 있는 패널(60)과, 기수번째 제 1전극(Yo)을 구동하기 위한 제 1주사/서스테인 구동부(62A)와, 우수번째 제 1전극(Ye)을 구동하기 위한 제 2주사/서스테인 구동부(62B)와, 기수번째 제 2전극(Zo)을 구동하기 위한 제 1공통서스테인 구동부(64A)와, 우수번째 제 2전극(Ze)을 구동하기 위한 제 2공통서스테인 구동부(64B)를 구비한다.
패널(60)에 형성되어 있는 제 1전극(Y)들은 기수번째 제 1전극(Yo) 및 우수번째 제 1전극(Ye)으로 나뉘어 구동된다. 마찬가지로, 패널에 형성되어 있는 제 2전극(Z)들도 기수번째 제 2전극(Zo) 및 우수번째 제 2전극(Ze)으로 나뉘어 구동된다.
제 1주사/서스테인 구동부(62A)는 기수번째 제 1전극(Yo)에 리셋펄스, 스캔펄스 및 서스테인펄스를 공급한다. 제 2주사/서스테인 구동부(62B)는 우수번째 제 1전극(Ye)에 리셋펄스, 스캔펄스 및 서스테인펄스를 공급한다.
제 1공통서스테인 구동부(64A)는 기수번째 제 2전극(Zo)에 서스테인펄스를 공급한다. 제 2공통서스테인 구동부(64B)는 우수번째 제 2전극(Ze)에 서스테인펄스를 공급한다.
이와 같은 본 발명의 제 2실시예에서는 제 1주사/서스테인 구동부(62A)에서 공급되는 서스테인펄스의 주기와 제 2주사/서스테인 구동부(62B)에서 공급되는 서스테인펄스의 주기가 상이하게 설정된다. 마찬가지로, 제 1공통서스테인 구동부(64A)에서 공급되는 서스테인펄스의 주기와 제 2공통서스테인 구동부(64B)에서 공급되는 서스테인펄스의 주기가 상이하게 설정된다.
서스테인 펄스를 도 9를 참조하여 상세히 설명하기로 한다. 먼저 서스테인 기간에 제 1주사/서스테인 구동부(62A)는 기수번째 제 1전극(Yo)에 제 1서스테인펄스(SUSPyo)를 공급한다. 서스테인 기간에 제 2주사/서스테인 구동부(62B)는 우수번째 제 1전극(Ye)에 제 2서스테인펄스(SUSPye)를 공급한다. 여기서, 제 1서스테인펄스(SUSPyo)의 주기(T1)는 제 2서스테인펄스(SUSPyb)의 주기(T2)보다 넓게 설정된다.
다시 말하여, 기수번째 제 1전극(Yo)들에 제 1서스테인펄스(SUSPyo)가 공급된 후 소정시간 후에 제 2서스테인펄스(SUSPye)가 우수번째 제 1전극(Ye)들에 공급된다. 이때, 제 1서스테인펄스(SUSPyo)와 제 2서스테인펄스(SUSPye)는 동일한 시간에 하강된다. 따라서, 제 1서스테인펄스(SUSPyo)는 제 2서스테인펄스(SUSPye)보다 넓은 주기(T1)를 갖는다.
이와 같이 제 1서스테인펄스(SUSPyo)가 제 2서스테인펄스(SUSPye)보다 넓은 주기를 갖게되면 기수번째 제 1전극(Yo)과 우수번째 제 1전극(Ye)에서 서스테인 방전은 서로 상이한 시간에 발생된다. 즉, 본 발명의 제 2실시예에 의하면 서스테인 방전은 패널(60)에서 시간적으로 분리되어 발생된다. 이와 같이 패널(60)에서 서스테인 방전이 시간적으로 분리되어 발생되면 패널(60)의 부하가 낮아지고, 이에 따라 드롭되는 전압의 양을 최소화할 수 있다.
서스테인 기간에 제 1공통서스테인 구동부(64A)는 기수번째 제 2전극(Zo)에 제 3서스테인펄스(SUSPzo)를 공급한다. 서스테인 기간에 제 2공통서스테인 구동부(64B)는 우수번째 제 2전극(Ze)에 제 4서스테인펄스(SUSPze)를 공급한다. 여기서, 제 3서스테인펄스(SUSPzo)의 주기(T1)는 제 4서스테인펄스(SUSPze)의 주기(T2)보다 넓게 설정된다.
다시 말하여, 기수번째 제 2전극(Zo)들에 제 3서스테인펄스(SUSPzo)가 공급된 후 소정시간 후에 제 4서스테인펄스(SUSPze)가 우수번째 제 2전극(Ze)들에 공급된다. 이때, 제 3서스테인펄스(SUSPzo)와 제 4서스테인펄스(SUSPze)는 동일한 시간에 하강된다. 따라서, 제 3서스테인펄스(SUSPzo)는 제 4서스테인펄스(SUSPze)보다 넓은 주기(T1)를 갖는다.
이와 같이 제 3서스테인펄스(SUSPzo)가 제 4서스테인펄스(SUSPze)보다 넓은 주기를 갖게되면 기수번째 제 2전극(Zo)과 우수번째 제 2전극(Ze)에서 서스테인 방전은 서로 상이한 시간에 발생된다. 즉, 본 발명의 제 2실시예에 의하면 서스테인 방전은 패널(60)에서 시간적으로 분리되어 발생된다. 이와 같이 패널(60)에서 서스테인 방전이 시간적으로 분리되어 발생되면 패널(60)의 부하가 낮아지고, 이에 따라 드롭되는 전압의 양을 최소화할 수 있다.
한편, 본 발명에서는 우수번째 제 1전극(Ye) 및 우수번째 제 2전극(Ze)에 제 1서스테인펄스(SUSPyo) 및 제 3서스테인펄스(SUSPzo)를 공급할 수 있다. 이때, 기수번째 제 1전극(Yo) 및 기수번째 제 2전극(Zo)에는 제 2서스테인펄스(SUSPye) 및 제 4서스테인펄스(SUSPzo)가 공급된다.
상술한 바와 같이 본 발명의 제 2실시예에서는 기수번째 제 1전극(Yo) 및 제 2전극(Zo)에 공급되는 서스테인펄스의 주기와 우수번째 제 1전극(Ye) 및 제 2전극(Ze)에 공급되는 서스테인펄스의 주기를 상이하게 설정하여 서스테인 방전시에 드롭되는 전압의 양을 최소화할 수 있다.
도 10은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 제 3실시예에 의한 PDP의 구동장치는 방전셀들이 매트릭스 형태로 배치되어 있는 패널(70)의 상부블록(72)과, 방전셀들이 매트릭스 형태로 배치되어 있는 패널(70)의 하부블록(74)과, 상부블록(72)에 형성되어 있는 제 1전극들을 구동하기 위한 제 1주사/서스테인 구동부(76A)와, 하부블록(74)에 형성되어 있는 제 1전극들을 구동하기 위한 제 2주사/서스테인 구동부(76B)와, 상/하부블록(72,74)에 형성되어 있는 제 2전극들을 구동하기 위한 공통서스테인 구동부(78)를 구비한다.
패널(70)은 상부블록(72)과 하부블록(74)으로 나뉘어 구동된다. 제 1주사/서스테인 구동부(76A)는 상부블록(72)에 형성되어 있는 제 1전극들에 리셋펄스, 스캔펄스 및 서스테인펄스를 공급한다. 제 2주사/서스테인 구동부(76B)는 하부블록(74)에 형성되어 있는 제 1전극들에 리셋펄스, 스캔펄스 및 서스테인펄스를 공급한다.
공통서스테인 구동부(78)는 상/하부블록(72,74)에 형성되어 있는 제 2전극들에 서스테인펄스를 공급한다. 이와 같은 본 발명의 제 3실시예서는 제 1주사/서스테인 구동부(76A)에서 공급되는 서스테인펄스의 주기와 제 2주사/서스테인 구동부(76B)에서 공급되는 서스테인펄스의 주기가 상이하게 설정된다.
서스테인 펄스를 도 11을 참조하여 상세히 설명하기로 한다. 먼저, 서스테인 기간에 제 1주사/서스테인 구동부(76A)는 상부블록(72)에 형성되어 있는 제 1전극(Ya)들에 제 1서스테인펄스(SUSPya)를 공급한다. 마찬가지로, 서스테인 기간에 제 2주사/서스테인 구동부(76B)는 하부블록(74)에 형성되어 있는 제 1전극(Yb)들에제 2서스테인펄스(SUSPyb)를 공급한다. 이때, 제 1서스테인펄스(SUSPya)의 주기(T1)는 제 2서스테인펄스(SUSPyb)의 주기(T2)보다 넓게 설정된다.
다시 말하여, 상부블록(72)에 형성된 제 1전극(Ya)들에 제 1서스테인펄스(SUSPya)가 공급된 후 소정시간 후에 제 2서스테인펄스(SUSPyb)가 하부블록(74)에 형성된 제 1전극(Yb)들에 공급된다. 한편, 제 1서스테인펄스(SUSPya) 및 제 2서스테인펄스(SUSPyb)는 동일한 시간에 하강된다. 따라서, 제 1서스테인펄스(SUSPya)는 제 2서스테인펄스(SUSPyb) 보다 넓은 주기(T1)를 갖는다.
이와 같이 제 1서스테인펄스(SUSPya)가 제 2서스테인펄스(SUSPyb)보다 넓은 주기를 갖게되면 상부블록(72)과 하부블록(74)에서 서스테인 방전이 상이한 시간에 발생된다. 즉, 본 발명의 제 3실시예에 의하면 서스테인 방전이 패널(70)에서 동일하게 발생되지 않고 시간적으로 분리되어 발생된다. 이와 같이, 패널(70)에서 서스테인 방전이 분리되게 되면 패널(70)의 부하가 낮아지고, 이에 따라 드롭되는 전압의 양을 최소화할 수 있다.
한편, 본 발명에서는 상부블록(72)에 형성된 제 1전극(Ya)들에 제 2서스테인펄스(SUSPYb)를 공급함과 아울러 하부블록(74)에 형성된 제 1전극(Yb)들에 제 1서스테인펄스(SUSPya)를 공급할 수도 있다.
서스테인 기간에 공통서스테인 구동부(78)는 상/하부블록(72,74)에 형성되어 있는 제 2전극들에 제 3서스테인펄스(SUSPz)를 공급한다. 이와 같은 제 3서스테인펄스(SUSPz)는 제 1서스테인펄스(SUSPya)와 교번되게 공급된다.
상술한 바와 같이, 본 발명의 제 3실시예에서는 상부블록(72) 및 하부블록(74)에 공급되는 서스테인펄스의 주기를 상이하게 설정하여 서스테인 방전시에 드롭되는 전압을 양을 최소화할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널 및 그 구동방법에 의하면 상부블록/하부블록 또는 기수번째/우수번째로 제 1전극 및 제 2전극을 나뉘어 구동함과 아울러 상부블록/하부블록 또는 기수번째/우수번째로 제 1전극 및 제 2전극에 공급되는 서스테인펄스의 주기를 상이하게 설정함으로써 안정적인 서스테인 방전을 일으킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (27)
- 상부블록과 하부블록으로 나뉘어 구동되는 플라즈마 디스플레이 패널에 있어서,상기 상부블록에 형성된 제 1전극들에 제 1펄스폭을 가지는 제 1서스테인펄스를 공급하기 위한 제 1주사/서스테인 구동부와,상기 하부블록에 형성된 제 1전극들에 제 1펄스폭과 상이한 제 2펄스폭을 가지는 제 2서스테인펄스를 공급하기 위한 제 2주사/서스테인 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 1항에 있어서,상기 상부블록에 상기 제 1전극들과 나란하게 형성된 제 2전극들에 상기 제 1펄스폭을 가지는 제 3서스테인펄스를 공급하기 위한 제 1공통서스테인 구동부와,상기 하부블록에 상기 제 1전극들과 나란하게 형성된 제 2전극들에 상기 제 2펄스 폭을 가지는 제 4서스테인펄스를 공급하기 위한 제 2공통서스테인 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 2항에 있어서,상기 제 1펄스폭이 상기 제 2펄스폭보다 넓게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 2항에 있어서,상기 제 2펄스폭이 상기 제 1펄스폭보다 넓게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 2항에 있어서,상기 제 3서스테인펄스 및 제 4서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 2항에 있어서,상기 제 3 및 제 4서스테인펄스는 상기 제 1 및 제 2서스테인펄스와 교번적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 1항에 있어서,상기 제 1서스테인펄스 및 제 2서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 1항에 있어서,상기 상/하부블록에 상기 제 1전극들과 나란하게 형성된 제 2전극들에 제 3서스테인펄스를 공급하기 위한 공통서스테인 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 8항에 있어서,상기 제 3서스테인펄스는 상기 제 1 및 제 2서스테인펄스와 교번적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 1전극과, 상기 제 1전극과 나란하게 형성되는 제 2전극을 구비하는 플라즈마 디스플레이 패널에 있어서,기수번째 상기 제 1전극들에 제 1펄스폭을 가지는 제 1서스테인펄스를 공급하기 위한 제 1주사/서스테인 구동부와,우수번째 상기 제 1전극들에 상기 제 1펄스폭과 상이한 제 2펄스폭을 가지는 제 2서스테인펄스를 공급하기 위한 제 2주사/서스테인 구동부와,기수번째 상기 제 2전극들에 상기 제 1펄스폭을 가지는 제 3서스테인펄스를 공급하기 위한 제 1공통서스테인 구동부와,우수번째 상기 제 2전극들에 상기 제 2펄스폭을 가지는 제 4서스테인펄스를 공급하기 위한 제 2공통서스테인 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 10항에 있어서,상기 제 1펄스폭이 상기 제 2펄스폭보다 넓게 설정되는 것을 특징으로 하는플라즈마 디스플레이 패널.
- 제 10항에 있어서,상기 제 2펄스폭이 상기 제 1펄스폭보다 넓게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 10항에 있어서,상기 제 1 및 제 2서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 10항에 있어서,상기 제 3 및 제 4서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 제 10항에 있어서,상기 제 1 및 제 2서스테인펄스는 상기 제 3 및 제 4서스테인펄스와 교번적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
- 상부블록과 하부블록으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서,상기 상부블록에 형성된 제 1전극에 제 1서스테인펄스가 공급되는 단계와,상기 하부블록에 형성된 제 1전극에 상기 제 1서스테인펄스와 상이한 주기를 가지는 제 2서스테인펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 16항에 있어서,상기 제 1서스테인펄스는 상기 제 2서스테인펄스 보다 넓은 주기를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 16항에 있어서,상기 제 2서스테인펄스는 상기 제 1서스테인펄스 보다 넓은 주기를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 16항에 있어서,상기 제 1서스테인펄스 및 제 2서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 16항에 있어서,상기 상부블록에 형성된 제 2전극에 상기 제 1 및 제 2서스테인펄스와 교번되게 제 3서스테인펄스가 공급되는 단계와,상기 하부블록에 형성된 제 2전극에 상기 제 1 및 제 2서스테인펄스와 교번됨과 아울러 상기 제 3서스테인펄스와 상이한 주기를 가지는 제 4서스테인펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 20항에 있어서,상기 제 3서스테인펄스는 상기 제 4서스테인펄스 보다 넓은 주기를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 20항에 있어서,상기 제 4서스테인펄스는 상기 제 3서스테인펄스 보다 넓은 주기를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 20항에 있어서,상기 제 3서스테인펄스 및 제 4서스테인펄스는 서로 상이한 시간에 상승하여 동일한 시간에 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 16항에 있어서,상기 상부블록 및 하부블록에 형성된 제 2전극에 상기 제 1 및 제 2서스테인펄스와 교번되게 제 3서스테인펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 기수번째 제 1전극에 제 1펄스폭을 가지는 제 1서스테인펄스가 공급되는 단계와,우수번째 제 1전극에 상기 제 1펄스폭과 상이한 제 2펄스폭을 가지는 제 2서스테인펄스가 공급되는 단계와,기수번째 제 2전극에 상기 제 1 및 제 2서스테인펄스와 교번되도록 상기 제 1펄스폭을 가지는 제 3서스테인펄스가 공급되는 단계와,우수번째 제 2전극에 상기 제 1 및 제 2서스테인펄스와 교번되도록 상기 제 2펄스폭을 가지는 제 4서스테인펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 25항에 있어서,상기 제 1펄스폭은 상기 제 2펄스폭보다 넓은 폭으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 25항에 있어서,상기 제 2펄스폭은 상기 제 1펄스폭보다 넓은 폭으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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