KR20030084761A - Copper silicide passivation for improved reliability - Google Patents
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Abstract
후속 유전체막의 형성과 함께 제위치에서 수행되는 실란 패시베이션 공정(silane passivation process)은 구리(Cu) 연결 구조체로 이루어진 노출된 구리 표면을 규화 구리(copper silicide)로 변환한다. 상기 규화 구리는 구리 확산(diffusion) 및 전자이동(electromigration)을 억제하고, 추가의 도전성 재료(conductive material)에 대한 접촉부가 형성되는 구역에서 배리어 재료로서 기능한다. 상기 구리 표면의 일부분을 노출시키기 위해 상위 유전체에 개구가 형성된 후에, 구리 연결 구조체로 이루어진 전체 구리 표면이 규화되거나 상기 표면의 일부분이 규화된다.The silane passivation process, carried out in situ with the subsequent formation of the dielectric film, converts the exposed copper surface of the copper (Cu) connection structure into copper silicide. The copper silicide inhibits copper diffusion and electromigration and functions as a barrier material in areas where contacts to additional conductive material are formed. After openings are formed in the upper dielectric to expose a portion of the copper surface, the entire copper surface of the copper interconnect structure is silicified or a portion of the surface is silicified.
Description
본 발명은 일반적으로, 반도체 집적 회로 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 반도체 집적 회로 등에서의 구리 확산을 억제하는 기술에 관한 것이다.TECHNICAL FIELD The present invention generally relates to semiconductor integrated circuits and methods of manufacturing the same. In particular, the present invention relates to a technique for suppressing copper diffusion in semiconductor integrated circuits and the like.
구리 연결 구조체를 사용하는 기술은 반도체 집적 회로 디바이스 등의 분야에서 점진적으로 일반화되고 있다. 비아 및 연결선(vias and interconnect leads; 연결 와이어로서도 공지됨)과 같은 구리 연결 구조체는 일반적으로 다마신(damascene; 매입; 상감) 처리 방법을 사용하여 형성된다. 구리를 연결재로서 사용하면, 디바이스 속도의 증가가 제공되고, 구리 연결 구조체에서는 알루미늄 및 그 합금과 같은 종래에 사용된 재료에 비해 선간 저항(line resistance)이 감소된다. 그러나, 구리는 저온에서조차 금속 및 유전체에서는 매우 높은 확산율을 갖는다. 구리 확산은 누손 및 신뢰도 저하를 초래할 수 있다. 상기 구리 확산 및 그에 따른 손실을 방지하기 위한 한가지 방법은 종래에 다마신 구리 연결 구조체가 형성되었던 비아, 트렌치 및 다른 개구 내에 탄탈륨 및 질화 탄탈륨과 같은 배리어 재료를 도입하는 것이다. 상기 배리어 재료는 개부 내부의 구리를 보호한다. 그러나, 상기 연결 구조체를 평탄화하고 상기 유전체 내부에 다마신 구리 연결 구조체를 형성하기 위해 연마 작업이 수행된 후에는, 상부의 연마된 구리 표면이 노출된다. 이와 같이 노출된 구리 표면이 보호되거나 달리 피복되지 않으면, 상기 노출된 구리 표면으로부터 상기 구리 연결 구조체 위에 형성된 도전 및/또는 유전체 재료 내로 또는 그것을 통해 구리가 확산할 수 있다.Techniques using copper interconnect structures have become increasingly common in the field of semiconductor integrated circuit devices and the like. Copper interconnect structures, such as vias and interconnect leads (also known as interconnect wires), are generally formed using a damascene treatment method. The use of copper as the connecting material provides an increase in device speed, and in the copper connecting structure the line resistance is reduced compared to conventionally used materials such as aluminum and its alloys. However, copper has a very high diffusion rate in metals and dielectrics even at low temperatures. Copper diffusion can lead to leaks and lower reliability. One way to prevent the copper diffusion and consequent loss is to introduce barrier materials such as tantalum and tantalum nitride in the vias, trenches and other openings in which the damascene copper connection structure has conventionally been formed. The barrier material protects the copper inside the opening. However, after a polishing operation is performed to planarize the interconnect structure and form a damascene copper interconnect structure inside the dielectric, the upper polished copper surface is exposed. If such exposed copper surface is not protected or otherwise coated, copper can diffuse from or through the conductive and / or dielectric material formed over the copper interconnect structure.
상기 구리 표면을 피복하고 구리 확산을 방지하기 위한 종래의 한가지 방법은 상기 구리 연결 구조체 위의 추가의 유전체막의 후속 증착 이전에 전체 구조체 위(상기 구리 표면 위를 포함)에 질화 규소 또는 탄화 규소층을 형성하는 것이다. 그후, 상기 질화 규소 또는 탄화 규소층은 필연적으로 상위 유전체 적층부를 일부 형성한다. 이와 같은 다층의 유전체 적층부는 질화 규소 또는 탄화 규소층을 형성하기 위해 추가의 표면상 처리 작업을 필요로 한다. 또한, 구리 확산 또는 전자이동은 탄화 규소/질화 구리 또는 규소/구리 계면을 따라 발생할 수 있고 디바이스의 신뢰도 감소를 초래한다.One conventional method for covering the copper surface and preventing copper diffusion is to deposit a silicon nitride or silicon carbide layer over the entire structure (including the copper surface) prior to subsequent deposition of an additional dielectric film on the copper interconnect structure. To form. The silicon nitride or silicon carbide layer then inevitably forms part of the upper dielectric stack. Such multilayer dielectric laminates require additional surface treatment operations to form a silicon nitride or silicon carbide layer. In addition, copper diffusion or electromigration can occur along the silicon carbide / copper nitride or silicon / copper interface and lead to reduced device reliability.
그러므로, 본 기술분야에서 필요한 것은 구리/유전체 계면을 따르는 구리 전자이동을 방지하고 상위의 유전체 및 도전성 재료 내로 및 그것을 통한 구리 확산을 방지하기 위한 방법 및 구조체이다.Therefore, what is needed in the art is a method and structure for preventing copper electron migration along the copper / dielectric interface and for copper diffusion into and through the upper dielectric and conductive materials.
본 발명은 구리 연결 구조체의 노출된 구리 표면을 규화 구리로 변환함으로써 직접적으로 패시베이션 처리하기 위한 방법을 제공한다. 상기 구리 연결 구조체상에 직접적으로 형성된 박층의 규화 구리는 구리 확산 및 전자이동을 방지하고, 상기 구리 연결 구조체를 다른 도전 구조체에 연결시키기 위해 형성된 접촉부에서 배리어층으로서 기능한다. 일실시예에서, 상기 구리 표면은 질화 규소 또는 탄화 규소와 같은 상위 유전체 층이 상기 구리 연결 구조체 위에 형성되는 제위치에서의 과정 도중에 실란에 의해 패시베이션 처리될 수 있다. 이러한 실시예에 따르면, 규화 구리가 상기 구리 연결 구조체의 전체 상부면상에 형성되도록 상기 패시베이션 또는 구리의 규화가 수행될 수 있다.The present invention provides a method for direct passivation treatment by converting the exposed copper surface of the copper interconnect structure into copper silicide. A thin layer of copper silicide formed directly on the copper interconnect structure prevents copper diffusion and electron transfer and functions as a barrier layer at the contacts formed to connect the copper interconnect structure to another conductive structure. In one embodiment, the copper surface may be passivated by silane during the in-situ process where an upper dielectric layer, such as silicon nitride or silicon carbide, is formed over the copper interconnect structure. According to this embodiment, the passivation or silicification of copper may be performed such that copper silicide is formed on the entire upper surface of the copper connection structure.
다른 예시적인 실시예에서, 본 발명은 상부 구리 표면을 제공하고, 상기 표면 위에 유전체층을 형성하고, 상기 유전체층을 통해 개구를 형성하여 상기 상부 구리 표면의 일부분을 노출시키고, 이어서 상기 상부 구리 표면의 노출된 부분을 규화 구리 재료로 변환함으로써 국부적으로 패시베이션 처리를 행한다.In another exemplary embodiment, the present invention provides a top copper surface, forms a dielectric layer over the surface, forms an opening through the dielectric layer to expose a portion of the top copper surface, and subsequently exposes the top copper surface. The passivation process is performed locally by converting the portion into a copper silicide material.
다른 예시적인 실시예에서, 본 발명은 기판 위에 형성된 구리 연결 구조체와 상부면을 포함하는 반도체 제품을 제공하고, 상기 상부면의 적어도 일부분은 상기 구리 연결 구조체의 구리와 규소의 복합의 결과로서 형성된 규화 구리이다.In another exemplary embodiment, the present invention provides a semiconductor product comprising a top surface and a copper interconnect structure formed over a substrate, wherein at least a portion of the top surface is silicide formed as a result of the composite of copper and silicon of the copper interconnect structure Copper.
도 1은 예시적인 다마신(damascene) 구리 연결선을 단면으로 도시한 사시도.1 is a perspective view in cross section of an exemplary damascene copper lead.
도 2는 노출된 구리 표면이 규화 구리로 변환된 후의 도 1의 구조를 도시하는 도면.FIG. 2 shows the structure of FIG. 1 after the exposed copper surface has been converted to copper silicide. FIG.
도 2a는 도 2의 일부분의 확대 단면도.2A is an enlarged cross-sectional view of a portion of FIG. 2.
도 3은 패시베이션 처리된 규화 구리 표면 위에 형성된 유전체 재료를 도시하는 단면도.3 is a cross-sectional view showing a dielectric material formed on a passivated copper silicide surface.
도 4는 도 3에 도시된 패시베이션 처리된 규화 구리 표면 위에 형성된 도전 구조체를 도시하는 단면도.FIG. 4 is a cross-sectional view illustrating a conductive structure formed on the passivated copper silicide surface shown in FIG. 3. FIG.
도 5는 구리 연결선 위에 형성된 예시적인 도전 구조체를 도시하는 평면도.5 is a plan view illustrating an exemplary conductive structure formed over a copper lead.
도 6은 유전체를 통해 형성되어 구리 표면의 일부분을 노출시키는 개구를 도시하는 단면도.6 is a cross-sectional view showing an opening formed through a dielectric to expose a portion of the copper surface.
도 7은 노출된 구리 표면을 규화하기 위해 패시베이션 처리가 사용된 후의 도 6에 도시된 구조체를 도시하는 도면.FIG. 7 shows the structure shown in FIG. 6 after a passivation treatment is used to silicide the exposed copper surface. FIG.
도 8은 구리 연결선의 국부적으로 규화된 구역을 도시하는 평면도.8 is a plan view showing locally silicified zones of copper leads.
도 9는 도 7에 도시된 개구에 형성된 다마신 도전 구조체를 도시하는 단면도.FIG. 9 is a cross-sectional view showing a damascene conductive structure formed in the opening shown in FIG. 7. FIG.
도 10은 표면 위에 형성된 구리선을 단면으로 도시한 사시도.10 is a perspective view showing in cross section a copper wire formed on a surface;
도 11은 노출된 구리 표면상에 규화 구리가 형성된 후의 도 10의 구조체를 도시하는 도면.FIG. 11 illustrates the structure of FIG. 10 after copper silicide is formed on the exposed copper surface. FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 기판3 : 벌크 구리부1: Substrate 3: Bulk Copper Part
5 : 상부 구리 표면7 : 개구5: upper copper surface 7: opening
9 : 유전체 재료10 : 구리 연결선9: dielectric material 10: copper connection line
11, 12 : 상부면13, 15 : 배리어층11, 12: upper surface 13, 15: barrier layer
17 : 에지23 : 기저층17: edge 23: base layer
본 발명은 첨부도면과 함께 하기의 상세한 설명으로부터 가장 명확하게 이해될 것이다. 경험적으로, 도면의 다양한 양태들은 실척이 아니라는 점에 유의해야 한다. 한편, 다양한 양태들의 크기는 명료화를 위해 확대 또는 축소되어 있다. 유사한 참조번호는 도면 및 명세서 전반에 걸쳐 유사한 부재를 지시하고 있다.The present invention will be most clearly understood from the following detailed description taken in conjunction with the accompanying drawings. Empirically, it should be noted that various aspects of the drawings are not to scale. On the other hand, the sizes of the various aspects are enlarged or reduced for clarity. Like numbers refer to like elements throughout the drawings and the specification.
본 발명은 구리 표면의 노출된 부분을 규화 구리(copper silicide)로 변환하기 위해 실란(silane)과 같은 규소 분위기에서 구리 연결 구조체의 노출된 구리(Cu) 표면을 패시베이션 처리하기 위한 방법을 제공한다. 상기 패시베이션 처리(passivation process)는 선택적으로 규화 처리(silicidation process)로서 인용될 수 있다. 상기 규화 구리는 규소가 원래의 구리 표면에 침투하여 내부에서 구리와 복합할 때 형성된다. 상기 규화 구리는 상기 표면으로부터 상위 도전성 재료 및 상위 유전체 재료와 같은 임의의 상위 재료 내로의 구리 확산을 방지한다. 또한, 상기 규화 구리는 규화 구리 구역에서 구리 연결 구조체가 추가의 도전성 재료에 의해 접촉되는 구역에서 금속-금속 배리어층으로서 기능한다. 처음부터 노출된 구리 표면에 형성된 규화 구리는 탄화 규소, 질화 규소 또는 다양한 저(low-k)유전체 재료와 같은 상위 유전체 재료와 구리 표면 사이에 형성된 계면을 따르는 구리 전자이동을 방지한다. 상기 탄화 규소 또는 질화 규소 재료는 일반적으로, 다마신 처리 기술을 사용하여 형성된 구리 연결 구조체 위에 형성된다. 또한, 상기 규화 구리는 힐록(hillock)의 형성을 억제하고, 상기 구리 연결 구조체의 규화 구리 표면에 접촉하도록 형성된 막에 대한 부착을 개선한다. 상기 구리 표면을 실란과 같은규소-함유 화학물질에 노출시킴으로써 수행되는 상기 구리 표면의 패시베이션은 유리하게는, 상기 구리 연결 구조체 위에 질화 규소, 탄화 규소, 또는 다른 유전체를 형성하는데 사용되는 처리 작업에 의해 제위치에서 수행될 수 있다.The present invention provides a method for passivating an exposed copper (Cu) surface of a copper interconnect structure in a silicon atmosphere such as silane to convert the exposed portion of the copper surface into copper silicide. The passivation process may optionally be referred to as a silicidation process. The copper silicide is formed when silicon penetrates the original copper surface and complexes with copper inside. The copper silicide prevents copper diffusion from the surface into any upper material, such as upper conductive material and upper dielectric material. In addition, the copper silicide functions as a metal-metal barrier layer in the region where the copper connection structure is contacted by an additional conductive material in the copper silicide region. Copper silicide formed on the exposed copper surface from scratch prevents copper electromigration along the interface formed between the copper surface and the upper dielectric material, such as silicon carbide, silicon nitride, or various low-k dielectric materials. The silicon carbide or silicon nitride material is generally formed over a copper interconnect structure formed using damascene processing techniques. The copper silicide also inhibits the formation of hillocks and improves adhesion to the film formed to contact the copper silicide surface of the copper interconnect structure. Passivation of the copper surface, performed by exposing the copper surface to silicon-containing chemicals such as silane, is advantageously achieved by treatment operations used to form silicon nitride, silicon carbide, or other dielectrics on the copper interconnect structure. It may be performed in place.
또한, 본 발명은 구리 표면의 노출된 부분의 국부적인 패시베이션을 제공한다. 이러한 실시예에 따르면, 유전체는 구리 표면 위에 형성되고, 상기 유전체를 통해 연장되어 상기 구리 표면의 일부분을 노출시키기 위해 개구가 형성된다. 규소 화학물질을 사용하는 패시베이션 처리는 상기 구리 표면의 노출된 부분을 규화 구리로 변환시키기 위해 수행된다. 추가의 도전성 재료가 상기 개구 내에 형성될 수 있으며, 배리어층으로서 기능하는 상기 규화 구리 구역에 접촉한다. 또한, 개별적으로 형성된 배리어층들은 상기 추가의 도전성 재료의 일부분으로서 선택적으로 사용될 수 있다. 이러한 실시예에서, 상기 규화 구리 구역은 금속 확산 배리어에 대한 금속으로서 기능하고, 큰 종횡비를 갖는 개구 내부에 배리어층을 형성하는 것에 관련된 문제점들을 극복한다.The present invention also provides for local passivation of the exposed portion of the copper surface. According to this embodiment, a dielectric is formed over the copper surface, and openings are formed to extend through the dielectric to expose a portion of the copper surface. Passivation treatment using silicon chemicals is performed to convert the exposed portion of the copper surface to copper silicide. Additional conductive material may be formed in the openings and contact the copper silicide zone to function as a barrier layer. In addition, separately formed barrier layers can optionally be used as part of the additional conductive material. In this embodiment, the copper silicide zone functions as a metal for the metal diffusion barrier and overcomes the problems associated with forming a barrier layer inside the opening with a large aspect ratio.
통상적으로, 구리 연결 기술이 비아, 연결선 등과 같은 구리 연결 구조체를 형성하기 위해 다마신 처리 기술을 사용할 지라도, 현재 상기 기술은 포토리소그래픽 기술과 함께 에칭 처리를 사용하여 표면 위에 형성된 구리막을 패턴화하기 위해 개선되고 있다. 그후, 패턴화된 구리는 당해 기술분야에서 사용되는 다른 패턴화된 연결재와 유사한 노출된 상부면 및 노출된 측벽을 포함한다. 본 발명은 상기 측벽을 포함하는 모든 표면상에 규화 구리를 형성하여 상기 패턴화된 구리 구조체 위에 후속하여 형성되는 유전체층의 계면을 따른 구리 이동 및 구리 확산을 방지하기 위해 구리 연결 구조체를 패시베이션 처리하도록 상기 패턴화된 구리 구조체의 노출된 모든 표면들에 패시베이션을 제공한다. 전체적인 패시베이션 실시예에 대해서, 상기 패시베이션/규화는 유리하게는, 상위 유전체막의 후속 증착에 의해 제위치에서 수행될 수 있다.Typically, although the copper connection technique uses a damascene treatment technique to form copper interconnect structures such as vias, interconnect lines, etc., the current technique uses photolithographic techniques in combination with photolithographic techniques to pattern copper films formed on surfaces. Is being improved. The patterned copper then includes exposed top surfaces and exposed sidewalls similar to other patterned connectors used in the art. The present invention forms copper silicides on all surfaces including the sidewalls to passivate the copper interconnect structure to prevent copper migration and copper diffusion along the interface of a dielectric layer subsequently formed over the patterned copper structure. Passivation is provided to all exposed surfaces of the patterned copper structure. For the overall passivation embodiment, the passivation / silification can advantageously be performed in place by subsequent deposition of the upper dielectric film.
도 1은 다마신 기술을 사용하여 형성된 구리 연결 구조체의 단면 사시도이다. 도 1에 도시된 실시예에서, 예시적인 구리 연결 구조체는 구리 연결선(10)이고, 이는 기판(1) 위에서 종방향으로 연장되고 횡방향으로 분리된 구조체들 사이에 접촉부를 제공할 수 있다. 구리 연결선(10)은 단지 예시적인 것일 뿐이며, 다른 실시예에서, 본 발명에 따라 패시베이션/규화 처리되는 구리 구조체는 다마신 처리 기술을 사용하여 형성된 비아 또는 다른 도전 구조체일 수 있다. 또다른 실시예에서, 도 10 및 도 11에 도시된 바와 같이, 포토리소그래픽 기술에 의해 패턴화 및 에칭된 구리선이 사용될 수 있다.1 is a cross-sectional perspective view of a copper interconnect structure formed using damascene technology. In the embodiment shown in FIG. 1, the exemplary copper connection structure is copper connection line 10, which can provide a contact between the longitudinally extending and laterally separated structures above the substrate 1. The copper leads 10 are merely exemplary, and in other embodiments, the copper structures passivated / silicided in accordance with the present invention may be vias or other conductive structures formed using damascene treatment techniques. In another embodiment, copper wire patterned and etched by photolithographic techniques may be used, as shown in FIGS. 10 and 11.
도 1을 참조하면, 구리 연결선(10)은 기판(1) 위에 특히, 유전체 재료(9) 내부에 형성된 개구(7) 내에 형성된다. 기판(1)은 규소, 비화 갈륨(gallium arsenide), 또는 다른 적절한 재료로 형성되는 반도체 웨이퍼일 수 있다. 또한, 본 실시예에 도시된 바와 같은 기판(1)은 상기 웨이퍼 위에 형성된 유전체층 또는 다른 층을 나타낼 수도 있다. 유전체 재료(9)는 SiOC-H와 같은 규소 기반의 유전체, 스핀-온 방향족 탄소(spin-on aromatic carbon), 유기 규산염 글래스(organo-silicate-glass; OSG), 폴리이미드 또는 PSG일 수 있거나, 구리 연결 구조체와 함께 사용되는 다른 적절한 유전체일 수 있다.Referring to FIG. 1, a copper lead 10 is formed over the substrate 1, in particular in the opening 7 formed inside the dielectric material 9. The substrate 1 may be a semiconductor wafer formed of silicon, gallium arsenide, or other suitable material. Further, the substrate 1 as shown in this embodiment may represent a dielectric layer or other layer formed on the wafer. The dielectric material 9 may be a silicon based dielectric such as SiOC-H, spin-on aromatic carbon, organo-silicate-glass (OSG), polyimide or PSG, It may be another suitable dielectric used with the copper interconnect structure.
바람직한 실시예에서, 유전체 재료(9)는 저유전체 재료 즉, 4.0 이하의 유전 상수를 갖는 재료이다. 도시된 예시적인 실시예에서, 개구(7)는 유전체 재료(9) 내부에 형성된 이중 다마신 개구이다. 상기 이중 다마신 개구는 종래의 기술을 사용하여 형성될 수 있으며 단지 예시적인 개구이다. 다른 예시적인 실시예에서, 단일 다마신 구조체는 다양한 형상이 사용될 수 있다. 유전체 재료(9)가 단일층으로서 도시되지만, 유전체 재료(9)는 다수의 유전체층으로 구성될 수 있다. 예를 들어, 개별 유전체층은 이중 다마신 개구(7)의 각각의 단차부에 대응할 수 있다. 다른 실시예에서, 유전체 재료(9)는 예시적인 이중 다마신(2-층) 개구(7)의 형성을 보조하는 적어도 하나의 하드 마스크(hard mask)층을 포함하는 유전체로 이루어진 다층의 적층부일 수 있다. 개구(7)는 유전체 재료(9)의 저부(19)까지 연장되어 기판(1) 위에 형성된 기저층(23)의 부분(21)에 접촉하는 것으로 도시된다. 이는 구리 연결선(10)이 비아에서와 같이 기저 부품에 전기적으로 접촉하는 실시예를 도시한 것이다. 이것은 단지 예시일 뿐이며, 다른 예시적인 실시예에서는, 개구(7)는 다른 형상을 취할 수 있으며, 저부(19)까지 아래로 연장되지 않는 대신에 유전체 재료(9) 내부에 전체적으로 트렌치로 형성될 수 있다. 도시된 실시예에 따르면, 기저층(23)은 구리 연결선(10)의 기능 및 구조에 따라 하드 마스크, 배리어층, 도전성 재료, 유전체 재료, 또는 임의의 다른 재료일 수 있다. 다른 예시적인 실시예에 따르면, 기저층(23)은 존재하지 않을 수 있다.In a preferred embodiment, the dielectric material 9 is a low dielectric material, that is, a material having a dielectric constant of 4.0 or less. In the exemplary embodiment shown, the opening 7 is a double damascene opening formed inside the dielectric material 9. The dual damascene openings can be formed using conventional techniques and are merely exemplary openings. In other exemplary embodiments, a single damascene structure may be used in a variety of shapes. Although dielectric material 9 is shown as a single layer, dielectric material 9 may be comprised of multiple dielectric layers. For example, individual dielectric layers may correspond to each step of the dual damascene opening 7. In another embodiment, the dielectric material 9 is a multilayer stack of dielectrics comprising at least one hard mask layer to assist in the formation of an exemplary double damascene (two-layer) opening 7. Can be. The opening 7 is shown extending into the bottom 19 of the dielectric material 9 and contacting the portion 21 of the base layer 23 formed over the substrate 1. This illustrates an embodiment in which the copper leads 10 are in electrical contact with the base component as in vias. This is merely an example, and in other exemplary embodiments, the opening 7 may take a different shape and may be formed as a trench entirely inside the dielectric material 9 instead of extending down to the bottom 19. have. According to the illustrated embodiment, the base layer 23 may be a hard mask, a barrier layer, a conductive material, a dielectric material, or any other material, depending on the function and structure of the copper lead 10. According to another exemplary embodiment, the base layer 23 may not be present.
도시된 실시예에서, 구리 연결선(10)은 벌크(bulk) 구리부(3)와 두개의 배리어층(13, 15)으로 형성된다. 상기 배리어층들과 상기 배리어층들 위의 벌크 구리재료를 형성하기 위해 종래의 방법이 사용될 수 있다. 상기 배리어층들은 구리 연결선(10)의 벌크 구리부(3)를 측부 및 기저부에서 효과적으로 보호한다. 예시적인 실시예에서, 하부 배리어층(13)은 탄탈륨(Ta)으로 형성될 수 있으며, 상부 배리어층(15)은 질화 탄탈륨(TaN)으로 형성될 수 있다. 이러한 막들은 단지 예시일 뿐이며, 다른 예시적인 실시예에서는, 티타늄, 질화 티타늄, 텅스텐, 및 티타늄 텅스텐으로 형성되는 다른 배리어층들이 사용된다. 다른 예시적인 실시예에 따르면, 다양한 규화물이 배리어층으로서 사용될 수 있다. 다양한 예시적인 실시예에 있어서는, 단지 단일의 배리어층이 사용된다. 또다른 예시적인 실시예에 따르면, 배리어층들은 포함되지 않는다. 도 1은 연마 또는 다른 적절한 다마신 기술이 상기 구조체를 실질적으로 평탄화하고 개구(7) 내부에 구리 연결선(10)을 형성하는데 사용된 후의 구조체를 도시한다. 구리 연결선(10)은 본질적으로 평탄하며 유전체 재료(9)의 상부면(11)과 동일 평면인 상부면(12)을 포함한다. 상부면(12)은 상기 배리어층들로 형성되는 에지(17)들과 상부 구리 표면(5)을 포함한다. 선택적인 배리어층 또는 배리어층들과 그 후의 벌크 구리 재료(3)가 개구(7) 내부에 형성된 이후의 도 1에 도시된 구조체를 형성하기 위해 당해 기술분야에서 이용되고 있는 다양한 연마 및 다른 기술이 사용될 수 있다.In the illustrated embodiment, the copper lead 10 is formed of a bulk copper portion 3 and two barrier layers 13, 15. Conventional methods can be used to form the barrier layers and bulk copper material over the barrier layers. The barrier layers effectively protect the bulk copper portion 3 of the copper lead 10 at the sides and base. In an exemplary embodiment, the lower barrier layer 13 may be formed of tantalum (Ta), and the upper barrier layer 15 may be formed of tantalum nitride (TaN). These films are merely exemplary and in other exemplary embodiments, titanium, titanium nitride, tungsten, and other barrier layers formed from titanium tungsten are used. According to another exemplary embodiment, various silicides may be used as the barrier layer. In various exemplary embodiments, only a single barrier layer is used. According to another exemplary embodiment, barrier layers are not included. 1 shows the structure after polishing or other suitable damascene technique has been used to substantially planarize the structure and to form a copper lead 10 inside the opening 7. The copper lead 10 is essentially flat and includes a top surface 12 that is coplanar with the top surface 11 of the dielectric material 9. Top surface 12 includes edges 17 formed from the barrier layers and top copper surface 5. Various polishing and other techniques used in the art to form the structure shown in FIG. 1 after an optional barrier layer or barrier layers and subsequent bulk copper material 3 are formed inside the opening 7 Can be used.
그후, 도 1에 도시된 상기 구조체는 패시베이션 처리되어 도 2에 도시된 구조체를 형성한다. 이러한 예시적인 실시예에 따르면, 상부 구리 표면(5) 전체가 노출되며, 실질적으로 모든 상부 구리 표면(5)은 본 발명의 패시베이션/규화 처리에 의해 규화 구리로 변환된다. 상기 패시베이션/규화 처리는 유리하게는, 300 내지1,000sccm 범위일 수 있는 유량, 1 내지 10torr 범위일 수 있는 압력, 및 13.56MHz에서 50 내지 1,000watts 범위 내의 RF 플라즈마 전력을 포함하는 300 내지 400℃ 범위의 온도에서 실란을 사용한다. 예시적인 일실시예에 따르면, 상기 실란 유량은 대략 300sccm일 수 있으며, 상기 처리는 5torr의 압력, 350℃의 온도, 및 500 내지 1,000watts 범위의 RF 전력을 포함할 수 있다. 예시적인 다른 실시예에서는, 다른 규소(Si) 공급원을 사용하는 가스 화학물질이 사용될 수 있다. 또한, 상기한 값들은 단지 예시일 뿐이고, 예시적인 다른 실시예에 따르면, 플라즈마 화학물질로부터 상기 규소를 상기 노출된 구리(Cu) 표면에 침투시키고 그 안에서 구리와 반응시킴으로써, 상기 상부 구리 표면(5)의 노출된 부분을 규화 구리로 변환하기 위해 다양한 조합의 처리 인자가 사용될 수 있다. 다양한 상태의 규화 구리가 형성될 수 있다. 당업자에 의해 명백해지는 바와 같이 규화의 정도는 시간에 따라 증가한다. 일실시예에서, 상기 처리는 5 내지 20분 범위의 시간동안 수행될 수 있지만, 필요한 규화의 정도에 따라 다른 처리 시간이 사용될 수 있다.The structure shown in FIG. 1 is then passivated to form the structure shown in FIG. According to this exemplary embodiment, the entire upper copper surface 5 is exposed and substantially all of the upper copper surface 5 is converted to copper silicide by the passivation / silification treatment of the present invention. The passivation / silification treatment advantageously ranges from 300 to 400 ° C., including a flow rate that can range from 300 to 1,000 sccm, a pressure that can range from 1 to 10 torr, and an RF plasma power in the range from 50 to 1,000 watts at 13.56 MHz. At the temperature of silane is used. According to one exemplary embodiment, the silane flow rate may be approximately 300 sccm, and the treatment may include a pressure of 5 torr, a temperature of 350 ° C., and an RF power in the range of 500 to 1,000 watts. In another exemplary embodiment, gas chemistries using other silicon (Si) sources may be used. In addition, the above values are merely exemplary, and according to another exemplary embodiment, the upper copper surface 5 by infiltrating the silicon from the plasma chemical into the exposed copper (Cu) surface and reacting with copper therein. Various combinations of treatment factors may be used to convert the exposed portion of) to copper silicide. Copper silicide in various states can be formed. As will be apparent to those skilled in the art, the degree of silicification increases with time. In one embodiment, the treatment may be carried out for a time ranging from 5 to 20 minutes, although other treatment times may be used depending on the degree of silicide required.
도 2는 노출된 전체 상부 구리 표면(5)이 실질적으로 규화 구리 표면(25)으로 변환된 후의 도 1에 도시된 구조체를 도시한다. 다른 실시예에서, 상부 구리 표면(5)의 노출된 구역의 적어도 일부분은 규화 구리 표면(25)으로 변환된다. 원래의 구리 표면(5)에 비해, 규화 구리 표면(25)은 표면적이 증가된 거친 표면이고, 본질적으로 바람직하지 않은 구리 산화물을 포함하지 않는다. 상기 증가된 표면적은 규화 구리 표면(25) 위에 형성되어 접촉하는 막들에 대한 부착을 개선한다. 또한, 규화 구리 표면(25)은 구리 연결선(10)에서의 힐록 형성을 억제하는 장점을 포함한다.FIG. 2 shows the structure shown in FIG. 1 after the entire exposed upper copper surface 5 has been converted to substantially copper silicide surface 25. In another embodiment, at least a portion of the exposed zone of the upper copper surface 5 is converted to the copper silicide surface 25. Compared to the original copper surface 5, the copper silicide surface 25 is a rough surface with an increased surface area and essentially free of undesirable copper oxides. The increased surface area is formed over the copper silicide surface 25 to improve adhesion to the films in contact. In addition, the copper silicide surface 25 includes the advantage of inhibiting hillock formation at the copper leads 10.
도 2a는 원래의 구리 표면이 규화 구리로 변환된 것을 도시하는 확대 단면도이다. 도 2a는 도 1에 도시된 원래의 상부 구리 표면(5)이, 벌크 구리 재료(3)를 침식하는 규화 구리(29)를 포함하는 규화 구리 표면(25)으로 변환된 것을 도시한다. 규화 구리(29)는, 규소가 원래의 상부면에 침투하고 그 안에서 구리와 복합되어 규화 구리를 형성하는, 구리 연결선(10)의 변환된 부분을 나타낸다. 상기 실란 또는 다른 규소 가스 화학물질로부터의 규소가 상기 원래의 상부 구리 표면(5)에 침투하여 상기 구리와 혼합하고, 그에 따라 상기 표면의 상부가 규화 구리(29)로 변환됨으로써 상기 규화 구리가 형성되도록 상기 처리 인자들이 선택된다. 규화 구리(29)는 20 내지 200Å 범위의 깊이(31)를 가질 수 있지만, 대안적으로 다른 두께가 사용될 수 있다. 당업자라면, 규화 구리(29)의 두께(31)를 제어하기 위해 처리 온도 및 처리 기간이 변경될 수 있다는 것을 이해할 것이다. 소망 규화 정도와 함께, 상기 구리 연결 구조체로부터 구리 확산을 방지하기에 충분한 두께로 또한 연결선(10) 내의 구리의 면 저항(sheet resistance)의 증가를 최소화할 정도로 충분히 얇게 두께(31)가 선택될 수 있다. 규화 구리 표면(25)은 도시된 실시예에서는 거칠고 불규칙한 표면으로 도시된다. 상기 거칠고 불규칙한 표면은 추가의 표면적을 제공하여 상부에 형성되는 막에 대한 부착을 개선한다.2A is an enlarged cross-sectional view illustrating the conversion of the original copper surface to copper silicide. FIG. 2A shows the original upper copper surface 5 shown in FIG. 1 converted to a copper silicide surface 25 comprising copper silicide 29 that erodes the bulk copper material 3. Copper silicide 29 represents the converted portion of copper lead 10, in which silicon penetrates the original top surface and is complexed with copper to form copper silicide. Silicon from the silane or other silicon gas chemistry penetrates the original upper copper surface 5 and mixes with the copper, whereby the upper part of the surface is converted to copper silicide 29 to form the copper silicide The processing factors are selected to be. Copper silicide 29 may have a depth 31 in the range of 20 to 200 microns, but other thicknesses may alternatively be used. Those skilled in the art will appreciate that the treatment temperature and treatment duration may be varied to control the thickness 31 of copper silicide 29. Along with the desired degree of silicide, the thickness 31 can be chosen to be thin enough to prevent copper diffusion from the copper interconnect and also to be thin enough to minimize the increase in sheet resistance of copper in the interconnect 10. have. Copper silicide surface 25 is shown in the illustrated embodiment as a rough and irregular surface. The rough and irregular surface provides additional surface area to improve adhesion to the film formed thereon.
상기 구리 연결선의 면 저항을 감소시키고, 상기 규화 구리 표면(25)과 상기 규화 구리 표면(25)에 접촉하도록 형성될 수 있는 임의의 추가의 도전성 재료 사이의 접촉 저항(contact resistance)을 감소시키기 위해 350℃ 내지 400℃의 온도 범위 내에서 짧은 주기의 선택적인 어닐링 처리가 수행될 수 있다. 이러한 선택적인 어닐링 처리는 몇초 또는 몇분 정도의 어닐링 시간을 포함할 수 있다. 짧은 주기의 어닐링이 상기 초기에 형성된 규화 구리의 상태를 변경시키고 또한 추가의 규화 구리 형성이 과도한 양의 규소로 인해 발생하기 때문에, 상기 면/접촉 저항의 감소가 달성된다. 상기 어닐링 처리는 질소 또는 다른 불활성 가스를 포함할 수 있다. 예시적인 다른 실시예에 따르면, 상기 어닐링 처리는 사용되지 않을 수도 있다.To reduce the sheet resistance of the copper leads and to reduce the contact resistance between the copper silicide surface 25 and any additional conductive material that may be formed to contact the copper silicide surface 25. A short cycle of selective annealing treatment can be performed within the temperature range of 350 ° C to 400 ° C. This optional annealing treatment can include annealing time of a few seconds or minutes. Since a short period of annealing changes the state of the initially formed copper silicide and further copper silicide formation occurs due to excessive amounts of silicon, the reduction of the surface / contact resistance is achieved. The annealing treatment may comprise nitrogen or another inert gas. According to another exemplary embodiment, the annealing treatment may not be used.
도 2는 규화 구리 표면(25)이 형성된 후의 구조체를 도시한다. 예시적인 일실시예에 따르면, 이러한 구조체는 본 발명의 규화/패시베이션 처리가 상기 구조체 위의 추가의 막의 후속 형성과 함께 제위치에서 수행될 수 있는 본 발명의 장점에 대한 중간 단계의 구조체일 수 있다. 상기 추가의 막은 상위 유전체 적층부를 형성하기 위해 사용되는 임의의 다양한 유전체 막일 수 있으며, 예시적인 일실시예에 따르면, 상기 표면의 바로 위에 형성된 제 1 층은 상기 규화/패시베이션 처리에 의해 제위치에 형성된 질화 규소 또는 탄화 규소일 수 있다.2 shows the structure after the copper silicide surface 25 is formed. According to one exemplary embodiment, such a structure may be an intermediate stage structure to the advantages of the present invention in which the silicidation / passivation treatment of the present invention may be performed in situ with subsequent formation of additional films on the structure. . The additional film may be any of a variety of dielectric films used to form the upper dielectric stack, and according to one exemplary embodiment, the first layer formed directly on the surface is formed in place by the silicidation / passivation process. Silicon nitride or silicon carbide.
도 3은 명료화를 위해 기저층(23) 및 배리어층(13, 15)이 생략된 것을 제외하고는, 도 2에 도시된 하위구조체 위에 형성된 상부 유전체(35)를 도시하는 단면도이다. 그러므로, 도시되지는 않았을 지라도, 상기 구조체가 상술된 실시예와 같은 다양한 실시예에 포함될 수 있다는 것을 이해해야 한다. 상부 유전체(35)는 상술된 바와 같이 규화 구리(29)를 포함하는 규화 구리 표면(25)과 상부면(11) 위에 형성된다. 상부 유전체(35)는 단일의 유전체 막으로 이루어지거나, 일부 또는 모든 층이 상기 규화/패시베이션 처리에 의해 제위치에 형성될 수 있는 유전체 층들의적층부로 이루어질 수 있다. 저(low-k)유전체 재료 또는 규소 기반의 재료가 사용될 수 있으며, 상기 유전체 재료들은 도 1의 유전체 재료(9)와 관련하여 설명된 바와 같이 이루어질 수 있다. 예시적인 일실시예에서, 상부 유전체(35)는 다수의 개별 층으로 이루어진 복합층 또는 적층부일 수 있다. 상부 유전체(35)는 점선에 의해 구획된 두개의 층(35A, 35B)으로 형성될 수 있다. 이러한 예시적인 실시예에 따르면, 유전체층(35A)은 질화 규소 또는 탄화 규소로 이루어질 수 있으며, 유전체층(35B)은 저유전체 재료로 이루어질 수 있다. 이는 단지 예시일 뿐이며, 예시적인 다른 실시예에서는, 상부 유전체(35)를 형성하기 위해 다른 개수의 다양한 유전체 막이 사용될 수 있다. 하드 마스크 막 또는 막들은 상부 유전체(35)에 포함될 수 있다. 본 발명의 일양태는 규화된 규화 구리 표면(25)과 상부 유전체(35) 사이에서의 특히, 규화된 규화 구리 표면(25)에 접촉하는 상기 유전체층이 질화 규소 또는 탄화 규소인 경우의 부착을 개선한 것이다.FIG. 3 is a cross-sectional view illustrating the upper dielectric 35 formed over the substructure shown in FIG. 2 except that the base layer 23 and the barrier layers 13 and 15 are omitted for clarity. Therefore, although not shown, it should be understood that the structure may be included in various embodiments such as those described above. The upper dielectric 35 is formed over the upper surface 11 and the copper silicide surface 25 comprising copper silicide 29 as described above. The upper dielectric 35 may consist of a single dielectric film, or may consist of a stack of dielectric layers, some or all of which may be formed in place by the silicide / passivation process. Low-k dielectric materials or silicon based materials may be used, which may be made as described with reference to dielectric material 9 of FIG. In one exemplary embodiment, the upper dielectric 35 may be a composite layer or stack of multiple individual layers. The upper dielectric 35 may be formed of two layers 35A and 35B separated by dotted lines. According to this exemplary embodiment, the dielectric layer 35A may be made of silicon nitride or silicon carbide, and the dielectric layer 35B may be made of a low dielectric material. This is merely an example, and in other exemplary embodiments, different numbers of various dielectric films may be used to form the upper dielectric 35. The hard mask film or films may be included in the upper dielectric 35. One aspect of the present invention improves adhesion between the silicified copper silicide surface 25 and the upper dielectric 35, in particular when the dielectric layer in contact with the silicified copper silicide surface 25 is silicon nitride or silicon carbide. It is.
도 4는 상부 유전체(35) 내에 형성된 개구(41)의 저부를 통해 구리 연결선(10)의 규화 구리 표면(25)에 접촉하도록 예시적인 도전 구조체(39)가 형성된 후의 도 3의 구조체를 도시한 도면이다. 개구(41)는 상부 유전체층(35)의 저부까지 연장되며 규화 구리 표면(25)의 영역(51)을 노출시킨다. 상기 실시예에서, 개구(41)는 이중 다마신 개구이지만, 다른 실시예에서는, 구리 연결선(10)의 규화 구리 표면(25)에 대한 접촉을 제공하기 위해 다른 개구가 사용될 수 있다. 개구(41)는 단지 규화 구리 표면(25)의 일부분만을 노출시킨다. 규화 구리 표면(25)의 다른 부분들은 상부 유전체(35)에 의해 덮힌 상태로 유지된다.(이는 도 5에 명확하게 도시됨.) 도전 구조체(39)는 선택적인 배리어층(43, 45)과 벌크 도전성 재료(47)를 포함한다. 선택적인 배리어층(43, 45)은 구리 연결선(10)과 관련하여 설명된 배리어층(13, 15)과 유사하고, 벌크 도전성 재료(47)는 구리 또는 다른 적절한 도전성 재료로 이루어질 수 있다. 예시적인 일실시예에 따르면, 규화 구리 표면(25)이 구리 연결선(10)과 도전 구조체(39) 사이의 확산 배리어로서 기능하기 때문에, 선택적인 배리어층(43, 45)은 불필요해진다는 것이 본 발명의 장점이다. 도시된 실시예에 따르면, 도전 구조체(39)는 실질적으로 상부 유전체(35)의 상부면(37)과 동일 평면인 평탄화된 상부면(49)을 포함하는 다마신 구조체이다. 예시적인 다른 실시예에서는, 규화 구리 표면(25)과의 접촉을 위해 다양한 다른 다마신 및 비-다마신(non-damascene) 도전 구조체가 사용될 수 있다.4 illustrates the structure of FIG. 3 after an exemplary conductive structure 39 is formed to contact the copper silicide surface 25 of the copper lead 10 through the bottom of an opening 41 formed in the upper dielectric 35. Drawing. The opening 41 extends to the bottom of the upper dielectric layer 35 and exposes a region 51 of the copper silicide surface 25. In this embodiment, the opening 41 is a dual damascene opening, but in other embodiments other openings may be used to provide contact of the copper lead 10 to the copper silicide surface 25. The opening 41 exposes only a portion of the copper silicide surface 25. The other portions of the copper silicide surface 25 remain covered by the upper dielectric 35 (this is clearly shown in FIG. 5). The conductive structure 39 may be provided with optional barrier layers 43 and 45. Bulk conductive material 47. The optional barrier layers 43, 45 are similar to the barrier layers 13, 15 described in connection with the copper lead 10, and the bulk conductive material 47 may be made of copper or other suitable conductive material. According to one exemplary embodiment, it is seen that the optional barrier layers 43, 45 are unnecessary because the copper silicide surface 25 functions as a diffusion barrier between the copper lead 10 and the conductive structure 39. It is an advantage of the invention. According to the illustrated embodiment, the conductive structure 39 is a damascene structure that includes a planarized top surface 49 that is substantially coplanar with the top surface 37 of the top dielectric 35. In another exemplary embodiment, various other damascene and non-damascene conductive structures may be used for contact with the copper silicide surface 25.
도 5는 도 4에 도시된 바와 같이 구리 연결선(10)의 위에 형성되어 접촉하는 상부 도전 구조체(39)를 도시하는 평면도이다. 이러한 예시적인 실시예에서, 도전 구조체(39)는 구리 연결선(10)의 규화 구리 표면(25)의 영역(51)에 접촉하는 개구[도 4에 도시된 개구(41)] 내부에 형성된 비아이다. 규화 구리 표면(25)의 다른 부분들은 상부 유전체(35)에 의해 덮힌다. 선택적인 배리어층(43, 45)은 도 5에서는 도시되지 않는다.FIG. 5 is a plan view illustrating the upper conductive structure 39 formed and in contact with the copper connecting line 10 as shown in FIG. 4. In this exemplary embodiment, the conductive structure 39 is a via formed inside the opening (opening 41 shown in FIG. 4) in contact with the region 51 of the copper silicide surface 25 of the copper lead 10. . Other portions of the copper silicide surface 25 are covered by the upper dielectric 35. Optional barrier layers 43 and 45 are not shown in FIG. 5.
상기 실시예에 따르면, 구리 연결선(10)은 디바이스를 통해 횡방향으로 연장되는 긴 트렌치 내부에서 연장되는 연결 와이어이고, 도전 구조체(39)는 비아이지만, 다른 구성요소들은 다른 예시적인 실시예들에 따라 사용될 수 있다. 예를 들어, 상부 다마신 연결 구조체가 유전체층의 저부까지 연장되는 예시적인 실시예에따라 일반적으로 직교 관계로 서로 교차하는 두개의 연결선들 사이에는 접촉부가 형성될 수 있다. 또한, 상부 연결 구조체는 다른 예시적인 실시예에 따라 비-다마신 구조체일 수도 있다.According to this embodiment, the copper lead 10 is a connecting wire extending inside a long trench that extends transversely through the device, and the conductive structure 39 is a via, while other components are in other exemplary embodiments. Can be used accordingly. For example, according to an exemplary embodiment in which the upper damascene connection structure extends to the bottom of the dielectric layer, a contact may be formed between two connection lines that generally cross each other in an orthogonal relationship. In addition, the upper connecting structure may be a non-damacin structure according to another exemplary embodiment.
본 발명의 다른 실시예는 노출된 구리 표면의 국부적인 규화이다. 도 6은 유전체 재료(9) 내부에 형성된 예시적인 구리 연결선(10)의 단면도이다. 제 2 유전체층(61)은 상부 구리 표면(5) 및 유전체 재료(9)의 상부면(11) 위에 형성된다. 제 2 유전체(61)는 전술된 바와 같이 임의의 다양한 재료들로 이루어지거나 재료층들의 적층부일 수 있다. 예를 들어, 제 2 유전체(61)는 규소 기반의 저유전체층 단독으로 형성될 수 있고, 적어도 하나의 하드 마스크층을 포함할 수 있다. 개구(65)는 제 2 유전체(61)를 통해 연장하도록 형성되고 상부 구리 표면(5)의 영역(67)을 노출시킨다. 예시적인 개구(65)가 이중 다마신 개구로 도시되지만, 예시적인 다른 실시예에서는 다양한 다른 개구가 형성될 수 있다. 그후, 구리 연결선(10)의 상부 구리 표면(5)의 노출된 영역(67)은 상기 패시베이션/규화 처리에 따라 패시베이션 처리될 수 있다. 상기 패시베이션/규화 처리는 도 6에 도시된 구조체상에서 수행되어 도 7에 도시된 구조체를 형성한다.Another embodiment of the present invention is local silicification of the exposed copper surface. 6 is a cross-sectional view of an exemplary copper lead 10 formed inside dielectric material 9. The second dielectric layer 61 is formed over the upper copper surface 5 and the upper surface 11 of the dielectric material 9. The second dielectric 61 may be made of any of a variety of materials or may be a stack of material layers as described above. For example, the second dielectric 61 may be formed of a silicon-based low dielectric layer alone, and may include at least one hard mask layer. The opening 65 is formed to extend through the second dielectric 61 and expose the region 67 of the upper copper surface 5. Although the exemplary opening 65 is shown as a dual damascene opening, various other openings may be formed in other exemplary embodiments. The exposed area 67 of the upper copper surface 5 of the copper lead 10 can then be passivated in accordance with the passivation / silification treatment. The passivation / silification process is performed on the structure shown in FIG. 6 to form the structure shown in FIG.
도 7은 구리 연결선(10)의 원래의 구리 상부면의 노출된 영역(67)에 형성된 국부적인 규화 구리 표면(25)을 도시한다. 상부 구리 표면(5)의 노출되지 않은 다른 부분들은 패시베이션 처리되지 않는다. 규소가 원래의 구리 상부면에 침투하여 구리 연결선(10)의 구리와 복합됨에 따라 상부 구리 표면(5)의 노출된 영역(67) 내의 구리가 변환되어 형성된 규화 구리(29)는 구리 연결선(10)을 침식한다. 이러한실시예에서, 국부적인 규화 구리(29)는 구리 연결선(10)과 상기 구리 연결선(10)에 접촉하는 후속하여 형성된 도전 구조체 사이에서 배리어층으로서 기능할 수 있다. 이는 구리 연결선(10)에 대한 접촉을 위해 개구(65) 내부에 연속 배리어층 막을 형성하고자 하는데 따른 단점을 극복한다. 개구(65)가 높은 종횡비를 가지는 실시예에 따르면, 종래의 방법을 사용하여 형성된 배리어층 막들은 불연속적이 되는 경향이 있고 상기 개구 내부에서의 보이드(void) 면적을 증가시킨다.FIG. 7 shows a localized copper silicide surface 25 formed in the exposed area 67 of the original copper top surface of the copper lead 10. Other unexposed portions of the upper copper surface 5 are not passivated. As silicon penetrates the original copper top surface and becomes complex with the copper of the copper lead 10, the copper silicide 29 formed by converting the copper in the exposed region 67 of the upper copper surface 5 becomes a copper lead 10 Erosion). In this embodiment, the localized copper silicide 29 can function as a barrier layer between the copper lead 10 and the subsequently formed conductive structure in contact with the copper lead 10. This overcomes the disadvantage of trying to form a continuous barrier layer film inside the opening 65 for contact with the copper lead 10. According to the embodiment where the opening 65 has a high aspect ratio, barrier layer films formed using conventional methods tend to be discontinuous and increase the void area inside the opening.
도 8은 도 7에 도시된 구조체의 평면도이다. 도 8은 구리 연결선(10) 위에 정렬되는 비아를 형성하는데 사용되는 예시적인 이중 다마신 개구(65)를 도시한다. 국부적인 규화 구리 표면(25)은 실질적으로 영역(67)에만 즉, 구리 연결선(10)의 원래의 상부 구리 표면(5)의 규화 구리로 변환된 노출 부분에만 형성된다. 노출되지 않아 국부적으로 규화되지 않은 상부 구리 표면(5)의 다른 부분들은 변환되지 않은 구리로서 유지된다. 이러한 방식에서, 도 7에 단면으로 도시된 제 2 유전체층(61)은 상부 구리 표면(5)을 덮고, 영역(67)에서만 규화 구리 표면(25)으로 변환되는 원래의 상부 구리 표면(5)의 영역(67)을 노출시키는 개구(65)를 포함한다. 그러므로, 개구(65)는 규화 구리로 변환되는 상부 구리 표면의 국부적인 부분을 한정한다.8 is a plan view of the structure shown in FIG. 8 shows an exemplary dual damascene opening 65 used to form vias aligned over copper leads 10. The localized copper silicide surface 25 is formed only substantially in the region 67, ie only in the exposed portion converted to copper silicide of the original upper copper surface 5 of the copper lead 10. The other parts of the upper copper surface 5 which are not exposed and not locally silicified remain as unconverted copper. In this manner, the second dielectric layer 61, shown in cross section in FIG. 7, covers the upper copper surface 5 and of the original upper copper surface 5 converted to the copper silicide surface 25 only in the region 67. Opening 65 exposing region 67. Therefore, opening 65 defines a localized portion of the upper copper surface that is converted to copper silicide.
도 9는 영역(67)에서 국부적인 규화 구리 표면(25)에 접촉하도록 개구(65) 내부에 형성된 상부 도전 구조체(71)를 도시한다. 상부 도전 구조체(71)는 벌크 도전성 재료(77)를 포함하고, 종래의 방법을 사용하여 형성될 수 있다. 벌크 도전성 재료(77)는 구리, 알루미늄 또는 적절한 다른 도전성 재료일 수 있다. 도시된 실시예에서, 상부 도전 구조체(71)는 비아이고, 상부면(81)이 본질적으로 제 2 유전체(61)의 상부면(69)과 동일평면이 되도록 다마신 처리를 사용하여 형성될 수 있다. 예시적인 다른 실시예에 따르면, 상부 도전 구조체(71)는 규화 구리 표면(25)에 접촉하는 연결선과 같은 임의의 다른 다마신 구조체로 이루어질 수 있다. 예시적인 또다른 실시예에 따르면, 규화 구리 표면(25)으로 변환되는 원래의 상부 구리 표면(5)의 국부적인 부분[영역(67)]을 한정하는 개구(65)를 충전하기 위해 비-다마신 구조체가 형성될 수 있다. 그러므로, 개구 내부에 연속 배리어층 막을 형성하기 어렵게 만드는 높은 종횡비를 포함할 수 있는 개구(65)와 같은 개구 내로 막을 증착하지 않고도, 구리 연결선(10)과 상부 도전 구조체(71) 사이에 배리어층-규화 구리(29)를 형성할 수 있다는 것이 본 발명의 장점이다. 예시적인 다른 실시예에서, 규화 구리(29)와 함께 추가의 배리어층이 사용될 수 있다.9 shows the top conductive structure 71 formed inside the opening 65 to contact the localized copper silicide surface 25 in the region 67. The upper conductive structure 71 includes a bulk conductive material 77 and can be formed using conventional methods. Bulk conductive material 77 may be copper, aluminum or other suitable conductive material. In the illustrated embodiment, the top conductive structure 71 is a via and can be formed using a damascene treatment such that the top surface 81 is essentially coplanar with the top surface 69 of the second dielectric 61. have. According to another exemplary embodiment, the upper conductive structure 71 may be made of any other damascene structure, such as a lead that contacts the copper silicide surface 25. According to another exemplary embodiment, non-filled to fill the opening 65 defining a localized portion (region 67) of the original upper copper surface 5 that is converted to the copper silicide surface 25. The drank structure can be formed. Therefore, the barrier layer-between the copper connection line 10 and the upper conductive structure 71 without depositing a film into the opening, such as the opening 65, which may include a high aspect ratio which makes it difficult to form a continuous barrier layer film inside the opening. It is an advantage of the present invention that the copper silicide 29 can be formed. In another exemplary embodiment, additional barrier layers may be used in conjunction with copper silicide 29.
도 10은 층(101)의 표면(103) 위에 형성된 구리 연결 와이어(105)의 단면 사시도이다. 층(101)은 기판 위에 또는 다른 반도체 구조체 위에 형성된 유전체층 또는 다른 층일 수 있다. 구리 연결 와이어(105)는 당해 기술분야에서 현재 개발되고 있는 포토리소그래피 방법과 패턴화 및 에칭 방법 등의 다양한 기술을 사용하여 형성될 수 있다. 구리를 패턴화 및 에칭하기 위한 방법이 당해 기술분야에서 지속적으로 개발되고 있다. 패턴화된 구리 연결 와이어(105)는 각각 구리로 구성된 상부면(107)과 측벽(109)들을 포함한다.10 is a cross-sectional perspective view of a copper connecting wire 105 formed over the surface 103 of the layer 101. Layer 101 may be a dielectric layer or other layer formed over a substrate or over another semiconductor structure. The copper connection wire 105 may be formed using various techniques such as photolithography methods and patterning and etching methods currently developed in the art. Methods for patterning and etching copper continue to be developed in the art. The patterned copper connection wire 105 includes a top surface 107 and side walls 109 each made of copper.
상술된 바와 같은 본 발명의 규화/패시베이션 처리는 유리하게는, 구리 연결 와이어(105)의 노출된 표면들[상부면(107) 및 측벽(109)들]을 패시베이션 처리하는데 사용될 수 있다. 패시베이션 처리의 결과로서, 구리 연결 와이어(105)의 측벽들 및 상부면은 규화 구리로 변환된다.The silicide / passivation treatment of the present invention as described above may advantageously be used to passivate exposed surfaces (top surface 107 and sidewalls 109) of the copper connection wire 105. As a result of the passivation treatment, the side walls and the top surface of the copper connecting wire 105 are converted to copper silicide.
도 11은 이전의 실시예들에서 도시 및 설명된 바와 같은 규화 구리를 포함하여 현재는 규화 구리 표면으로 된 변환된 측벽(119)들과 변환된 상부면(117)을 도시한다. 도 11에 도시된 상기 규화된 구조체는 규화 구리 표면(119, 117)이 상기 외부 확산을 억제하기 때문에 구리 연결 와이어(105)로부터 구리 확산을 감소시킨다는 장점을 갖는다. 또한, 규화 구리 표면들(117, 119)은 구리 연결 와이어(105)와 그 위에 형성된 유전체 또는 다른 재료 사이에 형성되는 경계를 따른 구리의 전자이동을 억제한다. 구리 연결 와이어(105)에 대한 후속 형성된 재료 특히, 질화 규소 및 탄화 규소의 부착은 규화 구리로 인해 개선된다. 힐록 형성은 억제된다. 선택적으로 배리어층들을 포함할 수 있는 다양한 도전성 재료는 규화된 표면들(117, 119)에 형성된 규화 구리 구역에 접촉하도록 형성될 수 있다. 다른 실시예에서, 구리 연결 와이어(105)의 규화 구리 표면들이 배리어 재료로서 작용하기 때문에 추가의 배리어층들이 사용되지 않는다.FIG. 11 shows the converted sidewalls 119 and the converted top surface 117 now comprising a copper silicide surface, including copper silicide as shown and described in previous embodiments. The silicified structure shown in FIG. 11 has the advantage of reducing copper diffusion from copper connecting wire 105 because copper silicide surfaces 119 and 117 inhibit the external diffusion. In addition, the copper silicide surfaces 117 and 119 inhibit electron transfer of copper along a boundary formed between the copper connecting wire 105 and the dielectric or other material formed thereon. The adhesion of the subsequently formed material, in particular silicon nitride and silicon carbide, to the copper connecting wire 105 is improved due to copper silicide. Hillock formation is inhibited. Various conductive materials, which may optionally include barrier layers, may be formed to contact the copper silicide regions formed on the silicided surfaces 117 and 119. In another embodiment, additional barrier layers are not used because the silicided copper surfaces of the copper connection wire 105 act as barrier material.
전술한 내용은 단지 본 발명의 원리를 설명하는 것이다. 따라서, 본원에 명백하게 도시 또는 설명되지는 않았지만 본 발명의 원리를 구현하고 그 정신 및 범위에 포함되는 다양한 장치가 고안될 수 있다는 것을 당업자라면 이해할 것이다. 또한, 본원에서 언급된 모든 예시 및 가정적인 문구들은 주로 교육 목적상 특별히 의도된 것이며, 본 발명의 원리 및 본 발명이 당해 기술분야의 진보에 기여한 개념에 대한 이해를 돕기 위한 것이고, 상기에서 특별하게 언급된 예시 및 조건들에 본발명을 제한하고자 하는 것이 아니다. 또한, 본 발명의 원리, 양태 및 실시예들을 기술하는 본원에서 사용된 모든 설명은 구조 및 기능상의 등가물을 포함하는 것이다. 또한, 상기 등가물은 현재 공지된 등가물 및 차후에 개발될 등가물 즉, 구조와 상관없이 동일한 기능을 수행하는 임의의 요소를 모두 포함하는 것이다. 그러므로, 본 발명의 범위는 본원에 도시 및 설명된 예시적인 실시예들에 제한되는 것은 아니다. 또한, 본 발명의 정신 및 범위는 특허청구범위에서 구체적으로 청구된다.The foregoing merely illustrates the principles of the invention. Accordingly, it will be apparent to those skilled in the art that various devices may be devised which, although not explicitly shown or described herein, embody the principles of the present invention and are included within its spirit and scope. In addition, all illustrative and hypothetical phrases mentioned herein are intended primarily for educational purposes, and are intended to assist in understanding the principles of the present invention and the concepts that the present invention has made to the advances in the art. It is not intended to limit the invention to the examples and conditions mentioned. In addition, all descriptions used herein that describe the principles, aspects, and embodiments of the present invention are intended to include structural and functional equivalents. In addition, the equivalents include all known equivalents and equivalents to be developed later, that is, any elements that perform the same function regardless of the structure. Therefore, the scope of the present invention is not limited to the exemplary embodiments shown and described herein. Also, the spirit and scope of the invention are specifically claimed in the claims.
본 발명은 구리 연결 구조체의 노출된 구리 표면을 규화 구리로 변환함으로써 직접적으로 패시베이션 처리하기 위한 방법을 제공한다. 상기 구리 연결 구조체상에 직접적으로 형성된 박층의 규화 구리는 구리 확산 및 전자이동을 방지하고, 상기 구리 연결 구조체를 다른 도전 구조체에 연결시키기 위해 형성된 접촉부에서 배리어층으로서 기능한다.The present invention provides a method for direct passivation treatment by converting the exposed copper surface of the copper interconnect structure into copper silicide. A thin layer of copper silicide formed directly on the copper interconnect structure prevents copper diffusion and electron transfer and functions as a barrier layer at the contacts formed to connect the copper interconnect structure to another conductive structure.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101028811B1 (en) * | 2003-12-29 | 2011-04-12 | 매그나칩 반도체 유한회사 | Method of forming a dual damascene pattern in a semiconductor device |
| KR101447370B1 (en) * | 2013-02-18 | 2014-10-06 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Process of ultra thick trench etch with multi-slope profile |
Families Citing this family (4)
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| US20050233555A1 (en) * | 2004-04-19 | 2005-10-20 | Nagarajan Rajagopalan | Adhesion improvement for low k dielectrics to conductive materials |
| US7229911B2 (en) * | 2004-04-19 | 2007-06-12 | Applied Materials, Inc. | Adhesion improvement for low k dielectrics to conductive materials |
| JP2007109736A (en) * | 2005-10-11 | 2007-04-26 | Nec Electronics Corp | Semiconductor device and method of manufacturing same |
| JP5582727B2 (en) | 2009-01-19 | 2014-09-03 | 株式会社東芝 | Semiconductor device manufacturing method and semiconductor device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103840A (en) * | 1987-10-16 | 1989-04-20 | Sanyo Electric Co Ltd | Dry etching |
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| US5447887A (en) * | 1994-04-01 | 1995-09-05 | Motorola, Inc. | Method for capping copper in semiconductor devices |
| JP3661366B2 (en) * | 1997-09-04 | 2005-06-15 | ソニー株式会社 | Semiconductor device and manufacturing method thereof |
| JPH11191556A (en) * | 1997-12-26 | 1999-07-13 | Sony Corp | Manufacture of semiconductor device and forming method of copper or copper alloy pattern |
| US6303505B1 (en) * | 1998-07-09 | 2001-10-16 | Advanced Micro Devices, Inc. | Copper interconnect with improved electromigration resistance |
| JP2000058544A (en) * | 1998-08-04 | 2000-02-25 | Matsushita Electron Corp | Semiconductor device and manufacture of the same |
| JP2000195820A (en) * | 1998-12-25 | 2000-07-14 | Sony Corp | Forming method of metal nitride film and electronic device using the same |
| JP2001185549A (en) * | 1999-12-24 | 2001-07-06 | Toshiba Corp | Method for manufacturing semiconductor device |
| JP3643540B2 (en) * | 2000-02-21 | 2005-04-27 | 株式会社日立製作所 | Plasma processing equipment |
| US6406996B1 (en) * | 2000-09-30 | 2002-06-18 | Advanced Micro Devices, Inc. | Sub-cap and method of manufacture therefor in integrated circuit capping layers |
| JP4535629B2 (en) * | 2001-02-21 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
| JP2003045960A (en) * | 2001-08-01 | 2003-02-14 | Matsushita Electric Ind Co Ltd | Semiconductor device and method of manufacturing same |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101028811B1 (en) * | 2003-12-29 | 2011-04-12 | 매그나칩 반도체 유한회사 | Method of forming a dual damascene pattern in a semiconductor device |
| KR101447370B1 (en) * | 2013-02-18 | 2014-10-06 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Process of ultra thick trench etch with multi-slope profile |
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