KR20030078075A - 초박형 수직 바디 트랜지스터를 갖는 프로그래밍 가능한메모리 어드레스 및 디코드 회로 - Google Patents

초박형 수직 바디 트랜지스터를 갖는 프로그래밍 가능한메모리 어드레스 및 디코드 회로 Download PDF

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Abstract

초박형 수직 바디 트랜지스터를 갖는 프로그래밍 가능한 메모리 어드레스 및 디코드 회로를 위한 구조 및 방법이 제공된다. 메모리 어드레스 및 디코드 회로(200)는 다수의 어드레스 라인과 다수의 출력 라인을 포함하며, 어드레스 라인과 출력 라인은 어레이를 형성한다. 다수의 수직 기둥은 출력 라인과 어드레스 라인의 교차점에서 반도체 기판으로부터 바깥으로 연장된다. 각각의 기둥(201)은 산화물층(208)에 의해 분리된 단결정의 제1 접촉층(204)과 제2 접촉층(206)을 포함한다. 다수의 단결정 초박형 수직 부동 게이트 트랜지스터는 다수의 수직 기둥에 인접하여 선택적으로 배치된다. 각각의 단결정 수직 부동 게이트 트랜지스터는 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영역(214), 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역(216), 및 산화물층에 대향하고 제1 소스/드레인 영역과 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역(202)을 포함한다. 부동 게이트는 초박형 단결정 수직 바디 영역에 대향한다. 다수의 어드레스 라인 각각은 기둥의 로우들 사이에 배치되고, 단결정 수직 부동 게이트 트랜지스터의 부동 게이트에 대향하여 제어 게이트로서 기능한다.

Description

초박형 수직 바디 트랜지스터를 갖는 프로그래밍 가능한 메모리 어드레스 및 디코드 회로{PROGRAMMABLE MEMORY ADDRESS AND DECODE CIRCUITS WITH ULTRA THIN VERTICAL BODY TRANSISTORS}
<관련 출원>
본 출원은 미국 특허 출원 제09/780,125호인 "초박형 바디 트랜지스터를 구비하는 개방형 비트 라인 DRAM(Open Bit Line DRAM with Ultra Thin Body Transistors)"(대리인 정리 번호 1303.005US1), 미국 출원 번호 제09/780,130호인 "초박형 바디 트랜지스터를 구비하는 폴드형 비트 라인 DRAM(Folded Bit Line DRAM with Ultra Thin Body Transistors)"(대리인 정리 번호 1030.004US1), 미국 출원 번호 제09/780,087호인 "초박형 바디 트랜지스터를 구비하는 프로그래밍 가능한 논리 어레이(Programmable Logic Arrays with Ultra Thin Body Transistors)"(대리인 정리 번호 1030.007US1), 미국 출원 번호 제09/780,144호인 "초박형 바디 트랜지스터를 구비하는 메모리 어드레스 및 디코드 회로(Memory Address and Decode Circuits with Ultra Thin Body Transistors)"(대리인 정리 번호 1303.006US1), 미국 출원 번호 제09/780,129호인 "초박형 바디 트랜지스터를 구비하는 인 서비스 프로그래밍 가능한 논리 어레이(In Service Programmable Logic Arrays with Ultra Thin Body Transistors)"(대리인 정리 번호 1303.009US1), 및 미국 출원 번호 제09/780,169호인 "초박형 수직 바디 트랜지스터를 구비하는 플래시 메모리(FlashMemory with Ultra Thin Vertical Body Transistors)"(대리인 정리 번호 1303.003US1)과 관련되고, 이들은 본 출원과 동일자로 출원되며 그 내용이 본 명세서에 참조로서 포함된다.
현대의 전자 시스템은, 전형적으로 다이내믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 비디오 랜덤 액세스 메모리(VRAM), 소거가능 프로그래밍가능 판독 전용 메모리(EPROM), 플래시 메모리 또는 다른 종래의 메모리 디바이스와 같은 데이터 저장 디바이스를 포함한다. 이 시스템들이 점점 더 복잡해짐에 따라, 그 시스템 상에서 실행되는 애플리케이션에 기초하는 소프트웨어의 복잡성의 증가에 보조를 맞추기 위하여, 이 시스템들은 점점 더 많은 메모리를 필요로 하게 된다. 따라서, 메모리 디바이스에 관련된 기술이 발전함에 따라, 설계자들은 메모리 디바이스의 소자의 밀도를 증가시키려고 노력해왔다. 예를 들어, 전자 산업은 메모리 디바이스 내에 데이터를 저장하는 메모리셀의 크기를 감소시키려고 노력한다. 이는 메모리 디바이스를 제조하는 데에 사용되는 반도체 웨이퍼의 크기를 실질적으로 증가시키지 않고서, 보다 많은 수의 메모리셀이 제조될 수 있게 한다.
메모리 데이터는 방대한 메모리셀 어레이에 데이터를 저장한다. 본질적으로, 셀은 워드 라인과 비트 라인(어레이의 로우와 칼럼)의 교차점에 배치된다. 통상적으로, 각 셀은 단일 비트의 데이터를 논리 "1" 또는 논리 "0"으로서 저장하며, 개별적으로 액세스 또는 어드레스될 수 있다. 통상적으로, 각 셀은 2개의 멀티-비트 넘버를 사용하여 어드레스될 수 있다. 제1 멀티-비트 넘버 또는 로우 어드레스는, 메모리셀이 위치하는 메모리 어레이의 로우를 식별한다. 제2 멀티-비트 넘버 또는 칼럼 어드레스는, 원하는 메모리셀이 위치하는 메모리 어레이의 칼럼을 식별한다. 각각의 로우 어드레스/칼럼 어드레스 조합은 단일 메모리셀에 대응한다.
개별적인 메모리셀에 액세스하기 위하여, 로우 및 칼럼 어드레스는 각각 로우 및 칼럼 디코더의 입력에 제공된다. 통상적으로, 로우 및 칼럼 디코더는 프로그래밍 가능한 논리 어레이를 사용하여 제조된다. 이 어레이들은 어레이의 입력에 제공되는 어드레스 신호에 기초하여, 원하는 워드 및 비트 라인을 선택하도록 구성된다. 메모리셀의 어레이와 마찬가지로, 디코더 어레이는 반도체 웨이퍼의 표면 영역의 일부분을 사용한다. 따라서, 설계자들은 디코더 어레이에 요구되는 표면 영역을 감소시키려고 노력한다.
메모리 디바이스는 본 기술 분야에 알려져 있는 바와 같이, 집적 회로를 형성하기 위하여 반도체 및 다른 재료들이 처리될 수 있게 하는 포토리소그래피를 사용하여 제조된다. 본질적으로, 이 포토리소그래피 기술은 렌즈 및 마스크를 통해 집광되는 광을 사용하여, 재료 내에 극히 미세한 패턴을 정의한다. 이러한 포토리소그래피를 구현하는 데에 사용되는 장비 및 기술은 재료를 이용하여 형성될 수 있는 회로의 크기에 한계를 부여한다. 본질적으로, 어떤 시점에서는, 리소그래피는, 회로의 소자의 크기를 감소시키기 위하여, 충분한 선명도를 갖는 충분히 미세한 이미지를 생성할 수 없다. 즉, 통상적인 포토리소그래피를 통하여 얻을 수 있는 최소 치수가 있다. 이 최소 치수는 포토리소그래피 공정의 "스레스홀드 치수(critical dimension)"(CD) 또는 최소 "피쳐 사이즈(feature size)"(F)로 칭해진다. 최소 피쳐 사이즈는 디코더 어레이를 포함하는 메모리 디바이스의 구성요소의 크기에 대하여 하나의 제한 사항을 부가한다. 보다 더 큰 용량의 메모리 디바이스에 대한 요구에 보조를 맞추기 위하여, 설계자들은 디코더 어레이를 포함하는 메모리 디바이스의 구성요소의 크기를 감소시키기 위한 다른 방법을 연구한다.
밀도 요구 조건이 기가비트 DRAM, 또는 그 이상으로 점점 더 높아짐에 따라, 디바이스 면적을 최소화하는 것은 점점 더 결정적인 것으로 되어 가고 있다. NOR 어드레스 디코드 회로는 로우 및 칼럼 디코더를 위한 아키텍쳐의 일례이다.
플래시 메모리셀은 고밀도 메모리 요구 조건을 위한 하나의 가능한 해답이다. 단일 트랜지스터를 포함하는 고밀도의 플래시 메모리는 컴퓨터 시스템 내에서 하드 디스크 드라이버 데이터 저장소를 대체할 수 있는 능력을 갖는다. 이는 예민한 기계적 시스템이, 예민하지 않고 항구적인 소형의 고체 상태 메모리 패키지에 의해 대체될 수 있게 하며, 컴퓨터 시스템에서 상당한 이점이 된다. 그렇다면, 필요한 것은 가능한 최고의 밀도 또는 가능한 최소의 셀 면적을 갖는 플래시 메모리이다.
그러나, 플래시 메모리 내의 단일 트랜지스터는 통상적인 MOSFET 기술과 동일한 설계 규칙 제한(design rule limitation)을 갖기 때문에, 계속되는 축소(scaling)는 플래시 메모리에 대해서도 문제점을 부과한다. 즉, 채널 길이가 0.1 미크론, 100㎚ 또는 1000Å 미만인 깊은 서브-미크론 영역(deep sub-micron region)까지의 연속적인 축소는 통상적인 트랜지스터 구조에서는 상당한 문제점을 유발한다. 도 1에 도시되어 있는 바와 같이, 접합 깊이는 1000Å의 채널 길이보다 훨씬 작아야만 하며, 이는 수백 Å의 접합 깊이를 의미한다. 이러한 얕은 접합은 통상적인 주입 및 확산 기술에 의해서는 형성하기 어렵다. 드레인 유도된 장력 저하(drain-induced barrier lowering), 스레스홀드 전압 롤 오프(threshold voltage roll off), 및 서브스레스홀드 전도(sub-threshold conduction)와 같은 단채널 효과(short channel effect)를 억제하기 위해서는, 극단적으로 높은 수준의 채널 도핑이 요구된다. 서브스레스홀드 전도는, 캐패시터 셀 상의 전하 저장 보유 시간을 감소시키기 때문에, MOSFET 기술에서는 특히 문제가 된다. 이와 같이 극단적으로 높은 도핑 수준은 누설을 증가시키고 캐리어 이동도를 감소시킨다. 따라서, 성능을 향상시키기 위하여 채널을 더 짧게 한 것은, 낮은 캐리어 이동도에 의해 효과가 없게 된다.
따라서, 본 기술 분야에서는, 드레인 유도된 장력 저하, 스레스홀드 전압 롤 오프, 및 서브스레스홀드 전도와 같은 단채널 효과, 누설 증가 및 이동도 감소의 악영향을 방지하면서, 향상된 플래시 메모리 밀도를 제공할 필요가 있다. 동시에, 전하 저장 보유 시간은 유지되어야만 한다.
<발명의 요약>
메모리 어드레스 및 디코드 회로와 관련된 상기의 문제점들이 본 발명에서 다루어지며, 아래의 명세서를 숙지함으로써 이해될 것이다. 다른 트랜지스터 치수가 축소됨에 따라 표면 공간 전하 영역이 축소되는, 초박형 수직 바디 트랜지스터를 갖는 프로그래밍 가능한 메모리 어드레스 및 디코드 회로를 위한 시스템 및 방법이 제공된다.
본 발명의 일 실시예에서, 프로그래밍 가능한 메모리 디코더가 제공된다. 프로그래밍 가능한 메모리 디코더는 다수의 어드레스 라인 및 다수의 출력 라인을 포함하며, 어드레스 라인과 출력 라인은 어레이를 형성한다. 다수의 수직 기둥은 출력 라인과 어드레스 라인의 교차점에서 반도체 기판으로부터 바깥쪽을 향해 연장된다. 각각의 기둥은 산화물층에 의해 분리된 단결정의 제1 접촉층 및 제2 접촉층을 포함한다. 다수의 단결정 초박형 수직 부동 게이트 트랜지스터는 다수의 수직 기둥에 인접하여 선택적으로 배치된다. 각각의 단결정 수직 부동 게이트 트랜지스터는 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영역, 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역, 및 산화물층에 대향하고 제1 및 제2 소스/드레인 영역에 연결되는 초박형 단결정 수직 바디 영역을 포함한다. 부동 게이트는 초박형 단결정 수직 바디 영역에 대향한다. 다수의 어드레스 라인 각각은 기둥의 로우들 사이에 배치되며, 제어 게이트로서 기능하기 위해 단결정 수직 부동 게이트 트랜지스터의 부동 게이트에 대향한다.
상술한 것과 그 이외의 본 발명의 실시예, 양태, 이점 및 특징은 이하의 상세한 설명에 부분적으로 개시될 것이며, 또한 부분적으로는 본 발명의 상세한 설명및 참조 도면을 참조하거나 본 발명을 실시하는 것에 의해, 본 기술 분야의 숙련된 기술자들에게 명백해질 것이다. 본 발명의 양태, 이점 및 특징은 첨부된 특허청구범위에서 특히 언급된 수단, 방법 및 조합에 의해 실현되고 달성된다.
본 발명은 일반적으로 집적 회로에 관한 것이며, 특히 초박형 수직 바디 트랜지스터(ultra thin vertical body transistor)를 갖는 플래시 메모리에 관한 것이다.
도 1은 종래의 MOSFET 트랜지스터의 도면으로서, 채널 길이가 0.1 미크론, 100㎚ 또는 1000Å 미만인 깊은 서브-미크론 영역으로까지 계속적인 축소가 발생할 때, 그러한 종래의 MOSFET의 단점을 나타낸 도면.
도 2는 본 발명의 교시에 따라, 기둥의 면을 따라 형성된 수직의 초박형 바디 트랜지스터를 나타낸 도면.
도 3a-3c는 본 발명의 교시에 따라, 나중에 그 면을 따라 초박형 수직 바디 트랜지스터가 형성될 수 있는 기둥을 형성하기 위한 초기 프로세스 시퀀스를 도시한 도면.
도 4a-4c는 도 3a-3c와 관련하여 설명된 상기의 기술이 벌크 CMOS 기술 또는 SOI(silicon-on-insulator) 기술로 구현될 수 있음을 설명하는 도면.
도 5a-5c는, 기둥의 면을 따라 수직의 초박형 바디 트랜지스터를 형성하기 위하여, 도 3a-4c에 제공된 기둥 형성 실시예로부터 계속되는 프로세스 시퀀스를 나타낸 도면.
도 6a-6f는 본 발명의 교시에 따라 적층된 수평 부동 게이트 및 제어 게이트 구조의 실시예를 형성하기 위한 프로세스 시퀀스를 나타낸 도면.
도 7a-7f는 본 발명의 교시에 따라 수직 부동 게이트 및 수직 제어 게이트가수직의 초박형 트랜지스터 바디 구조의 측면을 따라 형성될 수 있게 하는 일 실시예의 프로세스를 설명하는 도면.
도 8a-8e는 본 발명의 교시에 따라 수직 부동 게이트가 수직의 초박형 트랜지스터 바디 구조의 측면을 따라 형성될 수 있고, 수평 방향의 제어 게이트가 수직 방향의 부동 게이트 위에 형성될 수 있게 하는 일 실시예의 프로세스를 설명하는 도면.
도 9는 종래 기술의 교시에 따른 종래의 메모리 회로용 NOR 디코드 어레이를 도시한 도면.
도 10은 본 발명의 교시에 따른 디코드 회로 또는 메모리 어드레스 디코더의 일 실시예를 도시한 개략도.
도 11은 본 발명의 교시에 따른 전자 시스템의 상위 레벨 조직의 개략적인 블럭도.
이하의 본 발명의 상세한 설명에서, 본 명세서의 일부를 형성하며 본 발명이 구현될 수 있는 특정 실시예를 도시하고 있는 첨부 도면들이 참조된다. 실시예들은 본 기술 분야의 숙련된 기술자들이 본 발명을 실시하는 데에 충분할 정도로 상세하게 본 발명의 양상들을 설명하도록 의도된 것이다. 본 발명의 범위를 벗어나지 않고서, 다른 실시예들도 이용될 수 있으며 변경이 이루어질 수 있다. 아래의 설명에서, 웨이퍼 및 기판이라는 용어는 집적 회로가 그 위에 형성될 임의의 구조물, 또한 집적 회로 제조의 여러 단계에서의 그러한 구조물을 총칭하기 위해 상호교환 가능하게 사용된다. 이 용어들은 도핑된 반도체의 에피택시얼층, 도핑되지 않은 반도체, 지지 반도체 또는 절연 재료 상의 반도체, 이러한 층들의 조합 및 본 기술 분야에 공지되어 있는 다른 구조물들을 포함한다. 아래의 상세한 설명은 제한적인 의미로 기술된 것은 아니며, 본 발명의 범위는 첨부된 특허청구범위에 의해서만 제한된다.
도 2는 본 발명의 교시에 따라 형성된 초박형 단결정 수직 트랜지스터 또는 액세스 FET(200)를 도시한 도면이다. 도 2에 도시되어 있는 바와 같이, 액세스 FET(200)는 수직의 초박형 바디 트랜지스터, 또는 다르게 말하면 초박형 단결정 수직 트랜지스터를 포함한다. 본 발명의 교시에 따르면, 액세스 FET(200)의 구조는 반도체 기판(202)으로부터 바깥 방향으로 연장하는 기둥(201)을 포함한다. 기둥은 산화물층(208)에 의해 수직 방향으로 분리되는 단결정의 제1 접촉층(204) 및 제2 접촉층(206)을 포함한다. 초박형 단결정 수직 트랜지스터(210)는 기둥(201)의 측면을 따라 형성된다. 초박형 단결정 수직 트랜지스터(210)는, 초박형 단결정 수직의 제1 소스/드레인 영역(214) 및 초박형 단결정 수직의 제2 소스/드레인 영역(216)을 분리하는 초박형 단결정 수직 바디 영역(212)을 포함한다. 초박형 단결정 수직의 제1 소스/드레인 영역(214)은 제1 접촉층(204)에 연결되고, 초박형 단결정 수직의 제2 소스/드레인 영역(216)은 제2 접촉층(206)에 연결된다. 게이트(218)는 초박형 단결정 수직 바디 영역(212)에 대향하여 형성되며, 얇은 게이트 산화물층(220)에 의해 상기 초박형 단결정 수직 바디 영역(212)으로부터 분리된다.
본 발명의 실시예에 따르면, 초박형 단결정 수직 트랜지스터(210)는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 트랜지스터를 포함한다. 따라서, 일 실시예에서, 초박형 단결정 수직 바디 영역(212)은 100 나노미터 미만의 수직 길이(L)를 갖는 채널을 포함한다. 또한, 초박형 단결정 수직 바디 영역(212)은 10 나노미터 미만의 수평 폭(W)을 갖는다. 그리고, 초박형 단결정 수직의 제1 소스/드레인 영역(214) 및 초박형 단결정 수직의 제2 소스/드레인 영역(216)은 10 나노미터 미만의 수평 폭을 갖는다. 본 발명의 교시에 따르면, 초박형 단결정 수직 트랜지스터(210)는 고상 에피택시얼 성장(solid phase epitaxial growth)에 의해 형성된다.
본 기술 분야의 숙련된 기술자라면, 본 명세서에 기초하여, 본 발명의 초박형 바디를 갖는 초박형 단결정 수직 트랜지스터는 다른 트랜지스터 치수가 축소됨에 따라 축소되는 표면 공간 전하 영역을 제공한다는 것을 이해할 것이다. 본 발명의 이러한 구성은 드레인 유도된 장벽 저하, 스레스홀드 전압 롤 오프 및 서브스레스홀드 전도와 같은 단채널 효과를 억제하면서, 증가하는 밀도 및 설계 규칙 요구 사항을 용이하게 할 것이다.
도 2의 실시예에는 n 채널형 트랜지스터가 도시되어 있다. 그러나, 본 기술 분야의 숙련된 기술자라 측면, 본 명세서에 기초하여, 본 발명은 초박형의 수직 지향된 단결정 p 채널형 트랜지스터를 포함하는 구조에도 동등하게 적용될 수 있도록, 여기에 개시된 도전형은 도핑 유형을 변경하는 것에 의해 반전될 수 있음을 이해할 것이다. 본 발명은 제한적이지 않다.
도 3a-3c는, 본 발명의 교시에 따라, 프로그래밍 가능한 메모리 어드레스 및 디코드 회로를 형성하는 것의 일부로서, 나중에 그 측면을 따라 초박형 수직 바디 트랜지스터가 형성되는 기둥을 형성하는 초기 프로세스 시퀀스를 도시하고 있다. 제시된 치수는 0.1㎛ 셀 치수(CD) 기술에 적합하며, 다른 CD 크기에 대응하여 축소될 수 있다. 도 3a의 실시예에서, p형 벌크 실리콘 기판(310) 시작 재료가 사용된다. 이온 주입, 에피택시얼 성장 또는 그러한 기술들의 조합 등에 의해, n++ 및 n+ 실리콘 합성물의 제1 접촉층(312)이 기판(310) 상에 형성되어, 단결정의 제1 접촉층(312)이 형성된다. 본 발명의 교시에 따르면, 제1 접촉층(312)에서 보다 더 고농도로 도핑된 하부가 비트 라인(302)으로서 기능한다. 제1 접촉층(312)의 n++ 부분의 두께는 원하는 비트 라인(302)의 두께이며, 약 0.1 내지 0.25㎛일 수 있다. 제1 접촉층(312)의 총 두께는 약 0.2 내지 0.5㎛일 수 있다. 약 100 나노미터(㎚), 0.1㎛ 또는 그보다 얇은 두께의 산화물층(314)이 제1 접촉층(312) 상에 형성된다. 일 실시예에서, 산화물층(314)은 열 산화 성장 기술에 의해 형성될 수 있다. 다결정의 제2 접촉층(316)을 형성하기 위해 공지된 기술을 사용하여, n+ 실리콘의 제2 접촉층(316)이 산화물층(314) 상에 형성된다. 제2 접촉층(316)은 100㎚ 이하의 두께로 형성된다.
다음으로, 약 10㎚ 두께의 얇은 실리콘 이산화물층(SiO2)이 제2 접촉층(316) 상에 적층된다. 약 100㎚ 두께의 더 두꺼운 실리콘 질화물(Si3N4)(320)이 얇은 실리콘 이산화물층(SiO2)(318) 상에 적층되어, 패드층, 예를 들어 층(318 및 320)이형성된다. 이 패드층(318 및 320)은 화학적 기상 증착(CVD)과 같은 임의의 적합한 기술을 사용하여 적층된다.
트렌치(325)의 방향성 에칭을 위한 마스크를 제공하기 위하여, 포토레지스트가 도포되고 반응성 이온 에칭(RIE) 등에 의해 선택적으로 에칭된다. 방향성 에칭에 의해, 질화물(320), 패드 산화물층(318), 제2 접촉층(316), 산화물층(314) 및 제1 접촉층(312)의 적층물을 포함하는 복수의 칼럼 바(column bar, 33)가 형성된다. 트렌치(325)는 기판(310)의 표면(332)에 도달하는 데에 충분한 깊이까지 에칭되어, 도전성으로 도핑된 비트 라인(302)들을 분리한다. 포토레지스트가 제거된다. 이제, 바(330)는 비트 라인(302)의 방향, 예를 들어 칼럼 방향으로 지향된다. 일 실시예에서, 바(330)는 약 1 미크론 이하의 표면 라인 폭을 갖는다. 각 트렌치(325)의 폭은 바(330)의 라인 폭과 거의 동일할 수 있다. 이제, 구조물은 도 3a에 도시된 것과 같아진다.
도 3b에서, SiO2와 같은 절연 재료(333)가 퇴적되어 트렌치(325)를 채운다. 그 다음, 작업 표면은 화학 기계적 연마/평탄화(CMP) 등에 의해 평탄화된다. 트렌치(335)를 비트 라인(302)에 직교하는 방향, 예를 들어 로우 방향으로 방향성 에칭하기 위한 마스크를 제공하기 위하여, 제2 포토레지스트가 도포되고 선택적으로 노광된다. 트렌치(335)는 반응성 이온 에칭(RIE) 등과 같은 임의의 적절한 기술을 사용하여 형성될 수 있다. 트렌치(335)는 노출된 SiO2, 및 질화물(320), 패드 산화물층(318), 제2 접촉층(316), 산화물층(314)의 노출된 적층물을 통하여 제1접촉층(312) 내에까지, 그러나 원하는 비트 라인(302)의 두께를 남겨두는 데에 충분한 깊이까지만, 예를 들어 전형적으로 100㎚의 비트 라인 두께가 남을 때까지 에칭된다. 이제, 구조물은 도 3b에 도시된 것과 같아지며, 개별적으로 정의된 기둥(340-1, 340-2, 340-3, 340-4)를 갖는다.
도 3c는 도 3b를 3C-3C 라인을 따라 절취하여 도시한 구조물의 단면도를 도시하고 있다. 도 3c는 임의의 주어진 칼럼 내에서 인접한 기둥(340-1) 및 기둥(340-2)를 연결하는 연속적인 비트 라인(302)을 도시하고 있다. 트렌치(335)는, 이하에 설명되는 바와 같이, 기둥(340-1 및 340-4)에 의해 형성된 로우와 기둥(340-2 및 340-3)에 의해 형성되는 로우와 같이, 인접한 기둥의 로우들 사이에, 계속하여 부동 게이트 및 제어 게이트를 형성하기 위해 남겨진다.
도 4a-4c는 도 3a-3c와 관련하여 설명된 상기 기술이 벌크 CMOS 기술의 기판 또는 SOI 기술의 기판 상에 구현될 수 있음을 도시하고 있다. 도 4a는, 패드층을 제외하고, 도 3a-3c에 도시된 완전한 시퀀스가 저농도로 도핑된 p형 벌크 실리콘 기판(410) 상에 형성된 것을 도시하고 있다. 도 4a에 도시된 구조는 도 3c의 단면도와 유사하며, 위에 기둥 스택(440-1, 440-2)이 형성된 연속 비트 라인(402)을 나타낸다. 기둥(440-1, 440-2)은 제 1 n+ 접촉층(412), 그위에 형성된 산화물층(414), 및 산화물층(414) 위에 형성된 제 2 n+ 접촉층(416)을 포함한다.
도 4b는 패드층을 제외하고 SIMOX 등의 상용 SOI 웨이퍼상에 형성된 도 3a-3c에 도시된 프로세스 스텝의 완전한 시퀀스를 나타낸다. 도 4b에 도시된 바와 같이, 매립 산화물층(411)은 기판(410)의 표면상에 존재한다. 도 4b에 도시된 구조는 또한 도 3c의 단면도와 유사하며, 그 위에 기둥 스택(440-1, 440-2)이 형성된 연속 비트 라인(402)을 나타내며, 단지 여기에서는 연속 비트 라인(402)이 매립 산화물층(411)에 의해 기판(410)으로부터 분리된다. 또한, 기둥(440-1, 440-2)은 제 1 n+ 접촉층(412), 그 위에 형성된 산화물층(414), 및 산화물층(414)상에 형성된 제 2 n+ 접촉층(416)을 포함한다.
도 4c는 패드층을 제외하고 절연체상의 실리콘의 아일랜드를 형성하는 도 3a-3c에 도시된 프로세스 스텝의 완전한 시퀀스를 나타내며, 여기서, 절연체(413)는 산화물 언더컷(under cuts)에 의해 형성된다. 이러한 프로세스는 1997년 11월 25일 발행된 발명의 명칭이 "Technique for Producing Small Islands of Silicon on Insulator"인 레오나드 포브스(Leonard Forbes)의 미국 특허 제 5,691,230 호에 상세히 기술된 프로세스를 포함하며, 참고로 여기에 기재된다.
도 4c에 도시된 구조는 도 3c의 단면도와 유사하며, 위에 기둥 스택(440-1, 440-2)이 형성된 연속 비트 라인(402)을 나타내고, 단지 여기에서는 연속 비트 라인(402)이 상기 참조된 프로세스에 따라 산화물 언더컷에 의해 형성된 절연체(413)에 의해 기판(410)으로부터 분리된다. 또한, 기둥(440-1, 440-2)은 제 1 n+ 접촉층(412), 그 위에 형성된 산화물층(414), 및 산화물층(414) 위에 형성된 제 2 n+ 접촉층(416)을 포함한다. 그러므로, 본 발명의 교시에 따르면, 도 3a-3c에 도시된 바와 같이, 기둥을 형성하기 위한 프로세스 스텝의 시퀀스는 도 4a-4c에 도시된 바와 같이 3개 이상의 다른 유형의 기판 상에 동일물을 형성하는 것을 포함할 수 있다.
도 5a-5c는 도 3c의 기둥(340-1, 340-2) 등의 기둥의 측면을 따라 초박형 수직 바디 트랜지스터를 형성하기 위하여, 도 3a-3c에 제공된 기둥 형성 실시예로부터 연속되는 프로세스 시퀀스 및 도 4a-4c에 도시된 기판 중 임의의 것을 나타낸다. 단지 설명을 위하여, 도 5a는 p형 기판(510) 상에 형성되고 트렌치(530)에 의해 분리된 기둥(540-1, 540-2)의 실시예를 나타낸다. 도 5a-5c와 결합하여 제공된 설명과 유사하게, 도 5a는, 일실시예에서, 일부가 n++ 비트 라인(502)과 일체적으로 형성된 제 1 단결정 n+ 접촉층(512)을 나타낸다. 산화물층 영역(514)은 제 1 접촉층(512) 상의 기둥(540-1, 540-2)내에 형성된다. 기둥(540-1, 540-2)내의 산화물층 영역(514) 상에 형성된 제 2 n+ 접촉층(516)이 도시된다. 또한, 기둥(540-1, 540-2) 내의 제 2 접촉층(516) 상에 각각 형성된 SiO2(518)과 Si3N4(520)의 패드층이 도시된다.
도 5b에서, 저농도로 도핑된 p형 폴리실리콘층(545)이 기둥(540-1, 540-2) 상에 퇴적되고, 기둥(540-1, 540-2)의 측벽(550) 상의 저농도로 도핑된 p형 물질(545)을 남겨두고 방향성 에칭된다. 본 발명의 교시에 따른 일실시예에서, 저농도로 도핑된 p형 폴리실리콘층은 10 nm 이하의 수평 두께 또는 폭(W)을 갖는 기둥(540-1, 540-2)의 측벽(550) 상의 저농도로 도핑된 p형 물질(545)을 남겨두고 방향성 에칭된다. 이 구조는 도 5b에 도시된 바와 같다.
프로세스 스텝의 다음 시퀀스는 도 5c와 결합하여 설명된다. 이 시점에서, 예를 들어 기둥(540-1, 540-2)의 일측면 상에만 초박형 바디 트랜지스터를 형성하는 몇가지 특정 구성이 요구되면, 측벽(550)의 일부분으로부터 폴리실리콘(545)을 등방성 에칭하고 기둥(540-1, 540-2)의 일측벽 상에만 폴리실리콘(545)를 남기기 위하여 상술한 것과 동일한 또다른 마스킹 스텝이 채용된다.
도 5c에서, 초박형 단결정 수직 트랜지스터, 또는 초박형 바디 트랜지스터를 기둥(540-1, 540-2)의 일측면 상에만 형성하는 실시예가 도시된다. 도 5c에서, 웨이퍼는 대략 550-700℃로 가열된다. 이 스텝에서, 폴리실리콘(545)은 재결정화될 것이며 측면 애피택시얼 고상(solid state) 재성장이 수직적으로 일어날 것이다. 도 5c에 도시된 바와 같이, 기둥(540-1, 540-2)의 저부에 있는 단결정 실리콘은 이 결정 성장의 시드(seed)가 될 것이며, 초박형 단결정 수직 MOSFET 트랜지스터의 채널로서 이용될 수 있는 초박형 단결정막(546)이 형성될 것이다. 막이 기둥의 일측면상에만 남아 있는 도 5c의 실시예에서, 결정화는 기둥(540-1, 540-2)의 상부 상의 제 2 n+ 폴리실리콘 접촉 재료/층(516)으로 수직으로 진행한다. 그러나, 기둥(450-1, 540-2)의 양측면이 피복되면, 결정화는 기둥(540-1, 540-2)의 상부 상의 중심 부근에 그레인 경계를 남길 것이다. 이 실시예는 도 5d에 도시된 바와 같다.
도 5c 및 도 5d에 도시된 바와 같이, 드레인 및 소스 영역(551, 552) 각각은 어닐링 프로세스에서 제 1 및 제 2 접촉층(512, 516)으로부터 n+ 도핑의 외부 확산에 의해 기둥(50-1, 540-2)의 측벽(550)을 따라 초박형 단결정막(546)내에 형성될 것이다. 어닐링 프로세스에서, n+ 도펀트를 갖는 초박형 단결정막(546)의 이들 부분은 측면 에피택시얼 고상 재성장이 수직으로 발생함에 따라 유사하게 단결정 구조로 재결정화될 것이다. 드레인 및 소스 영역(551, 552)은 p형 물질로 형성된 수직 단결정 바디 영역(552)에 의해 분리될 것이다. 본 발명의 일실시예에서, 수직 단결정 바디 영역은 100nm 미만의 수직 길이를 가질 것이다. 이 구조는 도 5c 및 도 5d에 도시된 바와 같다. 당업자는 본 개시물을 읽으면 이해할 것이다. 종래의 게이트 절연체는 이 초박형 단결정막(546) 상에 성장하거나 퇴적될 수 있다. 그리고, 수평 또는 수직 게이트 구조가 트렌치(530)내에 형성될 수 있다.
당업자는 본 개시물을 읽으면 이해할 것이지만, 드레인 및 소스 영역(551, 552)은 각각 본 발명의 교시에 따라 초박형 단결정막(546)내에 형성되어 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터의 일부를 형성한다. 초박형 단결정막(546)은 제 1 접촉층(512)에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역(551)과 제 2 접촉층(516)에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역(552)을 포함한다. 초박형 p형 단결정 수직 바디 영역(553)은 산화물층(514)의 측면 또는 반대면을 따라 남아 제 1 소스/드레인 영역(551)을 제 2 소스/드레인 영역(552)에 결합시킨다. 사실상, 초박형 p형 단결정 수직 바디 영역(553)은 드레인 및 소스 영역(551, 552) 각각을 분리하고, 인가된 전위에 의해 채널이 형성될때 드레인 및 소스 영역(551, 552)을 전기적으로 결합시킬 수 있다. 드레인 및 소스 영역(551, 552) 각각 및 초박형 바디 영역(553)은 어닐링 스텝에서 발생하는 측면 고상 에피택시얼 재성장에 의해 단결정 물질로 형성된다.
구조물의 치수는 100nm 미만의 수직 길이를 갖는 초박형 단결정 바디 영역(553)을 포함하며, 그 내에 100nm 미만의 수직 길이를 갖는 채널이 형성될 수있다. 또한, 치수는 예를 들어 10nm 미만의 초박형 단결정막(546)의 수평 두께로 정의된 접합 깊이를 각각 갖는 드레인 및 소스 영역(551, 552)을 포함한다. 그러므로, 본 발명은, 장치의 채널 길이보다 매우 작으며 더 축소된 설계룰에 따라 축소될 수 있는 접합 깊이를 제공한다. 또한, 본 발명은 다른 트랜지스터의 크기가 축소됨에 따라 트랜지스터의 바디의 표면 공간 전하 영역이 축소되도록 초박형 바디를 갖는 트랜지스터용 구조를 제공한다. 사실상, 표면 공간 전하 영역은 예를 들어 10nm 이하의 MOSFET 초박형 바디 영역을 물리적으로 제조함으로써 최소화된다.
당업자는 본 개시물을 읽으면 본 발명이 초박형 수직 지향 단결정 p 채널형 트랜지스터를 갖는 구조에 동일하게 적용될 수 있도록 도핑 유형을 변경함으로써 여기에 기재된 도전형이 역으로 될 수 있음을 이해할 것이다. 본 발명은 이에 한정되지 않는다. 상술한 프로세스의 설명으로부터, 제조 프로세스는 이하의 도면을 결합하여 설명하는 바와 같이 트렌치(530)에 다른 많은 수평 및 수직 게이트 구조 실시예를 형성하도록 이어질 수 있다.
도 6a-6f는 본 발명과 결합하여 수평 대체 게이트로서 언급된 적층 수평 부동 게이트 및 제어 게이트 구조 실시예를 형성하는 프로세스 시퀀스를 나타낸다. 다음의 프로세스 스텝에서 제안된 치수는 0.1 마이크로미터 CD 기술에 적합하며 따라서 다른 CD 크기에 대하여 축소될 수 있다. 도 6a는 도 5c에 도시된 것과 유사한 구조를 나타낸다. 즉, 도 6a는 트렌치(630)내의 기둥(640-1, 640-2)의 측벽(650)을 따르는 초박형 단결정막(646)을 나타낸다. 이 시점에서의 초박형 단결정막(646)은 제 1 접촉층(612)에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역(651) 및 제 2 접촉층(616)에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역(652)을 포함한다. 초박형 p형 단결정 수직 바디 영역(653)은 산화물층(614)의 측면 또는 대향면을 따라 존재하며 제 1 소스/드레인 영역(651)을 제 2 소스/드레인 영역(652)에 결합시킨다. 도 6a에 도시된 프로세스 실시예에 따라, 공지되고 당업자에 의해 이해되는 n+ 도핑 산화물층(621) 또는 PSG 층이 CVD 기술 등에 의해 기둥(640-1, 640-2) 위에 퇴적된다. 그후, 이 n+ 도핑 산화물층(621)은 평탄화되어 기둥(640-1, 640-2)의 상부 표면으로부터 제거된다. 트렌치(630)의 저부에 약 50nm 남도록 에칭 프로세스가 수행된다. 다음으로, 도핑되지 않은 폴리실리콘층(622) 또는 도핑되지 않은 산화물층(622)은 기둥(640-1, 640-2) 위에 퇴적되고 CMP 평탄화되어 기둥(640-1, 640-2)의 상부 표면으로부터 제거된다. 그후, 도핑되지 않은 폴리실리콘층(622)은, 산화물층(614)의 측면 또는 반대면을 따라 트렌치(630) 내에 100nm 이하의 두께를 남겨두고 RIE 등에 의해 에칭된다. 다음으로, 공지되고 당업자에 의해 이해되는 또다른 n+ 도핑 산화물층(623) 또는 PSG 층이 CVD 프로세스 등에 의해 기둥(640-1, 640-2) 위에 퇴적된다. 이 구조는 도 6a에 도시된 바와 같다.
도 6b는 제조 스텝의 다음 시퀀스의 구조를 나타낸다. 도 6b에서, 열처리가 수행되어 PSG 층, 예를 들어 621 및 623으로부터 나온 n형 도펀트가 수직 초박형 단결정막(646)으로 확산하여 드레인 및 소스 영역(651, 652)를 추가적으로 형성한다. 다음으로, 도 6b에 도시된 바와 같이, 본 개시물을 읽으면 당업자가 이해하는바와 같이, 선택적 에칭이 수행되어 상부 PSG 층(623)과 트렌치(630)내의 도핑되지 않은 폴리실리콘층(622) 또는 산화물층(622)을 제거한다. 이 구조는 도 6b에 도시된 바와 같다.
다음으로, 도 6c에서, 당업자에게 공지되고 이해되는 바와 같이, 초박형 단결정 수직 바디 영역(653)의 표면 상의 초박형 바디 트랜지스터 또는 초박형 단결정 수직 트랜지스터를 위한 박형 게이트 산화물(625)이 열산화 등에 의해 성장한다. 다음으로, 도핑된 n+형 폴리실리콘층(642)이 퇴적되어 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터를 위한 게이트(642)를 형성할 수 있다. 그후, 구조에는 CMP 프로세스가 수행되어 기둥(640-1, 640-2)의 상부표면으로부터 도핑된 n+형 폴리실리콘층(642)을 제거하고 RIE 에칭되어 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터를 위한 소망 두께의 게이트(642)를 형성한다. 일실시예에서, 도핑된 n+형 폴리실리콘층(642)은 RIE 에칭되어 초박형 단결정 수직 바디 영역(653)을 대향하는 100nm 미만의 수직 측면을 갖는 일체적으로 형성된 수평 방향 부동 게이트(642)를 형성한다. 다음으로, 산화물층(644)은 CVD 프로세스 등에 의해 퇴적되고 CMP 프로세스에 의해 평탄화되어 트렌치(630)를 채운다. 에칭 프로세스는 상술한 기술에 따라 수행되어 구조물로부터 질화물층(620)을 박리한다. 이것은 인산을 사용한 인 에칭 프로세스를 포함할 수 있다. 구조는 도 6c에 도시된 바와 같다.
도 6d는 제조 스텝의 다음 시퀀스를 나타낸다. 도 6d에서, 수평 지향 부동 게이트(642)의 상부 상의 산화물층(644)이 마스크되고 RIE 등에 의해 에칭되어 인터폴리 게이트 절연체 또는 제어 게이트 절연체가 형성될 영역의 산화물층(644)를 제거한다. 다음으로, 인터폴리 게이트 절연체 또는 제어 게이트 절연체(660)가 형성된다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(660)는 당업자에게 공지되어 이해하는 바와 같이 열적으로 성장한 산화물층(660) 또는 퇴적된 산화질화 (oxynitride) 제어 게이트 절연체층(660)일 수 있다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(660)는 대략 2-4nm의 두께로 형성된다. 다음으로, 폴리실리콘 제어 게이트(662)가 형성된다. 폴리실리콘 제어 게이트는 수평 방향 부동 게이트(642) 위에 폴리실리콘 제어 게이트 라인을 CVD 등에 의해 퇴적하고 패터닝하는 종래의 포토리소그래피 기술에 의해 형성될 수 있다. 또다른 산화물층이 CVD 등에 의해 구조의 표면상에 퇴적되어 또다른 제조 스텝으로 진행할 수 있다.
당업자는 이 개시를 읽을 때, 기둥(640-1 및 640-2) 상부의 제2 접촉층(616)에 접촉부가 형성되어, 로우 또는 워드 어드레스 라인(664)으로 형성 및 표준 BEOL 공정이 지속될 수 있다는 것을 이해할 것이다. 이 방법은 셀 및 주변 회로의 배선을 완성하기 위한 통상의 접촉 홀, 단자 금속 및 층간(inter level) 절연체 스텝을 포함할 수 있다. 도 6e는 완성된 구조의 사시도이다. 그리고, 도 6f는 라인 6F-6F에 따라 얻어진 동일 단면도이다.
대안적으로, 상기 제조 시퀀스는 대체 게이트 스텝을 제외한 것이다. 대안적 실시예에서, 상기 공정은 도 5c에서 도시된 것과 유사한 구조로 다시 시작될 것이다. 그러나, 도 6a에서, 컨포멀(conformal) 질화물층은 대략 10nm로 적층된 후에 기둥의 측벽 상에 질화물이 남도록 방향성 에칭될 것이다. 열적 산화물은 소스라인(602) 또는 y-어드레스 라인 바(602)의 노출된 부분을 절연시키도록 성장된다. 다음으로 질화물은 등방성 에칭(예를 들어, 인산(phosphoric acid)) 및 박형 터널링에 의해 박리(strip)되며, 대략 1 내지 2 ㎚의 부동 게이트 산화물은 노출된 초박형 단결정 막(646)의 벽 상에서 성장된다. n형 폴리실리콘 층은 트렌치(예를 들어, 〉100 nm)를 채우도록 적층되고 평탄화(예를 들어, CMP에 의해)된 후에 초박형 단결정 막(646)의 상부 레벨의 약간 아래로 리세싱(recess)된다. 다음으로 공정은 전술된 바와 같은 에칭 공정으로 상기 구조로부터 질화물층(620)을 계속해서 박리시킨다. 이것은 인산을 사용하는 인(phosphoric) 에칭 공정을 포함할 수 있다. 도 6c에서 시작되어 상기 공정은 전술한 바와 같이 지속되어 상기 구조가 완성된다.
도 7a-7e는 수직 초박형 트랜지스터 바디 구조에 따라 수직 부동 게이트 및 수직 제어 게이트가 형성될 수 있는 일 실시 형태의 공정을 예시한다. 이 구조는 이 개시를 읽은 집적 회로 제조 분야의 숙련자에 의해 달성될 수 있다. 다음의 공정 스텝에서 제시된 치수는 0.1㎛ CD 기술에 적합하며 다른 CD 크기에 따라 축소될 수 있다. 도 7a는 도 5c에서 도시된 것과 유사한 구조를 나타낸다. 즉, 도 7a는 트렌치(730) 내에서 기둥(740-1 및 740-2)의 측벽을 따라 이어지는 초박형 단결정 막(746)을 도시한다. 이 지점에서의 초박형 단결정 막(746)은 제1 접촉층(712)에 결합된 초박형 단결정 수직 제1 소스/드레인 영역(751) 및 제2 접촉층(716)에 결합된 초박형 단결정 수직 제2 소스/드레인 영역(752)을 포함한다. 초박형 p형 단결정 수직 바디 영역(753)은 산화물층(714)의 측벽을 따르거나 이에 대향하여 나타나며, 제1 소스/드레인 영역(751)을 제2 소스/드레인 영역(752)에 결합시킨다. 도 7a에 도시된 공정 실시 형태에 따르면, 대략 10 nm의 컨포멀 질화물층이 CVD 등에 의해 적층되며, 기둥(740-1 및 740-2)의 측벽에만 남도록 방향성 에칭된다. 다음으로 산화물층(721)은 열적 산화 등에 의해 대략 20 nm의 두께로 성장되어 노출된 비트 라인 바(702)를 절연시킨다. 기둥(740-1 및 740-2)의 측벽 상의 컨포멀 질화물층은 초박형 단결정 막(746)을 따르는 산화를 방지한다. 다음으로 질화물층은 공지되어 있어 당업자에 의해 이해될 수 있는 통상의 박리 공정을 사용하여 박리된다. 상기 구조는 도 7a에서 도시되는 바와 같다.
도 7b에서 도시된 바와 같이, 박형 터널링 산화물(756)은 노출된 초박형 단결정 막(746)의 측벽 상에 열적으로 성장된다. 박형 터널링 산화물(756)은 대략 1 내지 2 nm의 두께로 성장된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 재료(750)가 CVD 등에 의해 대략 40 nm 이하의 두께로 적층되어 트렌치를 채운다. 다음으로 n+ 도핑된 폴리실리콘 재료(750)가 CMP 등에 의해 평탄화되고, RIE 등에 의해 초박형 단결정 막(746)의 상부 레벨의 약간 아래의 높이까지 리세싱된다. 다음으로 질화물층(761)은 CVD 등에 의해 스페이서 형성을 위한 대략 20 nm의 두께로 적층되고 두꺼운 산화물 및 질화물 패드층(각각 718, 720)의 측벽상에 남도록 방향성 에칭된다. 상기 구조는 도 7b에 도시된 바와 같다.
도 7c는 다음의 프로세싱 스텝 시퀀스에 따른 구조를 예시한다. 도 7c에서, 질화물 스페이서(761)는 마스크로서 사용되며, 기둥의 칼럼 사이에 노출된 산화물, 예를 들어, 도 3b의 산화물(333)은 소스라인(702) 사이에서 소스라인/y-어드레스라인(702) 상의 산화물(721)과 비슷한 레벨의 깊이까지 선택적으로 에칭된다. 다음으로, 마스크로서 질화물 스페이서(761)를 다시 사용하여, 노출된 n+ 도핑된 폴리실리콘 재료(750)는 소스라인/y-어드레스 라인(702) 상의 산화물층(721) 상에서 선택 에칭이 정지되어, 트렌치(730) 내에 수직 방향의 부동 게이트(763) 쌍을 생성한다. 상기 구조는 도 7c에 도시되는 바와 같다.
도 7d는 제조 공정의 이러한 실시 형태의 다음의 시퀀스를 예시한다. 도 7d에서, 인터폴리(interpoly) 게이트 절연체 또는 제어 게이트 절연체(760)는 수직 방향의 부동 게이트(763)를 커버하는 트렌치(730) 내에 형성된다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(760)는 열적으로 성장된 산화물층(760) 또는 적층된 질산화물 제어 게이트 절연체층(760)일 수 있으며, 이것은 공지되어 있어 당업자에 의해 이해될 것이다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(760)는 대략 7 내지 15 나노미터의 두께로 형성된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 게이트 재료(762)는 CVD 등에 의해 대략 100 nm 두께로 적층되어 트렌치 또는 게이트 스루 트로프(gate through trough)를 채운다. 다음으로 n+ 도핑된 폴리실리콘 재료(762)는 두꺼운 질화물 패드층(720) 상에서 CMP 등에 의한 평탄화가 정지된다. 다음으로 n+ 도핑된 폴리실리콘 재료(762)는 초박형 단결정 막(746)의 대략 상부 레벨까지 RIE 등에 의해 리세싱된다. 다음으로, 질화물 패드층(720)은 기둥(740-1 및 740-2)으로부터 제거된다. 질화물 패드층은 인 에칭 또는 다른 적합한 기술을 이용하여 제거될 수 있다. 다음으로 산화물(775)은 CVD 등에 의해 상기 구조 위에 적층되어 표면을 커버한다. 상기 구조는 도 7d에 도시되는 바와 같다.
당업자는 이 개시를 읽을 때, 기둥(740-1 및 740-2) 상부의 제2 접촉층(716)에 접촉부가 형성되어, 로우 또는 워드 어드레스 라인(764)으로 형성 및 표준 BEOL 공정이 지속될 수 있다는 것을 이해할 것이다. 이 방법은 셀 및 주변 회로의 배선을 완성하기 위한 통상의 접촉 홀, 단자 금속 및 층간 절연체 스텝을 포함할 수 있다. 도 7e는 완성된 구조의 사시도이다. 그리고, 도 7F는 커드라인(7F-7F)을 따라 얻어진 단면도이다.
도 8a-8e는 수직 부동 게이트가 초박형 수직 트랜지스터 바디 구조에 따라 형성되며 수평 방향의 제어 게이트가 수직 방향의 부동 게이트 상에 형성될 수 있는 일 실시 형태의 공정을 예시한다. 이 구조는 이 개시를 읽은 집적 회로 제조 분야의 숙련자에 의해 달성될 수 있다. 다음의 공정 스텝에서 제시된 치수는 0.1㎛ CD 기술에 적합하며 다른 CD 크기에 따라 축소될 수 있다. 도 8a는 도 5c에 도시된 것과 유사한 구조를 나타낸다. 즉, 도 8a는 트렌치(830) 내에서 기둥(840-1 및 840-2)의 측벽을 따라 이어지는 초박형 단결정 막(846)을 도시한다. 이 지점에서의 초박형 단결정 막(846)은 제1 접촉층(812)에 결합된 초박형 단결정 수직 제1 소스/드레인 영역(851) 및 제2 접촉층(816)에 결합된 초박형 단결정 수직 제2 소스/드레인 영역(852)을 포함한다. 초박형 p형 단결정 수직 바디 영역(853)은 산화물층(814)의 측벽을 따르거나 이에 대향하여 나타나고, 제1 소스/드레인 영역(851)을 제2 소스/드레인 영역(852)에 결합시킨다. 도 8a에 도시된 공정 실시 형태에 따르면, 대략 10 nm의 컨포멀 질화물층은 CVD 등에 의해 적층되며,기둥(840-1 및 840-2)의 측벽에만 남도록 방향성 에칭된다. 다음으로 산화물층(821)은 열적 산화 등에 의해 대략 20 nm 두께로 성장되어, 노출된 비트 라인 바(802)를 절연시킨다. 기둥(840-1 및 840-2)의 측벽 상의 컨포멀 질화물층은 초박형 단결정 막(846)을 따르는 산화를 방지한다. 다음으로 질화물층은 공지되어 있어 당업자에 의해 이해될 수 있는 통상의 박리 공정을 사용하여 박리된다. 상기 구조는 도 8a에서 도시되는 바와 같다.
도 8b에서 도시된 바와 같이, 박형 터널링 산화물(856)은 노출된 초박형 단결정 막(846)의 측벽 상에 열적으로 성장된다. 박형 터널링 산화물(856)은 대략 1 내지 2 nm의 두께로 성장된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 금속(850)은 CVD 등에 의해 대략 40 nm 이하의 두께까지 적층되어 트렌치를 채운다. 다음으로 n+ 도핑된 폴리실리콘 재료(850)는 CMP 등에 의해 평탄화되고, RIE 등에 의해 초박형 단결정 막(846)의 상부 레벨의 약간 아래의 높이까지 리세싱된다. 다음으로, 질화물층(861)은 CVD 등에 의해 스페이서 형성을 위한 대략 50 nm의 두께로 적층되며 두꺼운 산화물 및 질화물 패드층(각각 818, 820)의 측벽 상에 남도록 방향성 에칭된다. 상기 구조는 도 8b에서 도시된 바와 같다.
도 8c는 다음의 프로세싱 스텝 시퀀스에 따른 구조를 예시한다. 도 8c에서, 질화물 스페이서(861)는 마스크로서 사용되며, 기둥의 칼럼 사이에 노출된 산화물, 예를 들어, 도 3b의 산화물(333)은 소스라인(802) 사이에서 소스라인/y-어드레스 라인(802) 상의 산화물(821)과 비슷한 레벨의 깊이까지 선택적으로 에칭된다. 다음으로, 마스크로서 질화물 스페이서(821)를 다시 사용하여, 노출된 n+ 도핑된 폴리실리콘 재료(850)는 소스라인/y-어드레스 라인(802) 상의 산화물 층(821) 상에서 선택 에칭이 정지되어, 트렌치(830) 내에 수직 방향의 부동 게이트(863) 쌍을 생성한다. 상기 구조는 도 8c에 도시되는 바와 같다.
도 8d는 이러한 제조 공정의 실시 형태의 다음의 시퀀스를 예시한다. 도 8d에서, 산화물층(880)은 수직 방향의 부동 게이트(863)를 커버하는 트렌치(830) 내에 적층된다. 산화물층(880)은 두꺼운 질화물 패드층(820) 상에서 CMP 등에 의한 평탄화를 정지한다. 다음으로 산화물층(880)은 RIE 등에 의해 초박형 단결정 막(846)의 대략 상부 레벨까지 리세싱된다. 다음으로, 질화물 패드층(820)은 기둥(840-1 및 840-2)으로부터 제거되고 질화물 스페이서(861) 역시 제거된다. 질화물 패드층(820) 및 질화물 스페이서(861)는 인 에칭 또는 다른 적합한 기술을 이용하여 제거될 수 있다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860)는 트렌치(830) 내의 산화물층(880) 위에 그리고 수직 방향의 부동 게이트(863) 위에 형성된다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860)는 열적으로 성장된 산화물층(860) 또는 적층된 질산화물 제어 게이트 절연층(860)일 수 있으며, 이것은 공지되어 있어 당업자에 의해 이해될 것이다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860)는 수직 방향의 부동 게이트(863) 상에 대략 2 내지 4 나노미터의 두께로 형성된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 게이트 재료(862)는 CVD 등에 의해 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860) 위에 그리고 수직 방향의 부동 게이트(863) 위에 대략 50 nm 두께로 적층된다. 다음으로 n+ 도핑된 폴리실리콘 재료는 수평 바 또는 제어 게이트 라인으로 패턴화되며, 이는 공지되어 있어 당업자에 의해 이해될 것이다. 다음으로 산화물(875)은 CVD 등에 의해 적층되어 표면을 커버한다. 상기 구조는 도 8d에 도시되는 바와 같다.
당업자는 이 개시를 읽을 때, 기둥(840-1 및 840-2) 상부의 제2 접촉층(816)에 접촉부가 형성되어, 로우 또는 워드 어드레스 라인(864) 형성 및 표준 BEOL 공정이 지속될 수 있다는 것을 이해할 것이다. 이 방법은 셀 및 주변 회로의 배선을 완성하기 위한 통상의 접촉 홀, 단자 금속 및 층간 절연체 스텝을 포함할 수 있다. 도 8e는 완성된 구조의 사시도이다.
도 9는 종래의 메모리 회로용 NOR 디코드 어레이를 도시하고 있다. 어드레스 라인은 A1 내지 A3이고, 반전 어드레스 라인은 A1 내지 A3이다. 종래의 NOR 디코더 어레이는, 어레이 내의 라인들의 교차점에 얇은 산화 게이트 트랜지스터을 형성하거나{예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)}, 그 교차점에 얇은 산화 게이트 트랜지스터를 형성하지 않음{예를 들어, 누락된 트랜지스터(902-1, 902-2, …, 902-N)}으로써, 게이트 마스크 수준에서 프로그래밍 가능하다. 본 기술 분야의 숙련된 기술자 중 하나라면, 본 명세서에 기초하여, 도시되지 않은 다른 유형의 디코드 어레dl를 형성하기 위하여, 통상적으로 동일한 기술이 사용된다는 것을 이해할 것이다. 도 9에 도시되어 있는 바와 같이, 다수의 디플리션 모드 NMOS 트랜지스터(916)가 부하 디바이스로서 사용된다.
본 실시예에서, 각각의 로우 라인(914)은, 어레이의 얇은 산화 게이트 트랜지스터{예를 들어, 트랜지스터(901-1, 901-2,…, 901-N)}를 통하여 로우 라인(914)에 접속되는 어드레스 라인 A1 내지 A3 및 반전 어드레스 라인 A1 내지 A3을 위한 NOR 게이트로서 기능한다. 즉, 어드레스 라인 A1 내지 A3 및 반전 어드레스 라인 A1 내지 A3 중 하나에서, 로우 라인 R1에 연결된 얇은 산화 게이트 트랜지스터{예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)} 중 하나 이상이 높은 논리 레벨 신호 +VDD에 의해 턴온되지 않는 경우, 도 9a에 도시된 포지티브 논리 NMOS 디코드 어레이 내에서, 로우 라인 R1은 고전위 +VDD로 유지된다. 어드레스 라인 A1 내지 A3 또는 반전 어드레스 라인 A1 내지 A3을 통하여, 높은 논리 레벨 신호 +VDD에 의해 트랜지스터 게이트 어드레스가 활성화될 때, 각각의 얇은 산화 게이트 트랜지스터{예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)}는 도통, 또는 턴 "온"된다. 얇은 산화 게이트 트랜지스터{예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)}의 이러한 도통은, NOR 포지티브 논리 회로 기능을 수행하며, 로우 라인(914) 상에 로우 레벨의 논리 신호를 출력하기 위하여, 어레이의 얇은 산화 게이트 트랜지스터{예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)}를 통하여 로우 라인(914) 상으로의 데이터를 반전시킴으로써 OR 회로 기능의 반전이 발생된다. 따라서, 로우 라인(914)에 연결된 얇은 산화 게이트 트랜지스터{예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)} 중 어느 것도 턴 "온"되지 않을 때, 특정 로우 라인(914)이 어드레스된다.
또한, 각 라인 상에 입력되는 어드레스가 반전되고, 디코드 어레이(900) 내의 트랜지스터의 게이트를 구동하기 위하여, 원래 어드레스 및 반전 또는 보상값의 조합이 사용된다. 어레이(900) 내의 트랜지스터(901-1, 901-2, …, 901-N)는 인핸스먼트 모드 NMOS 디바이스이며, 디플리션 모드 NMOS 트랜지스터는 부하 디바이스(916)로서 사용된다. 단순 NMOS 회로에서 모든 전압은 포지티브이다. 이것은 포지티브 논리 NOR 디코드 어레이이며, 논리 1 상태 "1"은 최고 포지티브 전압 +VDD이고, 논리 레벨 제로 "0"은 최저 포지티브 전압 또는 접지이다.
도 9에 사용된 트랜지스터는 디플리션 모드 NMOS 부하 기술을 갖는 NMOS 드라이버 트랜지스터이다. 부하 디바이스 또는 NMOS 부하 트랜지스터는 풀 업 스위칭 천이(pull up switching transient) 동안 일정 전류원으로서 기능하여 높은 스위칭 속도를 제공하는 디플리션 모드 또는 정상 "온" 트랜지스터이다. 드라이버 트랜지스터는 제로 게이트 바이어스로 정상적으로 "오프"하는 인핸스먼트 모드 NMOS 트랜지스터이다.
도 10은 본 발명의 교시에 따른 디코드 회로 또는 메모리 어드레스 디코더(1000)의 일 실시예를 도시한 개략도이다. 도 9와 마찬가지로, 어드레스 라인은 A1 내지 A3이고, 반전 어드레스 라인은 A1 내지 A3이다. 도 10에 도시되어 있는 바와 같이, 디코드 회로(1000)는 어레이 내의 라인의 교차점에 드라이버 트랜지스터 또는 논리셀을 형성하거나{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)}, 그 교차점에 드라이버 트랜지스터 또는 논리셀을 형성하지 않음{예를 들어, 누락된 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)}으로써, 게이트 마스크 레벨에서 프로그래밍될 수 있다. 본 발명의 교시에 따른 일 실시예에서, 어레이 내의 라인의 교차점에 드라이버 트랜지스터{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)}를 형성하는 것은, 도 3a-8e와 관련하여 상세하게논의되고 설명되는 실시예에 따라 부동 게이트 드라이버 트랜지스터를 형성하는 것을 포함한다. 도 10에 도시되어 있는 바와 같이, 본 발명의 일 실시예에서, 다수의 p 채널 금속 산화물 반도체(PMOS) 부하 트랜지스터(1016)는 부하 디바이스로서 사용되며, 디코드 회로(1000)의 출력 라인 또는 로우 라인(1014)에 연결된다.
각각의 어드레스 라인 A1 내지 A3에 입력되는 어드레스는 반전되며, 각 어드레스 라인 A1 내지 A3 상의 원래의 어드레스와 반전 어드레스 라인 A1 내지 A3 상의 반전 또는 보상값의 조합이 디코드 어레이(1000) 내의 트랜지스터(1001-1, 1001-2, …, 1001-N)의 게이트를 구동하는 데에 사용된다. 디코드 어레이(1000) 내의 부동 게이트 드라이버 트랜지스터 또는 논리셀{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)}은 n 채널 부동 게이트 드라이버 트랜지스터이다.
도 10에서, 각각의 로우 라인(1014)은 어레이(1000)의 부동 게이트 드라이버 트랜지스터 또는 논리셀{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)}을 통하여 로우 라인(1014)에 연결된 어드레스 라인 A1 내지 A3 및 반전 어드레스 라인 A1 내지 A3를 위한 NOR 게이트의 역할을 한다. 즉, 어드레스 라인 A1 내지 A3 또는 반전 어드레스 라인 A1 내지 A3 중 하나에서, 로우 라인 R1에 연결된 부동 게이트 드라이버 트랜지스터 또는 논리셀{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)} 중 하나 이상이 턴온되지 않는 경우, 로우 라인 R1은 고전위 VDD 또는 논리 "1"로 유지된다. 도 10에 도시된 디코드 회로(1000) 구성에서, 로우 라인 R1에 연결된 n 채널 부동 게이트 드라이버 트랜지스터 또는 논리셀{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)}을 턴 온시키기 위하여, 어드레스 라인 A1내지 A3 또는 반전 어드레스 라인 A1 내지 A3 중 하나에서, 논리 "1" 또는 VDD가 요구된다. 본 기술 분야의 숙련된 기술자라면, 본 명세서에 기초하여, 부동 게이트 드라이버 트랜지스터 또는 논리셀{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)}은, 전자가 수직 부동 게이트 상에 저장되는지의 여부에 따라 2개의 상이한 도전 상태를 갖도록 프로그래밍될 수 있다는 것을 이해할 것이다. 이러한 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N) 중 임의의 하나에 대하여 수직 부동 게이트 상에 전하가 저장되는 경우, 부동 게이트 트랜지스터는 프로그래밍 가능한 메모리 어드레스 및 디코드 회로(1000)로부터 효과적으로 제거된다.
도 10에 도시된 본 발명의 디코드 회로(1000)에 대하여, 어레이 내의 드라이버 트랜지스터{예를 들어, 트랜지스터(1001-1, 1001-2, …, 1001-N)}는 부동 게이트 트랜지스터 디바이스이다. 일 실시예에서, 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)는, 도 3a - 8e와 관련하여 상세하게 개시되고 설명된 본 발명의 실시예에 따라 제조된다. 이러한 방식으로, 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)는 제조시에 초기 프로그래밍될 수 있으며, 특정 디코드 기능을 구현하기 위하여, 디코드 어레이가 서비스 중일 때에 재프로그래밍 가능하다(예를 들어 필드 프로그래밍 가능). 도 10의 어드레스 디코더(1000) 내에 도시된 부하 디바이스(1016)는, 통상적인 것과 같이 디플리션 모드 n 채널 트랜지스터가 아니라 p 채널 금속 산화물 반도체(PMOS) 트랜지스터이다. 이러한 방식으로, 도 10에 도시된 본 발명의 실시예의 디코드 회로(1000)는 CMOS 프로세스에 따라 형성되며, CMOS 디코드 어레이(1000)로서 칭해질 수 있다.
일 실시예에서, 도 10에 도시된 바와 같이, 본 발명의 디코드 회로(1000)는 적어도 하나의 용장 로우 라인 RD을 포함한다. 도 10에 도시된 실시예에서, 어드레스 라인 A1 내지 A3 또는 반전 어드레스 라인 A1 내지 A3, 및 용장 로우 라인 RD에 연결된 다수의 추가 부동 게이트 드라이버 트랜지스터(예를 들어, 트랜지스터 T1-T6)가 어레이 내에 제공된다. 본 발명의 교시에 따르면, 이러한 추가의 드라이버 트랜지스터(예를 들어, 트랜지스터 T1-T6)는 도 3a-8e와 관련하여 상기에서 상세하게 설명되고 논의된 실시예에 따라 형성된다. 일 실시예에서는, 본 발명의 교시에 따라 상기에서 설명된 바와 같이, 추가의 부동 게이트 드라이버 트랜지스터 T1-T6은 어드레스 라인 A1 내지 A3 또는 반전 어드레스 라인 A1 내지 A3에 의해 형성된 수직 제어 게이트를 가질 것이다. 다른 실시예에서는, 본 발명의 교시에 따라 상기에서 설명된 바와 같이, 추가의 부동 게이트 드라이버 트랜지스터 T1-T6은 부동 게이트 드라이버 트랜지스터 T1-T6의 부동 게이트 위에 배치된 어드레스 라인 A1 내지 A3 또는 반전 어드레스 라인 A1 내지 A3에 의해 형성된 수평 제어 게이트를 가질 것이다. 본 발명의 교시에 따르면, 추가의 드라이버 트랜지스터 T1-T6을 위한 초박형 단결정 수직의 제2 소스/드레인 영역은 적어도 하나의 용장 로우 라인 또는 워드 라인 RD에 연결된다. p 채널 금속 산화물(PMOS) 부하 트랜지스터(1016)와 유사한 p 채널 금속 산화물 반도체(PMOS) 부하 트랜지스터 T7이 적어도 하나의 용장 로우 라인 RD에 연결되어, CMOS 인버터 구성이 완성된다.
상기에서 개시되고 설명된 바와 같이, 이러한 불휘발성 부동 게이트 드라이버 트랜지스터(예를 들어, 트랜지스터 T1-T6)는 수직 부동 게이트 상에 전자가 저장되어 있는지의 여부에 따라 2개의 상이한 도전 상태로 프로그래밍될 수 있다. 이들 부동 게이트 드라이버 트랜지스터(예를 들어, 트랜지스터 T1-T6) 중 임의의 하나에 대한 수직 부동 게이트 상에 전하가 저장될 때, 부동 게이트 트랜지스터는 본 발명의 프로그래밍 가능한 메모리 어드레스 및 디코드 회로(1000)로부터 효과적으로 제거될 수 있다. 본 기술 분야의 숙련된 기술자라면 본 명세서에 기초하여 이해할 수 있는 바와 같이, 본 발명의 디코드 회로(1000) 내의 이와 같은 부동 게이트 드라이버 트랜지스터(예를 들어, 트랜지스터 T1-T6)의 구현은 어레이 내의 로우 또는 칼럼을 치환하기 위한 에러 정정을 가능하게 한다.
본 발명의 교시에 따르면, 결함이 있는 것으로 결정되거나 필드 내에서 실패한 로우 라인(1014)에 대한 치환 또는 에러 정정에 이용될 수 있는 용장 로우 라인(예를 들어, 용장 로우 라인 RD)을 갖는 것이 바람직하다. 본 발명은, 메모리 디코드 회로(1000) 내에서 로우 또는 칼럼을 치환함으로써 그러한 에러 정정을 제공하는 데에 사용될 수 있다.
본 기술 분야의 숙련된 기술자라면, 본 명세서에 기초하여, 다중 로우 에러 정정을 가능하게 하기 위해, 하나보다 많은 용장 로우 라인{예를 들어, RD2, RD3 등(도시되지 않음)}, 및 그에 연결된 트랜지스터 T1-T6와 유사한 추가의 부동 게이트 드라이버 트랜지스터들이 존재할 수 있음을 이해할 것이다. 또한, 본 기술 분야의 숙련된 기술자라면, 본 명세서에 기초하여, 본 발명의 교시에 따라 형성된 추가의 부동 게이트 드라이버 트랜지스터 T1-T6가, 디코드 어레이(1000) 내의 출력 라인(104) 중 임의의 하나에 대한 치환시에 용장 로우 RD를 액세스 또는 선택하기위하여, 선택적으로 프로그래밍되는 방법을 알 것이다.
요약하면, 추가의 부동 게이트 드라이버 트랜지스터 T1-T6 중 하나에 대한 수직 부동 게이트 상에 전자가 저장되는 경우, 어드레스 라인 A1 내지 A3 또는 반전 어드레스 라인 A1 내지 A3 중 하나에 고입력 신호가 수신되면, 프로그래밍된 부동 게이트 드라이버 트랜지스터 T1-T6는 "오프" 상태로 유지될 것이다. 반면에, 그 특정 부동 게이트 드라이버 트랜지스터 T1-T6에 대한 수직 부동 게이트 상에 전하가 저장되지 않는 경우, 해당 부동 게이트 드라이버 트랜지스터와 연관된 어드레스 라인 A1 내지 A3 또는 반전 어드레스 라인 A1 내지 A3에 고입력 신호가 수신되면, 부동 게이트 드라이버 트랜지스터 T1-T6는 도통될 것이다. 부동 게이트 드라이버 트랜지스터 T1-T6는, 수직 부동 게이트 상에 저장된 전하를 갖지 않는 경우에는 디코드 회로(1000)를 위한 정상 인버터로서 기능할 것이다. 반면에, 수직 부동 게이트 상에 저장된 전하가 존재하는 경우, 부동 게이트 드라이버 트랜지스터 T1-T6의 도전성은 충분히 높아지지 않을 것이며, 드라이버 트랜지스터로서 기능하지 않을 것이다. 후자의 경우에서, 본 발명의 디코드 회로(1000) 내의 용장 로우 라인 RD에 대한 출력은 전하 상태를 변경시키지 않을 것이다. 따라서, 부동 게이트 드라이버 트랜지스터 T1-T6의 수직 부동 게이트 상에 저장된 전하가 존재하는 경우, 드라이버는 디코드 회로(1000)로부터 효과적으로 제거된다.
마찬가지로, 도 10에 도시된 디코드 회로는 칼럼 디코드 회로(1000)를 나타낼 수 있다. 이 경우, 본 기술 분야의 숙련된 기술자라면 알 수 있는 바와 같이, 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 T1-T6)를 통해어드레스 라인(A1-A3) 또는 반전 어드레스 라인(A1-A3)에 연결된 라인(1014) 또는 용장 라인 RD는 칼럼 디코딩을 위한 상보적인 비트 라인일 수 있다.
본 기술 분야의 숙련된 기술자라면 본 명세서에 기초하여 알 수 있는 바와 같이, 디코드 회로(1000) 내의 신규한 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 T1-T6)의 유용성을 여전히 이용하면서, 하나의 논리 시스템, 예를 들어 포지티브 논리 시스템으로부터 네가티브 논리 시스템으로의 전이에 영향을 주기 위해, 필요에 따라 추가의 인버터가 사용될 수 있다. 부동 게이트 드라이버 트랜지스터 내의 부동 게이트는, 부동 게이트 상의 네가티브 전하로 프로그래밍되는 경우에는 어레이 내에서 활성 상태로 되지 않을 것이며, 어레이로부터 효과적으로 제거된다. 이러한 방식으로, 어레이 논리 기능은, 회로가 최종 회로 상태이거나 필드 내에 있는 경우 및 시스템에서 사용중인 경우에서도 프로그래밍될 수 있다. 본 명세서에서 설명한 필드 프로그래밍 가능한, 서비스 내에서 또는 회로 내에서 프로그래밍 가능한 논리 디바이스는, 필드 또는 서비스 내에서 프로그래밍 가능한 디코드 회로 기술에서 현재 사용되는 통상의 디바이스보다 훨씬 낮은 전압에서 작동한다. 이들은 2.0 내지 4.0 볼트의 전압으로 프로그래밍될 수 있으며, 수직 제어 게이트 상의 정상 동작 전압은 1.0 볼트 정도의 수준일 수 있다.
부동 게이트 상에 저장된 전하가 있는지 또는 없는지는 x-어드레스 또는 제어 게이트 라인 및 y-칼럼/소스 라인을 어드레스하여, 특정 부동 게이트에서 어드레스 일치를 형성하는 것에 의해 판독된다. 제어 게이트 라인은 예를 들어 1.0 볼트 정도의 전압에서 포지티브로 구동되고, y 칼럼/소스 라인은 접지되며, 부동 게이트에 전자가 충전되지 않는 경우, 수직 측벽 트랜지스터는 턴온되어, 로우 또는 특정 로우 상의 워드 어드레스 라인을 다운 상태로 유지하여 셀 내에 저장된 "1"의 존재를 나타낸다. 이러한 특정 부동 게이트가 저장된 전자로 충전되는 경우, 트랜지스터는 턴온되지 않을 것이며, 셀 내에 저장된 "제로"의 존재가 나타날 것이다. 이러한 방식으로, 특정 부동 게이트 상에 저장된 데이터가 판독될 수 있다. 실제에서는, 단일 부동 게이트뿐만 아니라, 특정 제어 게이트 어드레스 라인의 각 측면 상에 있는 로우 인접한 기둥의 부동 게이트를 둘다 어드레스함으로써, 데이터는 "비트쌍"으로 판독된다. 데이터는 핫 일렉트론 주입에 의해 셀 내에 저장된다. 이 경우, 초박형 단결정 수직의 제2 소스/드레인 영역에 연결된 로우 또는 워드 어드레스 라인은 0.1 미크론 기술에 대하여 2볼트와 같은 보다 더 높은 드레인 전압으로 구동되고, 제어 게이트 라인은 이 값의 2배의 범위 내에 있는 소정의 공칭 전압에 의해 어드레스된다. 초박형 단결정 수직 부동 게이트 트랜지스터의 채널 내에서 생성된 핫 일렉트론은, 게이트 또는 터널 산화물을 통해 어드레스 스킴에 의해 선택된 트랜지스터의 부동 게이트 상으로 주입될 것이다. 제어 게이트 라인을 네가티브 전압으로 구동하고 트랜지스터의 소스 라인을 포지티브 바이어스로 구동하여, 총 전압차가 3 볼트 정도로 되어, 전자가 부동 게이트를 터널 오프하게 함으로써, 소거가 행해진다. 본 발명의 교시에 따르면, 제어 게이트의 각 측면 상에 있는 부동 게이트는 둘다 동시에 소거될 수 있기 때문에, 데이터는 "비트쌍"으로 소거될 수 있다. 이러한 구성은 어레이의 섹션이 동시에 소거 및 리셋될 수 있는 블럭 어드레스 스킴에 적용될 수 있다.
도 11은 본 발명의 교시에 따른 전자 시스템(1101)의 상위 레벨 구조의 개략화된 블럭도이다. 도 11에 도시되어 있는 바와 같이, 전자 시스템(1101)은 산술/논리 유닛(ALU, 1120) 또는 프로세서(1120), 제어 유닛(1130), 메모리 디바이스 유닛(1140) 및 입출력(I/O) 디바이스(1150)로 구성된 기능 소자를 갖는 시스템이다. 일반적으로, 전자 시스템(1101)은 ALU(1120)에 의해 데이터 상에 행해지는 연산, 및 ALU(1120), 메모리 디바이스 유닛(1140) 및 I/O 디바이스(1150) 간에서의 다른 상호 작용을 지정하는 고유의 명령 세트를 가질 것이다.
제어 유닛(1130)은, 메모리 디바이스(1140)로부터 명령에 페치되고 실행되게 하는 동작 세트를 통해 계속 순환함으로써, 프로세서(1120), 메모리 디바이스(1140) 및 I/O 디바이스(1150)의 모든 동작을 조절한다. 메모리 디바이스(1140)는 본 발명의 교시에 따른 "서비스 내에서" 프로그래밍 가능한 저전압 디코드 회로로 구현될 수 있다. 또한, 본 발명의 디코드 회로는 메모리 어레이 내에서 로우 또는 칼럼을 치환함으로써 에러 정정을 가능하게 할 수 있다.
결론
초박형 바디의 부동 게이트 트랜지스터를 갖는 프로그래밍 가능한 메모리 어드레스 및 디코드 회로에 관하여, 상기의 구조 및 제조 방법은 예시의 목적으로 개시된 것이며, 한정을 위한 것이 아니다. 메모리 어드레스 및 디코드 회로를 형성하기 위하여 3가지의 상이한 유형의 기판 상에서 이용될 수 있는 상이한 유형의 게이트 구조들이 도시된다.
메모리에서 점점 더 높은 밀도가 요구될수록, 디코드 회로는 구조 및 트랜지스터에 대하여 점점 더 작은 치수를 요구하게 되는 것으로 나타난다. 종래의 평면적인 트랜지스터 구조는 깊은 서브-미크론 치수까지 축소하기는 어렵다. 본 발명은 산화물 기둥의 측벽을 따라 성장된 초박형 단결정 실리콘 막 내에 제조된 수직 부동 게이트 트랜지스터 디바이스를 제공한다. 초박형 바디의 영역을 갖는 이러한 트랜지스터는, 보다 더 작은 디바이스의 성능 이점을 유지하면서, 자연적으로 점점 더 작은 치수로 축소된다. 더 높은 밀도에 대한 더 작은 치수 및 더 높은 성능의 이점이 부동 게이트 트랜지스터 어레이 내에서 달성된다.

Claims (69)

  1. 메모리 디바이스를 위한 디코더에 있어서,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥(vertical pillar) - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ;
    상기 다수의 수직 기둥에 인접하여 선택적으로 배치된 다수의 단결정 초박형(ultra thin) 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역(vertical body region), 및
    상기 초박형 단결정 수직 바디 영역에 대향하는 부동 게이트
    를 포함함 - ; 및
    단결정 반도체 재료로 형성되고, 상기 어레이 내의 상기 기둥 아래에 배치되어, 상기 어레이 내의 기둥의 상기 제1 접촉층과 상호 접속하는 복수의 매립된 소스 라인
    을 포함하고,
    상기 다수의 어드레스 라인 각각은, 상기 기둥의 로우들 사이에 배치되며, 상기 단결정 수직 부동 게이트 트랜지스터의 부동 게이트에 대향하여, 제어 게이트로서 기능하는 디코더.
  2. 제1항에 있어서, 상기 다수의 어드레스 라인은, 상기 어레이 내에 배치되어, 상기 출력 라인과의 교차점에서, 상기 기둥의 측면을 따라 선택적으로 배치된 상기 다수의 단결정 초박형 수직 부동 게이트 트랜지스터를 위한 제어 게이트로서 기능하는 다수의 상보적인 어드레스 라인을 포함하는 디코더.
  3. 제1항에 있어서, 상기 다수의 단결정 초박형 수직 부동 게이트 트랜지스터는 상기 다수의 수직 기둥의 한 측면에 각각 형성되고, 상기 어드레스 라인 중 하나는 상기 기둥의 로우를 따라 상기 초박형 단결정 수직 부동 게이트 트랜지스터의 상기 부동 게이트에 인접한 제어 게이트를 형성하며, 각각의 출력 라인은 상기 기둥의 칼럼을 따라 상기 제2 접촉층에 결합되는 디코더.
  4. 제1항에 있어서, 상기 각각의 기둥의 2개의 대향면 상에 초박형 단결정 수직 부동 게이트 트랜지스터가 형성되는 디코더.
  5. 제1항에 있어서, 칼럼 인접한 기둥 쌍(column adjacent pair of pillars)에서, 상기 칼럼 인접한 기둥 쌍의 사이에 있는 트렌치 내에 어드레스 라인이 형성되고, 상기 어드레스 라인은 상기 칼럼 인접한 기둥 쌍의 부동 게이트 쌍을 위한 제어 게이트를 형성하며, 각각의 출력 라인은 상기 칼럼 인접한 기둥 쌍 내의 상기 제2 접촉층에 연결되는 디코더.
  6. 제1항에 있어서, 상기 출력 라인 중에서 적어도 하나는 용장 워드 라인을 포함하는 디코더.
  7. 제1항에 있어서, 상기 반도체 기판은 SOI(silicon on insulator) 기판을 포함하는 디코더.
  8. 메모리 디바이스를 위한 디코더에 있어서,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥 - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ;
    상기 다수의 수직 기둥에 인접하여 배치된 다수의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해 상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함하고, 상기 초박형 단결정 수직의 제1 및 제2 소스/드레인 영역을 위한 수평 접합 깊이는 상기 초박형 단결정 수직 바디 영역의 수직 길이보다 훨씬 작음 - ; 및
    단결정 반도체 재료로 형성되고, 상기 어레이 내의 상기 기둥 아래에 배치되어, 상기 어레이 내의 기둥의 상기 제1 접촉층과 상호 접속하는 복수의 매립된 소스 라인
    을 포함하고,
    상기 다수의 어드레스 라인 각각은, 상기 기둥의 로우들 사이에 배치되며, 상기 단결정 수직 부동 게이트 트랜지스터의 부동 게이트에 대향하여, 제어 게이트로서 기능하는 디코더.
  9. 제8항에 있어서, 상기 초박형 단결정 수직 바디 영역은 100 나노미터 미만의 수직 길이를 갖는 채널을 포함하는 디코더.
  10. 제8항에 있어서, 상기 초박형 단결정 수직 바디 영역은 10 나노미터 미만의 수평 폭을 갖는 디코더.
  11. 제8항에 있어서, 상기 초박형 단결정 수직 바디 영역은 고상 에피택시얼 성장(solid phase epitaxial growth)에 의해 형성되는 디코더.
  12. 제8항에 있어서, 상기 복수의 매립된 소스 라인은 상기 제1 접촉층보다 더 고농도로 도핑되며, 상기 제1 접촉층과 일체로 형성되는 디코더.
  13. 제8항에 있어서, 상기 반도체 기판은 SOI 기판을 포함하는 디코더.
  14. 반도체 메모리를 위한 프로그래밍 가능한 디코드 회로에 있어서,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥 - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ;
    상기 각각의 기둥의 대향 측면들을 따라 형성된 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역 - 상기 트랜지스터의 다른 치수가 축소됨에 따라 상기 단결정 수직 트랜지스터를 위한 표면 공간 전하 영역이 축소됨 -, 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해 상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함하고, 상기 부동 게이트는 상기 다수의 기둥의 로우 사이에 있는 트렌치 내에 형성되고, 칼럼 인접한 기둥 내의 트렌치에 인접한 상기 초박형 단결정 수직 부동 게이트 트랜지스터들 간에서 공유됨 - ; 및
    단결정 반도체 재료로 형성되고, 상기 어레이 내의 상기 기둥 아래에 배치되어, 상기 어레이 내의 기둥의 상기 제1 접촉층과 상호 접속하는 복수의 매립된 소스 라인
    을 포함하고,
    상기 각각의 다수의 어드레스 라인은, 상기 기둥의 로우들 사이에 배치되며, 상기 단결정 수직 부동 게이트 트랜지스터의 부동 게이트에 대향하여, 제어 게이트로서 기능하는 프로그래밍 가능한 디코드 회로.
  15. 제14항에 있어서, 상기 각각의 어드레스 라인은 일체적으로 상기 트렌치 내의 부동 게이트를 어드레스하기 위한 제어 게이트를 형성하며, 절연체층에 의해 상기 부동 게이트로부터 절연되는 프로그래밍 가능한 디코드 회로.
  16. 제14항에 있어서, 상기 각각의 초박형 단결정 수직 바디 영역은 100 나노미터 미만의 수직 길이를 갖는 p형 채널을 포함하는 프로그래밍 가능한 디코드 회로.
  17. 제14항에 있어서, 상기 다수의 매립된 소스 라인은 상기 제1 접촉층과 일체적으로 형성되고, 산화물층에 의해 상기 반도체 기판으로부터 분리되는 프로그래밍 가능한 디코드 회로.
  18. 제14항에 있어서, 상기 각각의 어드레스 라인은 100 나노미터 미만의 수직 측면 길이를 갖는 수평 방향의 제어 라인을 포함하는 프로그래밍 가능한 디코드 회로.
  19. 반도체 메모리를 위한 디코드 회로에 있어서,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥 - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ; 및
    상기 각각의 기둥의 대향 측면들을 따라 형성된 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    트렌치 내의 상기 수직 바디 영역에 대향하고, 터널 산화물에 의해 상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함함 -
    를 포함하고,
    상기 다수의 어드레스 라인 각각은, 상기 기둥의 로우들 사이에 배치되며, 칼럼 인접한 기둥의 상기 트렌치의 대향 측면들 상의 부동 게이트를 어드레스하기 위해 제어 게이트로서 공유되는 디코드 회로.
  20. 제19항에 있어서, 상기 다수의 어드레스 라인 각각은 칼럼 인접한 기둥 내의 상기 트렌치의 대향 측면들 상의 부동 게이트 사이에서 상기 트렌치 내에 배치되고, 상기 다수의 어드레스 라인 각각은 100 나노미터 미만의 수직 길이를 갖는 수직 방향의 어드레스 라인을 포함하는 디코드 회로.
  21. 제19항에 있어서, 상기 각각의 단결정 수직 부동 게이트 트랜지스터는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 디코드 회로.
  22. 제19항에 있어서, 교대하는(alternating) 로우 인접한 트렌치 내의 상기 다수의 어드레스 라인은 상보적인 어드레스 라인을 포함하는 디코드 회로.
  23. 제19항에 있어서, 상기 다수의 출력 라인 각각은 칼럼 인접한 기둥 내의 상기 접촉층에 연결되는 디코드 회로.
  24. 메모리 어드레스 디코더에 있어서,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥 - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ; 및
    상기 각각의 기둥의 대향 측면들을 따라 형성된 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함함 -
    를 포함하고,
    상기 다수의 어드레스 라인 각각은, 상기 기둥의 로우들 사이의 트렌치 내에 배치되며, 칼럼 인접한 기둥 내의 상기 트렌치의 대향 측면들 상의 부동 게이트를 어드레스하기 위해 제어 게이트로서 공유되는 메모리 어드레스 디코더.
  25. 제24항에 있어서, 단결정 반도체 재료로 형성되고, 상기 어레이 내의 상기 기둥 아래에 배치되어, 상기 어레이 내의 칼럼 인접한 기둥의 상기 제1 접촉층과 상호 접속하는 복수의 매립된 소스 라인을 더 포함하는 메모리 어드레스 디코더.
  26. 제24항에 있어서, 상기 다수의 출력 라인 각각은 칼럼 인접한 기둥의 상기 제2 접촉층에 연결되는 메모리 어드레스 디코더.
  27. 제24항에 있어서, 상기 다수의 어드레스 라인 각각은 100 나노미터 미만의 수직 길이를 갖는 수직 방향의 어드레스 라인을 포함하는 메모리 어드레스 디코더.
  28. 제24항에 있어서, 상기 각각의 단결정 수직 부동 게이트 트랜지스터는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 메모리 어드레스 디코더.
  29. 다수의 어드레스 라인;
    상기 어드레스 라인에 선택적으로 연결된 다수의 데이터 라인 - 상기 어드레스 라인 및 상기 데이터 라인은 어레이를 형성함 -; 및
    상기 데이터 라인과 상기 어드레스 라인의 교차점에 선택적으로 배치된 다수의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    초박형 단결정 수직의 제1 소스/드레인 영역,
    초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    상기 수직 바디 영역에 대향하며, 게이트 산화물에 의해 상기 수직 바디 영역으로부터 분리되는 부동 게이트
    를 포함하고, 상기 다수의 데이터 라인 각각은 칼럼 인접한 기둥 내의 상기 제2 소스/드레인 영역에 연결됨 -
    를 포함하고,
    상기 단결정 초박형 수직 부동 게이트 트랜지스터가 상기 어드레스 라인에 제공된 어드레스 및 상기 부동 게이트 상에 저장된 전하에 응답하여 데이터 라인을 선택하는 논리 기능을 구현하도록, 상기 다수의 어드레스 라인은 일체적으로 상기 단결정 초박형 수직 부동 게이트 트랜지스터의 상기 부동 게이트에 대향하는 제어 게이트를 형성하는 어드레스 디코드 회로.
  30. 제29항에 있어서, 상기 각각의 어드레스 라인은, 100 나노미터 미만의 수직 길이를 가지며 상기 부동 게이트들 사이의 트렌치 내에 형성된 수직 방향의 어드레스 라인을 포함하는 어드레스 디코드 회로.
  31. 제29항에 있어서, 상기 단결정 수직 부동 게이트 트랜지스터는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 어드레스 디코드 회로.
  32. 제29항에 있어서, 상기 각각의 어드레스 라인은 로우 인접한 단결정 수직 부동 게이트 트랜지스터에 대하여, 상기 부동 게이트 위에 배치된 수평 방향의 어드레스 라인을 포함하는 어드레스 디코드 회로.
  33. 워드 라인 및 상보적인 비트 라인 쌍의 어레이;
    상보적인 비트 라인 쌍의 비트 라인과워드 라인과의 교차점에서 각각 어드레스 가능하게 연결되는 다수의 메모리 셀;
    다수의 제1 어드레스 라인 상에서 제공받은 어드레스에 응답하여, 상기 워드 라인 중에서 하나를 선택하는 논리 기능을 구현하도록 상기 워드 라인에 결합된 로우 디코더;
    상보적인 비트 라인 쌍에 각각 연결되는 다수의 센스 증폭기;
    다수의 제2 어드레스 라인 상에서 제공받은 어드레스에 응답하여, 상기 상보적인 비트 라인 쌍 중에서 하나를 선택하는 논리 기능을 구현하도록 상기 센스 증폭기에 연결되는 칼럼 디코더
    를 포함하고,
    상기 로우 디코더는, 상기 다수의 제1 어드레스 라인 상에 공급된 어드레스에 기초하여 워드 라인을 선택하는 논리 기능을 구현하기 위해 선택적으로 연결된 단결정 초박형 수직 부동 게이트 트랜지스터의 어레이를 포함하고,
    상기 각각의 단결정 수직 부동 게이트 트랜지스터는,
    초박형 단결정 수직의 제1 소스/드레인 영역,
    초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해 상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함하는 메모리 디바이스.
  34. 제33항에 있어서, 상기 각각의 제1 어드레스 라인은 상기 부동 게이트에 대향하여 트렌치 내에 형성되고, 100 나노미터 미만의 수직 길이를 갖는 수직 방향의 어드레스 라인을 포함하는 메모리 디바이스.
  35. 제33항에 있어서, 상기 각각의 제1 어드레스 라인은 상기 부동 게이트 위에형성된 수평 방향의 어드레스 라인을 포함하는 메모리 디바이스.
  36. 제33항에 있어서, 상기 각각의 워드 라인은 상기 로우 디코더 내의 상기 단결정 수직 부동 게이트 트랜지스터의 상기 제2 소스/드레인 영역에 연결되는 메모리 디바이스.
  37. 제33항에 있어서, 상기 각각의 단결정 수직 부동 게이트 트랜지스터는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 메모리 디바이스.
  38. 제33항에 있어서, 상기 칼럼 디코더는 상기 다수의 제2 어드레스 라인 상에서 제공받은 어드레스에 응답하여 상기 상보적인 비트 라인 쌍 중에서 하나를 선택하는 논리 기능을 구현하기 위해 선택적으로 연결된 단결정 초박형 수직 부동 게이트 트랜지스터의 어레이를 포함하고,
    상기 각각의 단결정 수직 부동 게이트 트랜지스터는,
    초박형 단결정 수직의 제1 소스/드레인 영역,
    초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해 상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함하는 메모리 디바이스.
  39. 제38항에 있어서, 상기 상보적인 비트 라인 쌍은 상기 칼럼 로우 디코더 내의 상기 단결정 수직 부동 게이트 트랜지스터의 상기 제2 소스/드레인 영역에 연결되는 메모리 디바이스.
  40. 프로세서; 및
    상기 프로세서에 연결되며, 프로그래밍 가능한 디코더를 포함하는 메모리 디바이스
    를 포함하며,
    상기 프로그래밍 가능한 디코더는,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥 - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ;
    상기 각각의 기둥의 대향 측면들을 따라 형성된 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역 - 상기 트랜지스터의 다른 치수가 축소됨에 따라 상기 단결정 수직 트랜지스터를 위한 표면 공간 전하 영역이 축소됨 -, 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해 상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함하고, 상기 부동 게이트는 상기 다수의 기둥의 로우 사이에 있는 트렌치 내에 형성되고, 칼럼 인접한 기둥 내의 트렌치에 인접한 상기 초박형 단결정 수직 부동 게이트 트랜지스터들 간에서 공유됨 - ; 및
    단결정 반도체 재료로 형성되고, 상기 어레이 내의 상기 기둥 아래에 배치되어, 상기 어레이 내의 기둥의 상기 제1 접촉층과 상호 접속하는 복수의 매립된 소스 라인
    을 포함하고,
    상기 다수의 어드레스 라인 각각은, 상기 기둥의 로우들 사이에 배치되며, 상기 단결정 수직 부동 게이트 트랜지스터의 부동 게이트에 대향하여, 제어 게이트로서 기능하는 전자 시스템.
  41. 제40항에 있어서, 상기 각각의 어드레스 라인은 일체적으로 상기 트렌치 내의 부동 게이트를 어드레스하기 위한 제어 게이트를 형성하고, 절연체층에 의해 상기 부동 게이트로부터 절연되는 전자 시스템.
  42. 제40항에 있어서, 상기 각각의 초박형 단결정 수직 바디 영역은 100 나노미터 미만의 수직 길이를 갖는 p형 채널을 포함하는 전자 시스템.
  43. 제40항에 있어서, 상기 복수의 매립된 소스 라인은, 상기 제1 접촉층과 일체적으로 형성되고, 산화물층에 의해 상기 반도체 기판으로부터 분리되는 전자 시스템.
  44. 제40항에 있어서, 상기 각각의 어드레스 라인은 100 나노미터 미만의 수직 측면 길이를 갖는 수평 방향의 제어 라인을 포함하는 전자 시스템.
  45. 프로세서; 및
    상기 프로세서에 연결되고, 프로그래밍 가능한 메모리 어드레스 디코더를 포함하는 메모리 디바이스
    를 포함하고,
    상기 프로그래밍 가능한 메모리 어드레스 디코더는,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥 - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ; 및
    상기 각각의 기둥의 대향 측면들을 따라 형성된 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    트렌치 내의 상기 수직 바디 영역에 대향하고, 터널 산화물에 의해 상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함함 -
    를 포함하고,
    상기 다수의 어드레스 라인 각각은, 상기 기둥의 로우들 사이에 배치되며, 칼럼 인접한 기둥의 상기 트렌치의 대향 측면들 상의 부동 게이트를 어드레스하기 위해 제어 게이트로서 공유되는 전자 시스템.
  46. 제45항에 있어서, 상기 다수의 어드레스 라인 각각은 칼럼 인접한 기둥 내의 상기 트렌치의 대향 측면들 상의 부동 게이트 사이에서 상기 트렌치 내에 배치되고, 상기 다수의 어드레스 라인 각각은 100 나노미터 미만의 수직 길이를 갖는 수직 방향의 어드레스 라인을 포함하는 전자 시스템.
  47. 제45항에 있어서, 상기 각각의 단결정 수직 부동 게이트 트랜지스터는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 전자 시스템.
  48. 제45항에 있어서, 교대하는 로우 인접한 트렌치 내의 상기 다수의 어드레스 라인은 상보적인 어드레스 라인을 포함하는 전자 시스템.
  49. 제45항에 있어서, 상기 다수의 출력 라인 각각은 칼럼 인접한 기둥 내의 상기 제2 접촉층에 연결되는 전자 시스템.
  50. 프로세서; 및
    상기 프로세서에 연결되고, 메모리 어드레스 디코더를 포함하는 메모리 디바이스
    를 포함하고,
    상기 메모리 어드레스 디코더는,
    다수의 어드레스 라인;
    다수의 출력 라인 - 상기 어드레스 라인 및 상기 출력 라인은 어레이를 형성함 -;
    상기 출력 라인과 상기 어드레스 라인의 교점에서, 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥 - 상기 각각의 기둥은 산화물층에 의해 분리되는 단결정의 제1 접촉층 및 제2 접촉층을 포함함 - ; 및
    상기 각각의 기둥의 대향 측면들을 따라 형성된 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터
    - 상기 각각의 단결정 수직 부동 게이트 트랜지스터는
    상기 제1 접촉층에 연결된 초박형 단결정 수직의 제1 소스/드레인 영
    역,
    상기 제2 접촉층에 연결된 초박형 단결정 수직의 제2 소스/드레인 영역,
    상기 산화물층에 대향하며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 초박형 단결정 수직 바디 영역, 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해상기 수직 바디 영역으로부터 분리된 부동 게이트
    를 포함함 -
    를 포함하고,
    상기 다수의 어드레스 라인 각각은, 상기 기둥의 로우들 사이의 트렌치 내에 배치되며, 칼럼 인접한 기둥 내의 상기 트렌치의 대향 측면들 상의 부동 게이트를 어드레스하기 위해 제어 게이트로서 공유되는 전자 시스템.
  51. 제50항에 있어서, 단결정 반도체 재료로 형성되고, 상기 어레이 내의 상기 기둥 아래에 배치되어, 상기 어레이 내의 칼럼 인접한 기둥의 상기 제1 접촉층과 상호 접속하는 복수의 매립된 소스 라인을 더 포함하는 전자 시스템.
  52. 제50항에 있어서, 상기 다수의 출력 라인 각각은 칼럼 인접한 기둥의 상기 제2 접촉층에 연결되는 전자 시스템.
  53. 제50항에 있어서, 상기 다수의 어드레스 라인 각각은 100 나노미터 미만의 수직 길이를 갖는 수직 방향의 어드레스 라인을 포함하는 전자 시스템.
  54. 제50항에 있어서, 상기 각각의 단결정 수직 부동 게이트 트랜지스터는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 전자 시스템.
  55. 프로그래밍 가능한 디코더를 위한 논리 어레이를 형성하는 방법에 있어서,
    다수의 어드레스 라인을 형성하는 단계;
    다수의 출력 라인을 형성하는 단계 - 상기 어드레스 라인 및 상기 출력 라인을 형성하는 단계는 어레이를 형성하는 단계를 포함함 - ;
    상기 출력 라인과 상기 어드레스 라인의 교차점에서 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥을 형성하는 단계 - 상기 다수의 기둥을 형성하는 단계는, 산화물층에 의해 분리되며 제1 도전형을 갖는, 단결정 제1 접촉층과 제2 접촉층을 형성하는 단계를 포함함 - ;
    상기 다수의 수직 기둥에 인접하여 선택적으로 배치된 다수의 단결정 초박형 수직 부동 게이트 트랜지스터를 형성하는 단계
    - 상기 다수의 단결정 초박형 수직 부동 게이트 트랜지스터를 형성하는 단계는,
    상기 기둥 위에 저농도로 도핑된 제2 도전형의 폴리실리콘층을 적층하고, 상기 제2 도전형의 폴리실리콘층을 상기 기둥의 측벽 상에만 남도록 방향성 에칭하는 단계;
    상기 저농도로 도핑된 제2 도전형의 폴리실리콘층이 재결정화 (recrystallization)하고, 횡방향 고상 에피택시얼 재성장(regrowth)이 수직 방향으로 발생하여 제2 도전형의 단결정 수직 방향 재료를 형성하도록, 상기 기둥을 어닐링하는 단계 - 상기 어닐링은, 상기 제1 도전형의 상기 단결정 제1 접촉층 및 상기 제2 접촉층이, 상기 제1 도전형의 단결정 재료가 상기 저농도로 도핑된 제2 도전형의 폴리실리콘층으로 성장하기 위한 시드(seed)로 되어, 상기 제2 도전형의 단결정 수직 방향 재료에 의해 분리되는 상기 제1 도전형의 수직 방향의 제1 및 제2 소스/드레인 영역을 형성하게 함 - ; 및
    상기 수직 바디 영역에 대향하고, 게이트 산화물에 의해 상기 수직 바디 영역으로부터 분리되는 부동 게이트를 형성하는 단계 - 상기 부동 게이트는 상기 다수의 기둥의 로우 사이의 트렌치 내에 형성되고, 칼럼 인접한 기둥 내의 상기 트렌치에 인접한 상기 초박형 단결정 수직 부동 게이트 트랜지스터들 간에서 공유됨 -
    를 포함함 - ; 및
    단결정 반도체 재료로 이루어지고, 상기 어레이 내의 상기 기둥 아래에 배치되어, 상기 어레이 내의 상기 기둥의 상기 제1 접촉층에 상호 접속되는 복수의 매립된 소스 라인을 형성하는 단계
    를 포함하고,
    상기 다수의 어드레스 라인 각각을 형성하는 단계는, 상기 기둥의 로우 사이에 배치되고, 상기 단결정 수직 부동 게이트 트랜지스터의 상기 부동 게이트에 대향하여 제어 게이트로서 기능하는 어드레스 라인을 형성하는 단계를 포함하는 논리 어레이 형성 방법.
  56. 제55항에 있어서, 상기 다수의 어드레스 라인 각각을 형성하는 단계는, 상기 다수의 어드레스 라인을 절연체층에 의해 상기 부동 게이트로부터 절연시키는 단계를 포함하는 논리 어레이 형성 방법.
  57. 제55항에 있어서, 상기 다수의 단결정 초박형 부동 게이트 트랜지스터를 형성하는 단계는, 100 나노미터 미만의 수직 길이를 갖는 p형 채널을 갖는 초박형 단결정 수직 바디 영역을 형성하는 단계를 포함하는 논리 어레이 형성 방법.
  58. 제55항에 있어서, 상기 다수의 매립된 소스 라인을 형성하는 단계는, 상기 제1 접촉층을 갖는 상기 다수의 매립된 소스 라인을 일체적으로 형성하고, 상기 다수의 소스 라인을 산화물층에 의해 상기 반도체 기판으로부터 분리하는 단계를 포함하는 논리 어레이 형성 방법.
  59. 제55항에 있어서, 상기 다수의 어드레스 라인 각각은 100 나노미터 미만의 수직 측면 길이를 갖는 수평 방향 제어 라인을 형성하는 단계를 포함하는 논리 어레이 형성 방법.
  60. 반도체 메모리를 위한 디코드 회로를 형성하는 방법에 있어서,
    다수의 어드레스 라인을 형성하는 단계;
    다수의 출력 라인을 형성하는 단계 - 상기 어드레스 라인 및 상기 출력 라인을 형성하는 단계는 어레이를 형성하는 단계를 포함함 - ;
    상기 출력 라인과 상기 어드레스 라인의 교차점에서 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥을 형성하는 단계 - 상기 각각의 기둥을 형성하는 단계는, 산화물층에 의해 분리되는 단결정 제1 접촉층과 제2 접촉층을 형성하는 단계를 포함함 - ; 및
    상기 각각의 기둥의 대향 측면들 상에 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터를 형성하는 단계
    - 상기 각각의 단결정 초박형 수직 부동 게이트 트랜지스터를 형성하는 단계는,
    상기 기둥 위에 저농도로 도핑된 제2 도전형의 폴리실리콘층을 적층하고, 상기 제2 도전형의 폴리실리콘층을 상기 기둥의 측벽 상에만 남도록 방향성 에칭하는 단계,
    상기 저농도로 도핑된 제2 도전형의 폴리실리콘층이 재결정화하고, 횡방향 고상 에피택시얼 재성장이 수직 방향으로 발생하여 제2 도전형의 단결정 수직 방향 재료를 형성하도록, 상기 기둥을 어닐링하는 단계 - 상기 어닐링은, 상기 제1 도전형의 상기 단결정 제1 접촉층 및 상기 제2 접촉층이, 상기 제1 도전형의 단결정 재료가 상기 저농도로 도핑된 제2 도전형의 폴리실리콘층으로 성장하기 위한 시드로 되어, 상기 제2 도전형의 단결정 수직 방향 재료에 의해 분리되는 상기 제1 도전형의 수직 방향의 제1 및 제2 소스/드레인 영역을 형성하게 함 - , 및
    트렌치 내에서 상기 수직 바디 영역에 대향하고, 터널 산화물에 의해 상기 수직 바디 영역으로부터 분리되는 부동 게이트를 형성하는 단계
    를 포함함 -
    를 포함하고,
    상기 다수의 어드레스 라인 각각을 형성하는 단계는, 각각의 어드레스 라인이 칼럼 인접하는 기둥 내의 트렌치의 대향 측면들 상의 부동 게이트를 어드레스하기 위한 제어 게이트로서 공유되도록, 상기 기둥의 로우들 사이에 배치되는 다수의 어드레스 라인을 형성하는 단계를 포함하는 디코드 회로 형성 방법.
  61. 제60항에 있어서, 상기 다수의 어드레스 라인 각각을 형성하는 단계는, 칼럼 인접한 기둥들 내의 트렌치의 대향 측면들 상의 부동 게이트들 사이에 있는 트렌치 내에 다수의 어드레스 라인을 형성하는 단계를 포함하고,
    상기 다수의 어드레스 라인 각각을 형성하는 단계는, 100 나노미터 미만의 수직 길이를 갖는 수직 방향의 어드레스 라인을 형성하는 단계를 포함하는 디코드 회로 형성 방법.
  62. 제60항에 있어서, 상기 각각의 단결정 수직 부동 게이트 트랜지스터를 형성하는 단계는, 100 나노미터 미만의 수직 길이 및 10 나노미터 미만의 수평 폭을 갖도록 각각의 단결정 수직 부동 게이트 트랜지스터를 형성하는 단계를 포함하는 디코드 회로 형성 방법.
  63. 제60항에 있어서, 상기 다수의 어드레스 라인을 형성하는 단계는, 교대하는로우 인접한 트렌치 내에 다수의 상보적인 어드레스 라인을 형성하는 단계를 포함하는 디코드 회로 형성 방법.
  64. 제60항에 있어서, 상기 다수의 출력 라인 각각을 형성하는 단계는, 상기 다수의 출력 라인 각각을 칼럼 인접한 기둥 내의 상기 제2 접촉층에 연결하는 단계를 포함하는 디코드 회로 형성 방법.
  65. 메모리 어드레스 디코더를 형성하는 방법에 있어서,
    다수의 어드레스 라인을 형성하는 단계;
    다수의 출력 라인을 형성하는 단계 - 상기 어드레스 라인 및 상기 출력 라인을 형성하는 단계는 어레이를 형성하는 단계를 포함함 - ;
    상기 출력 라인과 상기 어드레스 라인의 교차점에서 반도체 기판으로부터 바깥 방향으로 연장되는 다수의 수직 기둥을 형성하는 단계 - 상기 각각의 기둥을 형성하는 단계는, 산화물층에 의해 분리되는 단결정 제1 접촉층과 제2 접촉층을 형성하는 단계를 포함함 - ; 및
    상기 각각의 기둥의 대향 측면들 상에 한쌍의 단결정 초박형 수직 부동 게이트 트랜지스터를 형성하는 단계
    - 상기 각각의 단결정 초박형 수직 부동 게이트 트랜지스터를 형성하는 단계는,
    상기 기둥 위에 저농도로 도핑된 제2 도전형의 폴리실리콘층을 적층하고, 상기 제2 도전형의 폴리실리콘층을 상기 기둥의 측벽 상에만 남도록 방향성 에칭하는 단계,
    상기 저농도로 도핑된 제2 도전형의 폴리실리콘층이 재결정화하고, 횡방향 고상 에피택시얼 재성장이 수직 방향으로 발생하여 제2 도전형의 단결정 수직 방향 재료를 형성하도록, 상기 기둥을 어닐링하는 단계 - 상기 어닐링은, 상기 제1 도전형의 상기 단결정 제1 접촉층 및 상기 제2 접촉층이, 상기 제1 도전형의 단결정 재료가 상기 저농도로 도핑된 제2 도전형의 폴리실리콘층으로 성장하기 위한 시드로 되어, 상기 제2 도전형의 단결정 수직 방향 재료에 의해 분리되는 상기 제1 도전형의 수직 방향의 제1 및 제2 소스/드레인 영역을 형성하게 함 - , 및
    트랜치 내에서 상기 수직 바디 영역에 대향하고, 터널 산화물에 의해 상기 수직 바디 영역으로부터 분리되는 부동 게이트를 형성하는 단계
    를 포함함 -
    를 포함하고,
    상기 다수의 어드레스 라인 각각을 형성하는 단계는, 각각의 어드레스 라인이 칼럼 인접한 기둥 내의 트렌치의 대향 측면들 상의 부동 게이트를 어드레스하기 위한 제어 게이트로서 공유되도록, 상기 기둥의 로우들 사이의 트렌치 내에 배치된 상기 다수의 어드레스 라인 각각을 형성하는 단계를 포함하는 디코더 형성 방법.
  66. 제65항에 있어서, 단결정 반도체 재료로 이루어지고, 상기 어레이 내의 상기기둥 아래에 배치되어 상기 어레이 내의 칼럼 인접한 기둥의 상기 제1 접촉층과 상호 접속하는 복수의 매립된 소스 라인을 형성하는 단계를 더 포함하는 디코더 형성 방법.
  67. 제65항에 있어서, 상기 다수의 출력 라인 각각을 형성하는 단계는, 상기 다수의 출력 라인 각각을 칼럼 인접한 기둥의 상기 제2 접촉층에 연결하는 단계를 포함하는 디코더 형성 방법.
  68. 제65항에 있어서, 상기 다수의 어드레스 라인 각각을 형성하는 단계는, 100 나노미터 미만의 수직 길이를 갖는 수직 방향의 어드레스 라인을 형성하는 단계를 포함하는 디코더 형성 방법.
  69. 제65항에 있어서, 상기 각각의 단결정 수직 부동 게이트 트랜지스터를 형성하는 단계는, 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖도록 상기 각각의 단결정 수직 부동 게이트 트랜지스터를 형성하는 단계를 포함하는 디코더 형성 방법.
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