KR20030073919A - 단일 에칭 세미 애디티브 방식을 이용한 다층인쇄회로기판의 제조방법 - Google Patents

Abstract

본 발명의 목적은 무전해 동도금, 이미징 및 전기동도금에 의해 회로패턴이 형성된 내층 기판상에 과수황산계의 흑화처리만으로 상기 회로패턴을 제외한 부분의 동박 제거 및 회로패턴 표면의 조면처리를 동시에 함으로써, 회로패턴 하부의 침식에 의한 언더컷의 발생을 감소시키고, 회로패턴의 신뢰성을 높일 수 있는 단일 에칭 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조방법을 제공하는데 있다.

본 발명은 내층 기판의 전체면에 무전해 동도금하여 동박을 입히는 제1동도금 단계와, 상기 동박상에 드라이 필름을 도포하고, 노광 및 현상하여 회로패턴이 형성될 부분의 동박을 외부로 노출시키는 이미징 단계와, 상기 외부로 노출된 동박상에 전기 동도금에 의해 회로패턴을 형성하는 제2동도금 단계와, 드라이필름을 제거하는 스트립 단계와, 상기 회로패턴들 사이의 동박을 플래시 에칭하여 제거하고, 상기 회로패턴 표면을 흑화처리하여 조도를 형성하는 내층기판 표면처리 단계와, 상기 회로패턴상에 유전층을 적층하고 상기 단계들을 반복 수행하는 레이업 단계를 포함하는 다층 인쇄회로기판의 제조방법에 있어서, 상기 내층기판 표면처리 단계는 과수황산계의 흑화처리만으로 상기 회로패턴들 사이의 동박 제거 및 상기 회로패턴 표면의 조도 형성을 동시에 수행하는 것을 특징으로 한다.

Description

단일 에칭 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조방법{The fabrication method of multi-layer printed circuit board using single etching semi-additive process}

본 발명은 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조방법에 관한 것으로서, 특히, 무전해 동도금, 이미징 및 전기동도금에 의해 회로패턴이 형성된 내층 기판상에 과수황산계의 흑화처리만으로 상기 회로패턴을 제외한 부분의 동박 제거 및 회로패턴 표면의 조면처리를 동시에 함으로써, 회로패턴 하부의 침식에 의한 언더컷의 발생을 감소시키고, 회로패턴의 신뢰성을 높일 수 있는 단일 에칭 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조방법에 관한 것이다.

최근, 전자부품의 소형화에 따른 요구사항으로 PCB의 사양도 소형화 되고 있고, 그에 따른 제조공정의 개발도 가속화 되고 있다. 또한, 이러한 PCB의 소형화 추세에 따라 회로패턴 또한 파인 피치(fine pitch)화 되고 있다.

이러한 파인 피치의 패턴을 제조하는 방법으로 개발되어진 공정중에서 일반적으로 사용되고 있는 것이 세미 애디티브(semi-additive) 공법이다.

세미 애디티브 공법은 기판의 전체 표면을 무전해 도금하여 얇은 구리층으로 덮고, 드라이필름 등의 도금 레지스트를 도포하고 이미징 및 현상하여 회로패턴부분을 외부로 노출시킨 후, 외부로 노출된 회로패턴을 전기 도금한다.

그 후, 도금 레지스트를 제거하고, 도금된 회로패턴들 사이의 얇은 구리층을에칭하여 회로패턴을 형성하는 것이다.

상기와 같은 일반적인 세미 애디티브 공법에 의한 다층 인쇄회로기판의 제조과정이 도 1 및 도 2a 내지 도 2g에 도시되어 있다.

도면을 참고하면, 먼저, 제1동도금 단계에서는 내층 기판(11)의 양면 전체를 무전해 동도금하여 동박(12)을 입히고, 이미징 단계에서는 도 2a와 같이 상기 동박(12)상에 드라이 필름(13)을 도포하고, 노광 및 현상하여 도 2b와 같이 회로패턴이 형성될 부분의 동박(12)을 외부로 노출시킨다.

제2동도금 단계에서는 도 2c와 같이 상기 외부로 노출된 동박(12)상에 전기 동도금에 의해 회로패턴(14)을 형성하고, 스트립 단계에서는 도 2d와 같이 드라이필름(13)을 제거한다.

이 후, 내층기판 표면처리 단계에서는 상기 회로패턴(14)들 사이의 동박(12)을 플래시 에칭에 의해 도 2e와 같이 제거하고, 상기 회로패턴(14) 표면에 조도(roughness)를 형성하여, 유전층(15) 등의 외층기판 적층시 밀착력을 높이도록 도 2f와 같이 흑화처리 한다. 레이업 단계에서는 상기 흑화처리된 회로패턴(14)상에 유전층(15)을 적층시키고, 상기의 회로패턴 형성 과정을 반복하여 수행한다.

그러나, 상기와 같은 종래의 세미 애디티브 공법에 의한 다층 인쇄회로기판의 제조에서는 도 3a 및 도 3b에서 보여지는 것과 같이 회로패턴(14)의 하부 부분이 침식되어 들어가는 언더컷(under cut)이 크게 발생한다.

도 3a에서는 내층기판 표면처리 단계에서 플래시 에칭으로 회로패턴(14) 사이의 동박이 제거되면서, 상대적으로 약한 상기 회로패턴(14) 하부의 동박부분이침식되어 언더컷(17)이 발생된 것을 알 수 있고, 도 3b에서는 플래시 에칭으로 동박제거시 언더컷(17)이 발생된 상태에서 회로패턴(14) 표면의 흑화처리로 인하여 회로패턴(14) 하부가 더 침식되어 심한 언더컷(17)이 발생된 것을 알 수 있다.

상기와 같이 종래의 세미 애디티브 공법에 의한 다층 인쇄회로기판의 제조방법에서는 내층기판의 회로패턴 형성 및 레이업시의 밀착력을 높이기 위한 표면처리로서, 플래시 에칭과 흑화처리를 하므로, 과도한 에칭에 의한 회로패턴 하부의 언더컷이 발생되는 문제점이 있고, 그에 따라 회로패턴의 신뢰성이 저하되는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 무전해 동도금, 이미징 및 전기동도금에 의해 회로패턴이 형성된 내층 기판상에 과수황산계의 흑화처리만으로 상기 회로패턴을 제외한 부분의 동박 제거 및 회로패턴 표면의 조면처리를 동시에 함으로써, 회로패턴 하부의 침식에 의한 언더컷의 발생을 감소시키고, 회로패턴의 신뢰성을 높일 수 있는 단일 에칭 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조방법을 제공하는데 있다.

도 1은 종래의 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조과정을 나타내는 흐름도,

도 2a 내지 도 2g는 종래의 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조과정을 나타내는 단면도,

도 3a는 도 2e의 P부분을 나타내는 확대 단면도,

도 3b는 도 2f의 Q부분을 나타내는 확대 단면도,

도 4는 본 발명에 의한 단일 에칭 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조과정을 나타내는 흐름도,

도 5는 본 발명에 의한 내층기판 회로패턴의 표면처리 상태를 나타내는 단면도,

도 6은 종래와 본 발명의 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조에서 언더컷 발생 상태를 비교하기 위한 그래프.

<도면의 주요부분에 대한 부호의 설명>

11, 21 : 기판12, 22 : 동박

13 : 드라이필름14, 16, 23 : 회로패턴

15 : 유전층17 : 언더컷

상기 목적을 이루기 위해, 본 발명은 내층 기판의 양면 전체를 무전해 동도금하여 동박을 입히는 제1동도금 단계와, 상기 동박상에 드라이 필름을 도포하고, 노광 및 현상하여 회로패턴이 형성될 부분의 동박을 외부로 노출시키는 이미징 단계와, 상기 외부로 노출된 동박상에 전기 동도금에 의해 회로패턴을 형성하는 제2동도금 단계와, 드라이필름을 제거하는 스트립 단계와, 상기 회로패턴들 사이의 동박을 플래시 에칭하여 제거하고, 상기 회로패턴 표면을 흑화처리하여 조도를 형성하는 내층기판 표면처리 단계와, 상기 조도가 형성된 회로패턴상에 유전층을 적층하고 상기 단계들을 반복 수행하는 레이업 단계를 포함하는 다층 인쇄회로기판의 제조방법에 있어서, 상기 내층기판 표면처리 단계가 과수황산계의 흑화처리만으로 상기 회로패턴들 사이의 동박 제거 및 상기 회로패턴 표면의 조도 형성을 동시에 수행하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명을 보다 상세히 설명한다.

도 4는 본 발명에 의한 단일 에칭 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조과정을 나타내는 흐름도이다.

도면과 같이, 먼저, 제1동도금 단계에서는 내층 기판(21)의 양면 전체를 무전해 동도금하여 동박(22)을 입히고, 이미징 단계에서는 상기 동박(22)상에 드라이 필름을 도포하고, 노광 및 현상하여 회로패턴이 형성될 부분의 동박(22)을 외부로 노출시킨다.

제2동도금 단계에서는 상기 외부로 노출된 동박(22)상에 전기 동도금에 의해 회로패턴(23)을 형성하고, 스트립 단계에서는 드라이필름을 제거한다.

이 후, 내층기판 표면처리 단계에서는 과수황산계의 흑화처리(에칭)를 하여 상기 회로패턴(23)들 사이의 동박(22) 제거 및 상기 회로패턴(23) 표면의 조도(roughness) 형성을 동시에 수행한다. 레이업 단계에서는 상기 흑화처리된 회로패턴(23)상에 유전층을 적층시키고, 상기의 회로패턴 형성 과정을 반복하여 수행한다.

도 5는 본 발명에 의한 내층기판 회로패턴의 표면처리 상태를 나타내는 단면도로서, (a)와 같이 전기 동도금에 의해 회로패턴(23)이 형성된 기판(21)상에 과수황산계의 흑화처리를 하면, (b)와 같이 회로패턴(23) 사이의 동박(22)이 제거되고, 동시에 회로패턴(23)의 표면에 조도가 형성되어 레이업 공정시 유전층의 밀착력을 높이게 된다.

도 6은 종래와 본 발명의 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조에서 언더컷 발생 상태를 비교하기 위한 그래프이다.

도면에서, (a)의 그래프는 플래시 에칭 및 흑화처리를 모두 수행한 후의 언더컷 발생상태를 나타내고, (b)의 그래프는 본 발명과 같이 과수황산계의 흑화처리만 수행한 후의 언더컷 발생상태를 나타내고, (c)의 그래프는 플래시 에칭만 수행한 후의 언더컷 발생상태를 나타낸 것이다.

상기 그래프들을 상호 비교해 볼 때, (a)의 플래시 에칭 및 흑화처리를 모두 수행한 경우는 언더컷 발생 평균값이 2.01㎛이고, (b)의 과수황산계의 흑화처리만 수행한 경우는 언더컷 발생 평균값이 1.04㎛이고, (c)의 플래시 에칭만 수행한 경우는 언더컷 발생 평균값이 1.46㎛로서, 과수황산계의 흑화처리만을 수행한 경우의 언더컷 발생 평균값이 가장 작은 것을 알 수 있다.

상기한 바와 같이, 본 발명에 의하면 무전해 동도금, 이미징 및 전기동도금에 의해 회로패턴이 형성된 내층 기판상에 과수황산계의 흑화처리만으로 상기 회로패턴을 제외한 부분의 동박 제거 및 회로패턴 표면의 조면처리를 동시에 함으로써, 회로패턴 하부의 침식에 의한 언더컷의 발생을 감소시키고, 회로패턴의 신뢰성을 높일 수 있는 효과가 있다.

Claims (1)

1. 내층 기판의 양면 전체를 무전해 동도금하여 동박을 입히는 제1동도금 단계와, 상기 동박상에 드라이 필름을 도포하고, 노광 및 현상하여 회로패턴이 형성될 부분의 동박을 외부로 노출시키는 이미징 단계와, 상기 외부로 노출된 동박상에 전기 동도금에 의해 회로패턴을 형성하는 제2동도금 단계와, 드라이필름을 제거하는 스트립 단계와, 상기 회로패턴들 사이의 동박을 플래시 에칭하여 제거하고, 상기 회로패턴 표면을 흑화처리하여 조도를 형성하는 내층기판 표면처리 단계와, 상기 조도가 형성된 회로패턴상에 유전층을 적층하고 상기 단계들을 반복 수행하는 레이업 단계를 포함하는 다층 인쇄회로기판의 제조방법에 있어서,

   상기 내층기판 표면처리 단계는 과수황산계의 흑화처리만으로 상기 회로패턴들 사이의 동박 제거 및 상기 회로패턴 표면의 조도 형성을 동시에 수행하는 것을 특징으로 하는 단일 에칭 세미 애디티브 방식을 이용한 다층 인쇄회로기판의 제조방법.