KR20030064257A - 반도체 장치 - Google Patents

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KR20030064257A
KR20030064257A KR1020020060790A KR20020060790A KR20030064257A KR 20030064257 A KR20030064257 A KR 20030064257A KR 1020020060790 A KR1020020060790 A KR 1020020060790A KR 20020060790 A KR20020060790 A KR 20020060790A KR 20030064257 A KR20030064257 A KR 20030064257A
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야마구찌스미오
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 기판(1)의 표면에 불순물 영역(2)이 형성되어 있다. 불순물 영역(2)을 피복하도록 반도체 기판 상에 절연층(3)이 형성되어 있다. 절연층(3)의 표면에, 배선층이 될 홈(5)이 형성되어 있다. 절연층(3) 내에, 홈(5)과 불순물 영역(2)을 연결하는 접속 구멍(4)이 형성되어 있다. 접속 구멍(4) 내에, 고융점 금속 또는 그 화합물로 형성된 도전층(6)이 매립되어 있다. 홈(5) 내에, 도전층(6)에 접속되도록 구리 배선(8)이 형성되어 있다. 본 발명에 따르면, 양호한 배선 회로를 실현할 수 있고, 고집적의 반도체 회로를 제공할 수 있도록 개량된 반도체 장치가 얻어진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 일반적으로 반도체 장치에 관한 것으로, 보다 특정적으로는, 양호한 배선 회로를 실현할 수 있고, 또한 고집적인 반도체 회로를 얻을 수 있도록 개량된 반도체 장치에 관한 것이다.
반도체 장치의 미세화가 진행되면서, 배선 공정에서, 저저항이며, 또한 고신뢰성의 배선 형성이 요구되고 있다. 그 요구를 만족시키기 위한 하나의 재료로서, 구리(Cu) 배선을 들 수 있다. 그러나, 반도체 기판 상에 형성된 도전성 불순물 영역에, 이 불순물 영역에 접속된 구리 배선으로부터 구리가 확산됨으로써, 확산 접합을 열화시킨다. 나아가서는, 원하는 접속 구멍을 포함하는 양호한 불순물 영역 및 배선을 형성하는 것이 곤란해진다.
이하, 종래의 반도체 장치의 제조 방법에 대하여 도면을 이용하여 설명한다.
도 6을 참조하면, 반도체 기판(101)의 표면에, 선택적으로 불순물 영역(102)이 형성되어 있다. 반도체 기판(101)의 표면 상을 피복하도록, CVD(Chemical Vapor Deposition)법에 의해, 실리콘 산화막으로 절연층(103)을, 예를 들면 500∼1500㎚의 두께로 형성한다. 그 후, 사진 제판 및 에칭법에 의해, 먼저 절연층(103)을 패터닝하여, 절연층(103)을 상하로 관통하는 접속 구멍(104)을 형성한다. 또한, 사진 제판 및 에칭법에 의해, 절연층(103)의 표면에서, 접속 구멍(104) 상에 피복되도록, 배선층이 될 홈(105)을 형성한다.
다음으로, PVD(Physical Vapor Deposition)법 등에 의해, 홈(105)의 내벽면 및 저면, 접속 구멍(104)의 내벽면 및 저면에, 배리어 메탈(106)을 피복한다. 그 후, 도금법으로, 도전성막인 구리 배선(107)을 홈(106) 및 접속 구멍(104) 내에 매립한다.
다음으로, 드라이 에칭이나 CMP(Chemical Mechanical Polishing)법에 의해, 절연층(103) 상에서, 홈(106) 상 이외의 부분에 존재하는 여분의 구리 배선 및 배리어 메탈을 제거한다. 이와 같이 하여, 구리 배선(107)이 완성된다.
또한, 다른 종래의 반도체 장치의 제조 방법에 대하여, 도 7을 이용하여 설명한다. 선택적으로 불순물 영역(102)이 형성된 반도체 기판(101)을 준비한다. 반도체 기판(101)의 표면 상을 피복하도록, CVD법에 의해, 실리콘 산화막으로 절연층(103)을, 예를 들면 500∼1500㎚의 두께로 형성한다. 그 후, 사진 제판 및 에칭법에 의해, 절연층(103)을 패터닝하여, 절연층(103)을 상하로 관통하는 접속 구멍(104)을 형성한다. 다음으로, CVD법 또는 PVD법에 의해, 배리어 메탈(108)을 접속 구멍(104)의 내벽면 및 저면에 형성하고, 그 후, CVD법에 의해 텅스텐막(109)을 접속 구멍(104) 내에 매립한다. 다음으로, 드라이 에칭법이나 CMP법에 의해, 절연층(103) 상의 여분의 텅스텐막(109) 및 배리어 메탈(108)을 제거한다. 이와 같이 하여, 텅스텐으로 매립된 플러그가 형성된다.
다음으로, 실리콘 산화막(110)을, 절연층(103) 상에, 예를 들면 500∼1500㎚의 두께로 형성한다. 그 후, 사진 제판 및 에칭법에 의해, 실리콘 산화막(110)을 패터닝하여, 접속 구멍(104)을 노출시키도록, 배선층이 될 홈(111)을 형성한다.
다음으로, PVD법 등에 의해, 반도체 기판(101)의 전면에, 홈(111)의 내벽면 및 저면을 피복하도록, 배리어 메탈(112)을 형성한다. 그 후, 도금법으로, 도전성막인 구리 배선(113)을 홈(111) 내에 매립한다. 다음으로, 드라이 에칭이나 CMP법에 의해, 실리콘 산화막 상의 여분의 구리 배선 및 배리어 메탈을 제거한다. 이와같이 하여, 구리 배선(113)이 완성된다.
이상과 같이 하여, 종래의 반도체 장치는 제조된다.
그러나, 도 6의 반도체 장치의 경우, 배리어 메탈(106)을, 구리 배선(107)으로부터의 구리의 확산을 방지하기 위해, 충분한 막 두께로 형성하는 것이 곤란하다. 따라서, 구리 배선(107)으로부터 구리가 불순물 영역(102)으로 확산되어, 불순물 영역(102)과 반도체 기판(101)의 확산 접합을 열화시킨다고 하는 문제점이 발생한다.
이 문제점을 해결하기 위해, 도 7의 반도체 장치가 제안되어 있다. 이에 따르면, 접속 구멍(104) 내에 텅스텐 플러그를 형성하고, 또한 접속 구멍(111)의 저부에 충분한 막 두께의 배리어 메탈(112)을 형성할 수 있기 때문에, 구리 배선(113)으로부터의 구리의 확산을 방지할 수 있다. 그러나, 배리어 메탈(108)을 형성하는 공정, 텅스텐막(109)을 형성하는 공정, 및, 실리콘 산화막(103) 상에 형성된, 접속 구멍(104) 상 이외의 부분에서의 여분의 배리어 메탈(108) 및 텅스텐막(109)을 제거하기 위한 CMP법에 의한 제거 공정이 필요하다. 따라서, 도 6의 반도체 장치를 제조하는 공정보다 프로세스 공정이 증가되어, 생산성이 저하된다고 하는 문제점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 구리 배선으로부터의 구리의 확산을 효율적으로 방지할 수 있도록 개량된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 생산성이 저하되지 않는 반도체 장치를 제공하는 것에 있다.
도 1 및 도 2는 실시예 1 내지 실시예 2에 따른 반도체 장치의 단면도.
도 3∼도 5는 도 1에 도시한 반도체 장치의 제조 방법의 순서의 제1 공정 내지 제3 공정에서의 반도체 장치의 단면도.
도 6 및 도 7은 종래의 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 불순물 영역
3 : 절연층
4 : 접속 구멍
5 : 배선용 홈
6, 7, 9 : 배리어 메탈
8 : 구리 배선
본 발명의 제1 국면에 따른 반도체 장치는, 반도체 기판을 구비한다. 상기 반도체 기판의 표면에 불순물 영역이 형성되어 있다. 상기 불순물 영역을 피복하도록, 상기 반도체 기판 상에 절연층이 형성되어 있다. 상기 절연층의 표면에, 배선층이 될 홈이 형성되어 있다. 상기 절연층 내에, 상기 홈과 상기 불순물 영역을 연결하는 접속 구멍이 형성되어 있다. 상기 접속 구멍 내에, 고융점 금속 및/또는 그 화합물로 형성된 도전층이 매립되어 있다. 상기 홈 내에, 상기 도전층에 전기적 접속되도록, 배선층이 형성되어 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
<실시예 1>
도 1은 실시예 1에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 기판(1)의 표면에 불순물 영역(2)이 형성되어 있다. 불순물 영역(2)을 피복하도록 반도체 기판(1) 상에 절연층(3)이 형성되어 있다. 절연층(실리콘 산화막)(3)의 표면에, 배선층이 될 홈(5)이 형성되어 있다. 절연층(3) 내에, 홈(5)과 불순물 영역(2)을 연결하는 접속 구멍(4)이 형성되어 있다. 접속 구멍(4) 내에, 고융점 금속 및/또는 그 화합물로 형성된 제1 도전층인 배리어 메탈(6)이 형성되어 있다. 홈(5)의 측벽면 및 저면에, 고융점 금속 및/또는 그 화합물로 형성된 배리어 메탈(6)이 피복되어 있다. 배리어 메탈(6) 상에,제2 도전층인 배리어 메탈(7)과 구리 배선(8)이 형성되어 있다.
이하, 실시예 1에 따른 반도체 장치의 제조 방법에 대하여, 구체예를 도시하면서 설명한다.
불순물 영역(2)이 형성된 반도체 기판(1) 상에, CVD법에 의해, 실리콘 산화막으로 절연층(3)을 예를 들면 500∼1500㎚ 형성한다. 그 후, 사진 제판 및 에칭법에 의해, 절연층(3)을 패터닝하여, 절연층(3)을 상하로 관통하는 접속 구멍(4)을 형성한다. 절연층(3)의 표면에서, 접속 구멍(4) 상에 피복되도록, 배선층이 될 홈(5)을 형성한다.
배리어 메탈(6)을 접속 구멍(4) 내에 매립하며, 또한, 홈(5)의 측벽면 및 저면에 배리어 메탈(6)을 형성한다. 배리어 메탈(6)은, 예를 들면 티탄(Ti)/질화 티탄(TiN)막으로 구성된다.
다음으로, 배리어 메탈(7)로 배리어 메탈(6)의 표면을 피복한다. 배리어 메탈(7)은, 예를 들면, 질화 탄탈(TaN)막 또는 질화 탄탈과 탄탈의 복합막으로 구성된다. 도전성막인 구리 배선(8)을, 배리어 메탈(7)을 피복하도록 형성한다.
본 실시예에 따르면, 접속 구멍(4) 내를 고융점 금속이나 그 화합물로 매립하고, 또한 접속 구멍(5)의 저부에 충분한 막 두께의 배리어 메탈을 형성할 수 있기 때문에, 구리 배선(8)으로부터의 구리의 불순물 영역(2)으로의 확산을 충분히 억제할 수 있다. 나아가서는, 원하는 접속 구멍을 포함하는, 양호한 불순물 영역 및 배선을 형성하는 것이 가능해진다.
또한, 상기 실시예에서는, 배리어 메탈(6)로서 티탄/질화 티탄을 이용하고,배리어 메탈(7)을 질화 탄탈로 형성하는 경우를 예시하였지만, 본 발명은, 이에 한정되는 것이 아니며, 그 밖의 고융점 금속 및/또는 그 화합물을 이용해도 마찬가지의 효과를 발휘한다.
<실시예 2>
도 2는 실시예 2에 따른 반도체 장치의 단면도이다.
본 실시예에 따른 반도체 장치는, 이하의 점을 제외하고, 실시예 1에 따른 반도체 장치와 동일하기 때문에, 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에서는, 접속 구멍(4)의 내벽면과 저면을, 금속 확산 내성을 갖는, 고융점 금속 및/또는 그 화합물로 형성된 배리어 메탈(6)이 피복하고 있다. 배리어 메탈(6)은 홈(5)의 내벽면 및 저면도 피복하고 있다. 배리어 메탈(6)에 접촉하도록, 접속 구멍(4)에, 고융점 금속 및/또는 그 화합물로 형성되며, 배리어 메탈(6)보다 저스트레스성을 갖는 배리어 메탈(9)이 매립되어 있다. 배리어 메탈(9)은, 배리어 메탈(6)을 개재시켜, 홈(5)의 내벽면 및 저면을 피복하고 있다. 홈(5) 내에서, 배리어 메탈(9) 상에, 배리어 메탈(7)과 구리(8)가 형성되어 있다. 배리어 메탈(9)은, 저스트레스성의 질화 티탄(TiN)으로 형성된다. 배리어 메탈(6)과 배리어 메탈(9)로 플러그가 형성된다. 배리어 메탈(9)을 저스트레스성의 질화 티탄으로 구성하고 있기 때문에, 접속 구멍(4) 내의 플러그에 균열이 발생하기 어려워진다.
후술하는 바와 같이, 배리어 메탈(6)은, 배리어성이 높고, 저저항의 고온 형성의 CVD-TiN으로 형성되며, 배리어 메탈(9)은, 저스트레스성의 저온 형성에 의한 CVD-TiN으로 형성된다.
<실시예 3>
도 1에 도시한 반도체 장치의 제조 방법에 대하여 설명한다.
도 3을 참조하면, 선택적으로 불순물 영역(2)이 형성된 반도체 기판(1) 상에, CVD법에 의해, 실리콘 산화막으로 절연층(3)을 예를 들면 500∼1500㎚ 형성한다. 그 후, 사진 제판 및 에칭법에 의해, 절연층(3)을 패터닝하여, 접속 구멍(4)을 형성한다. 또한, 사진 제판 및 에칭법에 의해, 배선층이 될 홈(5)을 형성한다.
도 4를 참조하면, CVD법에 의해, 반도체 기판(1)의 전면에, 배리어 메탈(6)을 형성한다. 배리어 메탈(6)은 접속 구멍(4) 내에 매립되며, 또한 홈(5)의 측벽면 및 저면을 피복하도록, 절연층(3) 상에 형성된다. 배리어 메탈(6)은, 예를 들면 티탄(Ti)/질화 티탄(TiN)의 막으로 구성된다. 티탄(Ti)은, 예를 들면 650℃에서, 4염화 티탄(TiCl4)이, 수소(H2)와 고주파의 어시스트에 의한 플라즈마에 의해, 환원되어 형성된다. 질화 티탄(TiN)은, 예를 들면 650℃에서, 4염화 티탄을 암모니아(NH3)에 의해 환원하여 형성된다. 상기 티탄은, 불순물 영역(2)의 표면 산화막을 환원하고, 이에 의해, 불순물 영역(2)과 질화 티탄이 양호하게 도전성막으로 접속된다.
다음으로, PVD법이나 CVD법 등에 의해, 반도체 기판(1)의 전면에, 배리어 메탈(7)을 형성한다. 배리어 메탈(7)은, 배리어 메탈(6)을 개재시켜, 홈(5)의 내벽면을 피복하도록 형성된다. 배리어 메탈(7)은, 예를 들면 질화 탄탈과 탄탈(Ta)을 조합한 복합막으로 구성된다. 예를 들면 질화 탄탈의 PVD법에 관해 설명하면, Ar 방전에 의해 탄탈 타겟으로부터 탄탈 원자가 방출되고, 이것이 질소와 반응하여 질화 탄탈이 형성된다.
또한, 통상, 구리의 핵 형성을 위해 필요로 되는 구리의 박막이 PVD법에 의해 형성된다. 다음으로, 도금법에 의해 도전성막인 구리 배선(8)을, 배리어 메탈(7)을 피복하도록 형성한다.
다음으로, 도 5를 참조하면, CMP법이나 드라이 에칭법에 의해, 절연층(3) 상에서, 홈(5) 상 이외의 여분의 구리 배선(8), 배리어 메탈(6) 및 배리어 메탈(7)을 제거한다. 이와 같이 하여, 불순물 영역(2)과 구리 배선(8)이 양호한 도전성을 갖는 반도체 장치가 형성된다.
<실시예 4>
실시예 1의 반도체 장치에서의, 배리어 메탈(6)을 형성하는 질화 티탄은 예를 들면 650℃에서 형성되기 때문에, 배리어성은 크고, 저저항이지만, 스트레스가 매우 큰 질화 티탄막으로 구성되어 있다. 질화 티탄막의 스트레스는, 약 1 내지 2㎬이다. 질화 티탄막으로 접속 구멍(4)을 매립하기 때문에, 질화 티탄을 두껍게 형성하면, 스트레스가 크기 때문에, 균열이 발생한다고 하는 문제점이 발생한다. 따라서, 예를 들면 약 0.1미크론의 접속 구멍을 양호하게 매립할 수 없다. 나아가서는, 불순물 영역(2)과 구리 배선(8)을 접속 구멍을 통해 충분히 전기적으로 접속할 수 없다.
여기서는, 그것을 방지하는 것을 목적으로 하여 발명된 도 2에 도시한 반도체 장치의 제조 방법에 대하여 설명한다. 도 2를 다시 참조하면, 접속 구멍(4) 및 배선층이 될 홈(5)의 측벽면에, 고스트레스막인 질화 티탄을 함유하는 배리어 메탈(6)을 형성한다. 이 때, 배리어 메탈(6)로, 접속 구멍(4)은 완전하게 매립되지 않도록 한다. 접속 구멍(4)을 완전하게 매립하기 위해, 약 0.5㎬의 저스트레스의 질화 티탄으로 이루어지는 배리어 메탈(9)에 의해, 매립을 완성시킨다.
저스트레스막인 배리어 메탈(9)은, 예를 들면 상기 650℃보다 저온의 예를 들면 500℃에서, 4염화 티탄(TiCl4)을 암모니아(NH3)로 환원하여, 형성된다.
이와 같이 하여, 스트레스가 억제된 배리어 메탈(6, 9)에 의해, 균열을 발생시키지 않고, 불순물 영역과 구리 배선을 접속 구멍(4)을 통해 양호하게 전기적으로 접속할 수 있다.
<실시예 5>
본 실시예에서는, 배리어 메탈(6, 9)을 멀티 챔버 타입의 장치를 이용하여, 동일 장치에서, 프로세스를 실시한다. 이에 의해, 조작이 용이해진다.
<실시예 6>
본 실시예는, 도 1에 도시한 배선 구조와 도 2에 도시한 배선 구조 양방을 포함하는 반도체 장치에 관한 것이다. 도 1에 도시한 배선 구조는 접속 구멍의 직경이 작은 부분에 형성하고, 도 2에 도시한 배선 구조는 접속 구멍의 직경이 큰 부분에 형성한다. 이와 같이 구성함으로써, 어느 부분에서도 균열을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 양호한 배선 회로를 실현할 수 있고, 고집적의 반도체 회로가 얻어진다고 하는 효과를 발휘한다. 또한, 접속 구멍이 큰 경우라도, 배리어 메탈에 균열이 발생하지 않아, 양호한 배선 회로를 실현할 수 있다.

Claims (3)

  1. 반도체 기판(1)과,
    상기 반도체 기판(1)의 표면에 형성된 불순물 영역(2)과,
    상기 불순물 영역(2)을 피복하도록 상기 반도체 기판(1) 상에 형성된 절연층(3)과,
    상기 절연층(3)의 표면에 형성되며, 배선층이 될 홈(5)과,
    상기 절연층(3) 내에 형성되며, 상기 홈(5)과 상기 불순물 영역(2)을 연결하는 접속 구멍(4)과,
    상기 접속 구멍(4) 내에 매립되며, 고융점 금속 및/또는 그 화합물로 형성된 도전층(6)과,
    상기 홈(5) 내에 상기 도전층(6)에 전기적 접속되도록 형성된 배선층(8)
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선층(8)은 구리로 형성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 도전층(6)은,
    상기 접속 구멍(4)의 내벽면과 저면을 피복하도록 상기 반도체 기판(1) 상에형성되고, 금속 확산 내성을 갖는, 고융점 금속 및/또는 그 화합물로 형성된 제1 도전층(6)과,
    상기 제1 도전층(6)에 접촉하도록 상기 접속 구멍(4)에 매립되고, 고융점 금속 및/또는 그 화합물로 형성되며, 상기 제1 도전층(6)보다 저스트레스성을 갖는 제2 도전층(7)을 포함하는 반도체 장치.
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