KR20030058221A - A Short Line Linking Structure for Liquid Crystal Display Device - Google Patents
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Abstract
Description
본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 단락 배선이 연결 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and in particular, a short circuit wiring for a liquid crystal display device relates to a connection structure.
액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 것이다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.The driving principle of the liquid crystal display device is to use the optical anisotropy and polarization property of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.
현재에는 박막트랜지스터(Thin Film Transistor ; TFT)와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정 표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, an active matrix LCD (AM-LCD), in which a thin film transistor (TFT) and pixel electrodes connected to the thin film transistor are arranged in a matrix manner, is most noticeable because of its excellent resolution and video performance. I am getting it.
도 1은 일반적인 액정표시장치의 일부영역에 대한 입체도이다.1 is a stereoscopic view of a part of a general liquid crystal display device.
도시한 바와 같이, 서로 일정간격 이격되어 상부 및 하부 기판(10, 30)이 대향하고 있고, 이 상부 및 하부 기판(10, 30) 사이에는 액정층(50)이 개재되어 있다.As shown in the figure, the upper and lower substrates 10 and 30 face each other with a predetermined distance therebetween, and the liquid crystal layer 50 is interposed between the upper and lower substrates 10 and 30.
상기 하부 기판(30) 상부에는 다수 개의 게이트 및 데이터 배선(32, 34)이서로 교차되어 있고, 이 게이트 및 데이터 배선(32, 34)이 교차되는 지점에 박막트랜지스터(T)가 형성되어 있으며, 게이트 및 데이터 배선(32, 34)이 교차되는 영역으로 정의되는 화소 영역(P)에는 박막트랜지스터(T)와 연결된 화소 전극(46)이 형성되어 있다.A plurality of gates and data lines 32 and 34 cross each other on the lower substrate 30, and a thin film transistor T is formed at a point where the gates and data lines 32 and 34 cross each other. A pixel electrode 46 connected to the thin film transistor T is formed in the pixel area P defined as an area where the gate and the data lines 32 and 34 intersect.
그리고, 상부 기판(10) 하부에는 컬러필터층(12), 공통 전극(16)이 차례대로 형성되어 있다.The color filter layer 12 and the common electrode 16 are sequentially formed below the upper substrate 10.
도면으로 상세히 도시하지 않았지만, 컬러필터층(12)은 특정한 파장대의 빛만을 투과시키는 컬러필터와, 컬러필터의 경계부에 위치하여 액정의 배열이 제어되지 않는 영역상의 빛을 차단하는 블랙매트릭스로 구성된다.Although not shown in detail in the drawing, the color filter layer 12 is composed of a color filter for transmitting only light of a specific wavelength band and a black matrix positioned at a boundary of the color filter to block light on an area where the arrangement of liquid crystals is not controlled.
그리고, 상부 및 하부 기판(10, 30)의 각 외부면에는 편광축과 평행한 빛만을 투과시키는 상부 및 하부 편광판(52, 54)이 위치하고, 하부 편광판(54) 하부에는 별도의 광원인 백라이트(back light)가 배치되어 있다.In addition, upper and lower polarizers 52 and 54 for transmitting only light parallel to the polarization axis are positioned on each outer surface of the upper and lower substrates 10 and 30, and a backlight, which is a separate light source, is provided below the lower polarizer 54. light) is placed.
상기 하부 기판을 이루는 어레이 기판은 마스크 공정을 통해 이루어진다.The array substrate constituting the lower substrate is formed through a mask process.
마스크 공정이란, 별도의 마스크를 제작하여 사진식각(photolithography)공정으로 식각을 통해 임의의 형태로 각 층(절연층, 액티브층, 금속층)을 패턴하는 일련의 공정을 뜻한다.The mask process refers to a series of processes for fabricating a separate mask and patterning each layer (insulating layer, active layer, metal layer) in an arbitrary form through etching by a photolithography process.
기존에는 5 마스크 공정이 주를 이루었으나, 마스크 공정을 줄이게 되면, 공정 비용을 상당히 절감할 수 있고, 공정시간을 단축시킬 수 있어 불량발생률을 줄일 수 있다.Conventionally, the 5 mask process is mainly used, but if the mask process is reduced, the process cost can be considerably reduced and the process time can be shortened, thereby reducing the incidence of defects.
이에 따라, 최근에는 4 마스크 공정에 의해 액정표시장치용 어레이 기판을제조하는 방법에 연구가 활발히 이루어지고 있다.In recent years, research has been actively conducted on a method of manufacturing an array substrate for a liquid crystal display device by a four mask process.
기존의 5 마스크 공정에서는, 게이트 공정(게이트 전극, 게이트 패드, 게이트 배선), 반도체층 공정(액티브층, 오믹 콘택층), 소스 공정(소스 및 드레인 전극, 데이터 배선, 데이터 패드, 채널), 콘택홀 공정(드레인 콘택홀, 패드 콘택홀), ITO 공정(화소 전극, 패드전극)으로 이루어졌었다.In the conventional five mask process, the gate process (gate electrode, gate pad, gate wiring), semiconductor layer process (active layer, ohmic contact layer), source process (source and drain electrodes, data wiring, data pad, channel), contact It consisted of a hole process (drain contact hole, pad contact hole) and an ITO process (pixel electrode, pad electrode).
그러나, 4 마스크 공정에서는, 게이트 공정, 반도체층/소스 공정, 콘택홀 공정, ITO 공정으로 이루어지는 것을 특징으로 한다.However, the four mask process is characterized by comprising a gate process, a semiconductor layer / source process, a contact hole process, and an ITO process.
특히, 반도체층/소스 공정에서 데이터 금속과 반도체 물질을 대응되게 패터닝하기 때문에, 채널 부분에서는 회절 노광법에 의해 반도체층이 남겨지도록 하는 것을 특징으로 한다. 회절 노광법이란, 빛의 회절현상으로 이용하여 PR층의 두께를 조절하는 방법이다.In particular, since the data metal and the semiconductor material are patterned correspondingly in the semiconductor layer / source process, the semiconductor layer is left in the channel portion by the diffraction exposure method. The diffraction exposure method is a method of controlling the thickness of the PR layer by using the diffraction phenomenon of light.
또한, 상기 어레이 기판 및 또 하나의 대향 기판인 컬러필터 기판 사이에 액정층을 개재하여 하나의 액정표시장치용 패널을 제작하는 액정 셀 공정에서는 양품을 판별하기 위한 검사 공정을 거치게 되는데, 이러한 검사 공정 및 어레이 공정 중 정전기 방지 목적으로 어레이 기판의 비표시 영역에는 단락 배선이 구비된다.In addition, in the liquid crystal cell process of manufacturing a panel for a liquid crystal display device through a liquid crystal layer between the array substrate and the color filter substrate, which is another opposite substrate, an inspection process for discriminating a good product is performed. Short circuits are provided in the non-display area of the array substrate to prevent static electricity during the array process.
도 2는 종래의 4 마스크 액정표시장치에서의 단락 배선의 연결구조를 나타낸 평면도로서, 데이터 배선부를 일 예로 들어 설명한다.FIG. 2 is a plan view illustrating a connection structure of short circuits in a conventional four mask liquid crystal display, and will be described with reference to a data wiring unit as an example.
도시한 바와 같이, 일방향으로 데이터 배선(60)이 형성되어 있고, 데이터 배선(60)의 일끝단에는 외부회로와 연결되는 데이터 패드(62)가 형성되어 있고, 데이터 패드(62)는 정전기 방지 및 검사 공정을 위한 단락 배선(64)과 연결되어 있다.As shown in the drawing, the data line 60 is formed in one direction, and at one end of the data line 60, a data pad 62 connected to an external circuit is formed. It is connected to a short circuit 64 for the inspection process.
상기 단락 배선(64)은 제 1 데이터 배선(62a)과 같이 홀수번째 배선을 묶는 오드(odd) 단락 배선(64a)과, 제 2 데이터 배선(60b)과 같이 짝수번째 배선을 묶는 이븐(even) 단락 배선(64b)으로 이루어지며, 오드 단락 배선(64a)에는 제 1, 2 데이터 패드(62a, 62b)와 이어지는 제 1, 2 연결 브릿지(66a, 66b)가 연장형성되어 있다. 이때, 오드 단락 배선(64a)으로부터 제 1, 2 데이터 패드(62a, 62b)와 연결되는 제 1, 2 연결 브릿지(66a, 66b)가 모두 구성된 이유는, 어레이 공정에서는 공정중 발생하는 정전기 특히, 액티브층 형성단계나, 보호층 식각단계에서 발생하기 쉬운 정전기가 기판과 어레이 패턴간에 국소적으로 존재하게 되어, 상기 국소적인 영역에서 전압이 매우 높아져 박막트랜지스터와 같은 민감한 소자들에 데미지(damage)를 입힐 수 있으므로, 이를 방지하기 위함이다.The short-circuit wire 64 includes an odd short-circuit wire 64a that binds odd-numbered wires like the first data wire 62a and an even-row wire that binds even-numbered wires like the second data wire 60b. The short-circuit wiring 64b is formed, and the first short-circuit wiring 64a has first and second connection bridges 66a and 66b extending from the first and second data pads 62a and 62b. In this case, the reason why the first and second connection bridges 66a and 66b connected to the first and second data pads 62a and 62b are configured from the odd short circuit line 64a is that the static electricity generated during the process in the array process, in particular, Static electricity, which is likely to occur in the active layer forming step or the protective layer etching step, is locally present between the substrate and the array pattern, and the voltage is very high in the local area, thereby damaging sensitive devices such as thin film transistors. To prevent this, it is to prevent this.
그리고, 상기 이븐 단락 배선(64b)는 오드 단락 배선(64a)와의 쇼트를 방지하기 위해 게이트 공정에서 형성됨에 따라, 제 2 데이터 패드(62b)와 연결되기 위해 링크 방식의 제 3 연결 브릿지(66c)가 인출 형성되어 있고, 제 3 연결 브릿지(66c)는 제 2 데이터 패드(62b)와 연접 구성되어 있다.In addition, since the even short wiring 64b is formed in the gate process to prevent the short circuit of the odd short wiring 64a from being shorted, the third connection bridge 66c of the link type is connected to the second data pad 62b. Is formed, and the third connection bridge 66c is connected to the second data pad 62b.
그리고, 상기 제 1, 2 데이터 패드(62a, 62b)를 덮는 영역에는 투명 도전성 물질로 이루어진 제 1, 2 데이터 패드전극(68a, 68b)이 각각 형성되어 있는데, 이때 제 2 데이터 패드전극(68b)은 제 2 데이터 패드(62b) 및 제 3 연결 브릿지(66c)를 동시에 덮는 면적으로 형성된다.In addition, first and second data pad electrodes 68a and 68b made of a transparent conductive material are formed in regions covering the first and second data pads 62a and 62b, respectively. In this case, the second data pad electrodes 68b are formed. Is formed with an area that simultaneously covers the second data pad 62b and the third connection bridge 66c.
그리고, 상기 제 1, 2 데이터 패드(62a, 62b) 및 제 3 연결 브릿지(66c)와 대응되는 위치에는 각각 다수 개의 콘택홀(70)이 형성되어 있어, 콘택홀(70)을 통해 제 1 데이터 패드(62a)와 제 1 데이터 패드전극(68a) 그리고, 제 2 데이터 패드(62b) 및 제 3 연결 브릿지(66c)와 제 2 데이터 패드전극(68b)이 전기적으로 연결된다.In addition, a plurality of contact holes 70 are formed at positions corresponding to the first and second data pads 62a and 62b and the third connection bridge 66c, respectively. The pad 62a and the first data pad electrode 68a, the second data pad 62b, the third connection bridge 66c and the second data pad electrode 68b are electrically connected to each other.
그리고, 상기 콘택홀(70)을 형성하는 과정에서는, 오드 단락 배선(64a)과 제 2 데이터 배선(60b) 간의 연결을 끊기 위해, 제 2 연결 브릿지(66b)에 데이터 금속을 노출시키는 커트 영역(I)이 형성되어 있으며, 커트 영역(I)의 데이터 금속은 건식 식각을 통해 제거되어, 오드 단락 배선(64a)과 제 2 데이터 배선(60b)은 전기적으로 차단되도록 한다.In the process of forming the contact hole 70, the cut region exposing the data metal to the second connection bridge 66b in order to disconnect the connection between the odd short circuit line 64a and the second data line 60b ( I) is formed, and the data metal of the cut region I is removed through dry etching, so that the odd short wiring 64a and the second data wiring 60b are electrically disconnected.
그리고, 상기 데이터 배선(60), 데이터 패드(62), 오드 단락 배선(64a), 제 1, 2 연결 브릿지(66a, 66b)에는 4 마스크 공정 특성상 반도체층(72) 패턴이 포함된다.The data line 60, the data pad 62, the odd short circuit line 64a, and the first and second connection bridges 66a and 66b include a semiconductor layer 72 pattern due to four mask process characteristics.
이에 따라, 상기 커트 영역(I)내 데이터 금속을 제거하는 과정에서 데이터 금속 하부층을 이루는 반도체층이 제대로 제거되지 않는 문제점이 있다. 왜냐하면, 상기 커트 영역(I)은 제 3 마스크 공정에서 이루어지고, 상기 커트 영역(I) 내 데이터 금속물질을 제거하는 공정은 제 4 마스크 공정 이후에 진행되기 때문에, 상기 커트 영역(I) 내 금속물질을 제거하는 공정 수가 늘어나게 되면, 제품에 손상을 주기 쉽다.Accordingly, in the process of removing the data metal in the cut region I, there is a problem in that the semiconductor layer constituting the data metal lower layer is not properly removed. Because the cut region I is formed in the third mask process, and the process of removing the data metal material in the cut region I is performed after the fourth mask process, so that the metal in the cut region I is As the number of processes to remove material increases, it is easy to damage the product.
이에 따라, 상기 커트 영역(I)내 데이터 금속 및 반도체층을 동일 건식 식각 조건에서 제거하게 되면, 반도체층이 잘 제거되지 않아 오드 단락 배선과 짝수번째 배선간의 단선이 제대로 이루어지지 않아 이븐/오드 단락 배선 불량을 유발하는 문제점이 있다.Accordingly, when the data metal and the semiconductor layer in the cut region I are removed under the same dry etching condition, the semiconductor layer may not be removed well, and disconnection between the odd-circuit wiring and the even-numbered wiring is not performed properly. There is a problem that causes wiring defects.
상기 문제점을 해결하기 위하여, 본 발명에서는 한 예로 이븐/오드 단락 배선간 불량률을 저하시켜 신뢰성 높은 액정셀의 검사 공정을 제공하는 것을 특징으로 한다.In order to solve the above problems, the present invention is characterized by providing a highly reliable process for inspecting the liquid crystal cell by reducing the defective rate between the even / odd short circuit.
이를 위하여, 본 발명에서는 오드 단락 배선과 짝수번째 배선을 연결하는 연결 브릿지를 형성함에 있어서, 회절 노광법을 이용하여 반도체 물질로 구성하도록 한다.To this end, in the present invention, in forming a connection bridge connecting the odd short wiring and the even wiring, the semiconductor material is configured by using a diffraction exposure method.
도 1은 일반적인 액정표시장치의 일부영역에 대한 입체도.1 is a three-dimensional view of a portion of a general liquid crystal display device.
도 2는 종래의 4 마스크 액정표시장치에서의 단락 배선의 연결구조를 나타낸 평면도.2 is a plan view showing a connection structure of short-circuit wiring in a conventional four-mask liquid crystal display device.
도 3은 본 발명에 따른 액정표시장치용 어레이 기판에 대한 평면도.3 is a plan view of an array substrate for a liquid crystal display device according to the present invention;
도 4a, 4b는 상기 도 3의 절단선 IVb-IVb에 따라 절단된 단면을 단계별로 각각 나타낸 단면도.4A and 4B are cross-sectional views each showing a section cut along the cutting line IVb-IVb of FIG. 3.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
124 : 반도체층 133a : 제 1 연결 브릿지124: semiconductor layer 133a: first connecting bridge
133b : 제 2 연결 브릿지 135b : 제 3a 연결 브릿지133b: second connection bridge 135b: 3a connection bridge
144 : 보호층 154b : 제 2 데이터 패드전극144: protective layer 154b: second data pad electrode
II : 커트 영역II: cut area
상기 목적을 달성하기 위하여, 본 발명에서는 서로 교차되게 형성된 다수 개의 게이트 및 데이터 배선과, 상기 게이트 및 데이터 배선이 교차되는 지점에 형성된 박막트랜지스터와, 상기 박막트랜지스터와 연결된 화소 전극을 포함하며, 상기 데이터 배선과 대응되는 위치에 반도체층 패턴이 위치하는 액정표시장치용 어레이 기판에 있어서, 상기 다수 개의 데이터 배선 중 홀수번째 데이터 배선을 묶는 오드(odd) 데이터 단락 배선과; 상기 다수 개의 데이터 배선 중 짝수번째 데이터 배선을 묶으며, 상기 게이트 배선과 동일 물질로 이루어진 이븐(even) 데이터 단락 배선과; 상기 오드 데이터 단락 배선에서 연장 형성되며, 상기 오드 데이터 단락 배선과 홀수번째 데이터 배선을 연결하는 제 1 연결 브릿지와; 상기 이븐 데이터단락 배선과 짝수번째 데이터 배선을 연결하며, 상기 데이터 배선에서 연장형성된 제 2 연결 브릿지와; 상기 제 1, 2 연결 브릿지 사이에 걸쳐 형성되며, 상기 제 1, 2 연결 브릿지에서 인출 형성된 반도체 물질로 이루어지며, 상기 반도체층 물질이 제거된 커트 영역을 가지는 제 3 연결 브릿지를 포함하는 액정표시장치용 어레이 기판의 단락 배선부를 제공한다.In order to achieve the above object, the present invention includes a plurality of gate and data lines formed to cross each other, a thin film transistor formed at a point where the gate and data lines intersect, a pixel electrode connected to the thin film transistor, and the data An array substrate for liquid crystal display devices in which a semiconductor layer pattern is positioned at a position corresponding to a wiring, comprising: an odd data short circuit wiring for binding an odd data wiring of the plurality of data wirings; An even data short-circuit wiring, which binds an even-numbered data wiring of the plurality of data wirings and is made of the same material as the gate wiring; A first connection bridge extending from the odd data short wiring and connecting the odd data short wiring and an odd-numbered data wire; A second connection bridge connecting the even data short line and an even-numbered data line and extending from the data line; A liquid crystal display including a third connection bridge formed between the first and second connection bridges and formed of a semiconductor material withdrawn from the first and second connection bridges and having a cut region from which the semiconductor layer material is removed; The short circuit wiring part of the array substrate is provided.
상기 데이터 배선의 일끝단에 위치하며, 외부회로와 연결되는 데이터 패드를 포함하며, 상기 데이터 패드를 통해 데이터 단락 배선과 연결되며, 상기 데이터 패드를 덮는 영역에는 화소 전극과 동일 물질로 이루어진 데이터 패드전극을 포함하는 것을 특징으로 한다.A data pad positioned at one end of the data line, the data pad being connected to an external circuit, connected to the data short circuit line through the data pad, and a data pad electrode formed of the same material as the pixel electrode in an area covering the data pad; Characterized in that it comprises a.
상기 제 2 연결 브릿지는 이븐 데이터 단락 배선에서 연장 형성된 제 2a 연결 브릿지와, 상기 데이터 패드에서 상기 제 2a 연결브릿지와 동일한 방향으로 연접되게 구성된 제 2b 연결 브릿지로 구성되며, 상기 짝수번째 데이터 패드전극은 제 2 연결 브릿지와 짝수번째 데이터 패드를 한 패턴으로 덮는 영역을 가지는 것을 특징으로 한다.The second connection bridge includes a 2a connection bridge extending from an even data short-circuit wiring, and a second b connection bridge configured to be connected in the same direction as the second a connection bridge in the data pad. And an area covering the second connection bridge and the even-numbered data pad in one pattern.
상기 제 3 연결 브릿지는 회절 노광법에 의해 이루어지며, 상기 반도체층은 액티브층과 오믹 콘택층이 차례대로 형성되어 이루어지며, 상기 제 3 연결 브릿지는 액티브층으로 이루어진 것을 특징으로 한다.The third connection bridge is formed by a diffraction exposure method, and the semiconductor layer is formed by sequentially forming an active layer and an ohmic contact layer, and the third connection bridge is formed of an active layer.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
도 3은 본 발명에 따른 액정표시장치용 어레이 기판에 대한 평면도로서, 데이터 단락 배선부를 중심으로 도시하였다.3 is a plan view of an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention.
도시한 바와 같이, 화면이 구현되는 영역으로 정의되는 액티브 영역 및 액티브 영역의 외곽부인 비액티브 영역으로 이루어진 어레이 기판(110)의 액티브 영역 상에는 제 1 방향으로 게이트 배선(116)이 형성되어 있고, 제 1 방향과 교차하는 제 2 방향으로 데이터 배선(130)이 형성되어 있고, 게이트 및 데이터 배선(116, 130)이 교차하는 지점에는 박막트랜지스터(S)가 형성되어 있으며, 박막트랜지스터(S)와 연결되어 화소 전극(150)이 형성되어 있다. 그리고, 상기 게이트 배선(116)과 중첩되는 화소 전극(150) 영역은 스토리지 캐패시터(CST)를 이루는다.As shown in the drawing, a gate line 116 is formed in a first direction on an active area of an array substrate 110 including an active area defined as an area where a screen is implemented and an inactive area that is an outer portion of the active area. The data line 130 is formed in the second direction crossing the first direction, and the thin film transistor S is formed at the point where the gate and the data lines 116 and 130 intersect, and is connected to the thin film transistor S. Thus, the pixel electrode 150 is formed. In addition, an area of the pixel electrode 150 overlapping the gate line 116 forms a storage capacitor C ST .
이하, 비 액티브 영역 상에 형성된 패드부 및 단락 배선부에 대해서 설명함에 있어서, 본 발명의 특징인 데이터 패드부 및 데이터 단락 배선부에 대해서 상세히 설명한다.Hereinafter, the pad portion and the short circuit wiring portion formed on the inactive region will be described in detail with reference to the data pad portion and the data short circuit wiring portion, which are features of the present invention.
상기 비액티브 영역 상에는 데이터 배선(130)과 연결되는 데이터 패드(132)가 형성되어 있고, 데이터 패드(132)는 정전기 방지 및 검사 공정을 위해 데이터 단락 배선(137)과 연결되어 있다.The data pad 132 is connected to the data line 130 on the inactive region, and the data pad 132 is connected to the data short line 137 for an antistatic and inspection process.
좀 더 상세히 설명하면, 상기 데이터 단락 배선(137)은 제 1 데이터 배선(130a)과 같은 홀수번째 배선을 묶는 오드 데이터 단락 배선(134)과, 제 2 데이터 배선(130b)과 같이 짝수번째 배선을 묶는 이븐 데이터 단락 배선(122)으로 구성된다.In more detail, the data short wiring 137 may include an odd data short wiring 134 for binding odd-numbered wires such as the first data wire 130a and an even-numbered wire like the second data wire 130b. It consists of an even data short wiring 122 which is bundled.
이때, 상기 데이터 배선(130), 데이터 패드(132), 오드 데이터 단락배선(134)은 반도체층(124) 패턴을 포함하는 것을 특징으로 한다.In this case, the data line 130, the data pad 132, and the odd data short circuit line 134 may include a semiconductor layer 124 pattern.
상기 오드 데이터 단락 배선(134)에서는 제 1 데이터 패드(132a)와 연결되는 제 1 연결 브릿지(133a)와 제 2 데이터 패드(132b)와 연결되는 제 2 연결 브릿지(133b)를 포함하고, 이븐 데이터 단락 배선(122)에는 제 2 데이터 패드(132b)와 연결되는 링크부 구조의 제 3a 연결 브릿지(135a)를 포함하고, 제 2 데이터 패드(132b)에서는 제 3b 연결 브릿지(135b)가 연장형성되어 있어, 제 3a, 3b 연결 브릿지(135a, 135b)는 서로 동일 방향으로 연접되게 구성되어 있다.The odd data short circuit 134 includes a first connection bridge 133a connected to the first data pad 132a and a second connection bridge 133b connected to the second data pad 132b, and even data. The short-circuit wiring 122 includes a 3a connection bridge 135a having a link structure connected to the second data pad 132b, and the 3b connection bridge 135b extends from the second data pad 132b. Thus, the 3a, 3b connection bridges 135a, 135b are configured to be connected to each other in the same direction.
상기 오드 데이터 단락 배선(134)은, 어레이 공정 중 배선간의 정전기 방지 및 등전위 형성을 위해 모든 배선과 연결 구성되었다가, 이븐 데이터 단락 배선(122)과 제 2 데이터 패드(132b)를 연결하는 과정에서 제 2 연결 브릿지(133b)에 제 2 데이터 패드(132b)와의 연결을 차단하는 커트 영역(II)이 구성되어 있다.The odd data short wiring 134 is connected to all the wires to prevent static electricity between the wirings and to form an equipotential during the array process, and then connects the even data short wiring 122 and the second data pad 132b. The cut area II which cuts off the connection with the 2nd data pad 132b is comprised in the 2nd connection bridge 133b.
본 발명에 따른 제 2 연결 브릿지(133b)는 진성 반도체층 물질로 이루어진 패턴이며, 제 1, 2 데이터 패드(132a, 132b)간에 걸쳐 형성된 것을 특징으로 한다.The second connection bridge 133b according to the present invention is a pattern made of an intrinsic semiconductor layer material, and is formed over the first and second data pads 132a and 132b.
좀 더 상세하게 설명하면, 상기 제 2 연결 브릿지(133b)를 미도시한 박막트랜지스터의 채널 형성 공정과 동일한 회절 마스크를 이용하여 진행함에 따라 반도체층(124)의 액티브층(124a)으로 구성하며, 상기 제 2 연결 브릿지(133b)를 반도체층 물질로 구성함에 따라 단락 배선에 연결되어 있는 모든 배선의 정전기를 방지할 수 있다.In more detail, the second connection bridge 133b is formed of the active layer 124a of the semiconductor layer 124 as it proceeds using the same diffraction mask as the channel forming process of the thin film transistor, not shown. As the second connection bridge 133b is formed of a semiconductor layer material, static electricity of all the wires connected to the short circuit can be prevented.
특히, 본 발명에서는 제 2 연결 브릿지(133b)를 데이터 금속을 포함하지 않는 반도체 물질로 구성하기 때문에, 커트 공정에서 오드 데이터 단락 배선(134)과제 2 연결 브릿지(133b)간의 연결을 효과적으로 차단할 수 있다.In particular, in the present invention, since the second connection bridge 133b is formed of a semiconductor material containing no data metal, the connection between the odd data short-circuit wiring 134 and the second connection bridge 133b can be effectively interrupted in the cutting process. .
한편, 상기 제 1, 2 데이터 패드(132a, 132b) 및 제 3a 연결 브릿지(135a)에는 각각 다수 개의 콘택홀(142)이 형성되어 있어, 콘택홀(142)을 통해 제 1, 2 데이터 패드(132a, 132b) 및 제 3a 연결 브릿지(135a)와 연결되는 제 1, 2 데이터 패드전극(154a, 154b)이 형성되어 있다. 이때, 제 2 데이터 패드전극(154b)은 제 2 데이터 패드(132b)와 제 3a, 3b 연결 브릿지(135a, 135b)를 단일 패턴으로 덮도록 형성되어 있다.Meanwhile, a plurality of contact holes 142 are formed in the first and second data pads 132a and 132b and the third a connection bridge 135a, respectively, so that the first and second data pads may be formed through the contact holes 142. First and second data pad electrodes 154a and 154b are formed to be connected to the 132a and 132b and the third a connecting bridge 135a. In this case, the second data pad electrode 154b is formed to cover the second data pad 132b and the 3a and 3b connection bridges 135a and 135b in a single pattern.
도 4a, 4b는 상기 도 3의 절단선 IVb-IVb에 따라 절단된 단면을 단계별로 각각 나타낸 단면도이다.4A and 4B are cross-sectional views each showing a cross section cut along the cutting line IVb-IVb of FIG. 3.
도 4a는 회절 노광법에 의해 서로 다른 적층 구조를 가지는 단락 배선 연결 브릿지를 형성하는 단계로서, 이 단계에서는 게이트 절연막(114)이 형성된 기판 상에, 액티브층(124a), 오믹콘택층(124b)이 차례대로 구성된 반도체층(124)이 형성되어 있고, 반도체층(124) 상부에는 서로 일정간격 이격된 제 1 연결 브릿지(133a) 및 제 3b 연결 브릿지(135b)가 형성되어 있고, 제 1 연결 브릿지(133a) 및 제 3b 연결 브릿지(135b) 사이 구간의 액티브층(124a)은 제 2 연결 브릿지(133b)로 이용된다.FIG. 4A is a step of forming a short-circuit interconnect bridge having a different stacked structure by diffraction exposure method. In this step, an active layer 124a and an ohmic contact layer 124b are formed on a substrate on which the gate insulating layer 114 is formed. The semiconductor layer 124 configured in this order is formed, and the first connection bridge 133a and the third b connection bridge 135b spaced apart from each other by a predetermined distance are formed on the semiconductor layer 124, and the first connection bridge is formed. The active layer 124a in the section between 133a and the 3b connection bridge 135b is used as the second connection bridge 133b.
이때, 상기 제 1, 3a 연결 브릿지(133a, 135b)와 제 2 연결 브릿지(133b)간의 단층 구조가 다른 것은 사진식각 공정에서 제 2 연결 브릿지(133b)와 대응되는 위치에서 슬릿부(Va)를 가지는 마스크(210)를 이용하기 때문이다.In this case, the single-layer structure between the first and 3a connection bridges 133a and 135b and the second connection bridge 133b is different from that of the slit portion Va at a position corresponding to the second connection bridge 133b in the photolithography process. This is because the branch uses the mask 210.
상기 마스크(210)는 제 1, 3a 연결 브릿지(133a, 135b)의 좌, 우측 게이트절연막을 노출시키기 위해, 이와 대응된 위치에 노광부(Vb)를 포함한다.The mask 210 includes an exposure part Vb at a position corresponding to the left and right gate insulating layers of the first and 3a connection bridges 133a and 135b.
도면으로 제시하지 않았지만, 상기 마스크를 이용한 공정에서는 데이터 금속 물질 상부에 PR층을 도포하는 단계와, 상기 마스크를 통해 PR층을 노광, 현상하여 PR층 패턴을 형성하는 단계와, 상기 PR층 패턴을 통해 금속 패턴을 형성하는 단계를 포함한다.Although not shown in the drawings, in the process using the mask, applying a PR layer on the data metal material, exposing and developing the PR layer through the mask to form a PR layer pattern, and Forming a metal pattern through.
도 4b에서는, 상기 제 1, 3a 연결 브릿지(133a, 135b) 및 제 2 연결 브릿지(133b) 상부에 보호층(144)을 형성하는 단계와, 보호층(144) 상에 제 2 연결 브릿지(133b)의 액티브층(124a) 패턴을 노출시키는 커트 영역(II)을 형성하는 단계와, 상기 제 3b 연결 브릿지(135b)를 덮는 영역에 제 2 데이터 패드전극(154b)를 형성하는 단계를 거쳐, 상기 커트 영역(II)내 액티브층(124a) 패턴을 제거하는 단계이다.In FIG. 4B, forming a protective layer 144 over the first and third connection bridges 133a and 135b and the second connection bridge 133b, and forming a second connection bridge 133b on the protective layer 144. Forming a cut region (II) exposing a pattern of the active layer 124a of the ()) and forming a second data pad electrode 154b in a region covering the third b bridge bridge 135b. This is a step of removing the active layer 124a pattern in the cut region II.
이와 같이, 본 발명에서는 커트 영역(II)내 액티브층(124a) 패턴만이 존재하기 때문에 커트 공정에서 한번의 식각 공정으로 오드 단락 배선과 짝수번째 배선간의 연결을 효과적으로 차단할 수 있다.As described above, in the present invention, since only the active layer 124a pattern is present in the cut region II, the connection between the odd short wiring and the even-numbered wiring can be effectively blocked by one etching process in the cut process.
그러나, 본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지에 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the present invention.
상술한 바와 같이, 본 발명에서는 4 마스크 액정표시장치에 있어서, 데이터 단락 배선부를 구성함에 있어서, 오드 단락 배선과 짝수번째 배선간의 커트 공정정확도를 높여 이븐/오드 단락 배선 불량을 저하시키기 위해, 오드 단락 배선과 짝수번째 배선을 연결하는 연결 브릿지를 회절 노광법에 의해 제 2 마스크 공정에서 반도체층 패턴으로 구성함에 따라, 커트 공정에서 반도체층 만을 제거하기 때문에 커트 공정성을 높일 수 있어, 신뢰성 높은 액정셀 검사공정을 제공할 수 있다.As described above, according to the present invention, in the four-mask liquid crystal display device, in order to reduce the even / od short wiring defect by increasing the accuracy of the cut process between the odd short wiring and the even-numbered wiring in forming the data short wiring section, Since the connecting bridge connecting the wirings and the even-numbered wirings is constituted by the semiconductor layer pattern in the second mask process by the diffraction exposure method, only the semiconductor layer is removed in the cut process, so that the cut processability can be increased, thereby providing a reliable liquid crystal cell inspection. Process can be provided.
Claims (6)
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KR1020010088616A KR20030058221A (en) | 2001-12-29 | 2001-12-29 | A Short Line Linking Structure for Liquid Crystal Display Device |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN113066803A (en) * | 2021-03-22 | 2021-07-02 | 合肥鑫晟光电科技有限公司 | Display panel manufacturing method, display panel and display panel to be cut |
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2001
- 2001-12-29 KR KR1020010088616A patent/KR20030058221A/en not_active Application Discontinuation
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