KR20030049187A - Strobe signal generator in databus sense amplifier and the memory device having the same - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 데이터버스 감지증폭기(Data Bus Sense Amplifier, 이하, "DBSA"라 함)의 스트로브신호(strobe signal)의 펄스 폭을 조절 가능한 DBSA 스트로브신호 발생 장치 및 그를 갖는 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an apparatus for generating a DBSA strobe signal, in which a pulse width of a strobe signal of a data bus sense amplifier (hereinafter referred to as "DBSA") can be adjusted. And a memory device having the same.
일반적으로 DRAM 등의 메모리소자에서는 셀(Cell)에 저장된 데이터를 리드하고자 할 때, 비트라인 감지증폭기에 의해 증폭된 데이터가 데이터버스(DB)에 실리고 상기 데이터를 DBSA에 의해 증폭하여 글로벌 데이터버스(Global Data Bus)로 전송하여 리드동작을 수행하게 된다.In general, in a memory device such as a DRAM, when a data stored in a cell is to be read, data amplified by a bit line detection amplifier is loaded on a data bus DB, and the data is amplified by a DBSA so that a global data bus ( Read data is sent to Global Data Bus).
도1은 종래기술에 따른 DBSA 스트로브신호 발생 장치를 보여주는 회로도로서, 이를 참조하여 종래기술을 설명한다.1 is a circuit diagram showing a DBSA strobe signal generator according to the prior art, with reference to this will be described in the prior art.
도1을 참조하면, 데이터버스(DB, /DB)에 실린 데이터는 DBSA(100)에 의해 증폭되어 글로벌 데이터버스(GDB)로 전송됨을 보여주고 있다.Referring to Figure 1, the data on the data bus (DB, / DB) is shown to be amplified by the DBSA 100 is transmitted to the global data bus (GDB).
이때 DBSA(100)의 동작은 스트로브신호(strobe)에 의해 결정되는 바, 종래의 DBSA 스트로브신호 발생 장치(110)는, 액티브신호(active)에 의해 특정 뱅크가 활성화된 후 인에이블신호(enable)가 인버터지연부(112)을 지나온 신호가 그대로 스트로브신호(strobe)가 되도록, 인버터지연부(110), 낸드게이트(N10) 및 인버터(INV10)로 구성되어 있다.At this time, the operation of the DBSA 100 is determined by the strobe signal (strobe), the conventional DBSA strobe signal generator 110, the enable signal (enable) after a specific bank is activated by the active signal (active) The inverter delay unit 110, the NAND gate N10, and the inverter INV10 are configured such that the signal passing through the inverter delay unit 112 becomes a strobe signal.
이렇게 만들어진 DBSA 스트로브신호(strobe)는 인에이블신호(enable)와 동일한 펄스폭을 갖는 신호가 되어 칩의 여러부분에 존재하는 DBSA(100)를 구동시킨다.The DBSA strobe signal thus generated becomes a signal having the same pulse width as the enable signal to drive the DBSA 100 present in various parts of the chip.
이때, DBSA 스트로브신호(strobe)의 펄스폭은 DBSA(100)를 구동하는 시간을 의미하는데, DBSA를 구동시키는 시간은 칩의 사용가능, 불가능 또는 전원전압의 높고 낮음에 따른 동작가능, 불가능 또는 칩의 최대 동작속도 등에 연관되어 칩 전체의 리드동작 특성에 영항을 미치는 상당히 중요한 의미를 갖는 요소이다.At this time, the pulse width of the DBSA strobe signal (strobe) refers to the time for driving the DBSA 100, the time for driving the DBSA is available, impossible or chip operation of the chip according to the high and low of the power supply voltage It is a factor that has a significant meaning that affects the read operation characteristics of the entire chip in relation to the maximum operating speed of the chip.
다시 말하면, DBSA는 도1에 도시된 바와 같이 데이터 버스(DB, DBB)의 신호를 입력으로 하여, 두 신호의 미소한 전압차를 감지, 증폭하여 글로벌 데이터 버스(GDB)의 상태를 로우레벨 또는 하이레벨로 결정하는 역할을 하는데, 이때 DBSA를 얼마동안 동작시켜야 GDB의 상태를 변화시킬수 있는가가 상당히 중요하다.In other words, as shown in FIG. 1, the DBSA receives the signals of the data buses DB and DBB as inputs, detects and amplifies a slight voltage difference between the two signals, thereby lowering the state of the global data bus GDB. This is a high level decision. It is important to know how long the DBSA should be running to change the state of GDB.
이와 같이 중요한 DBSA의 동작시간을 결정짓는 것이 바로 DBSA 스트로브신호의 펄스폭인데, 메모리 소자의 리드 동작특성을 최적화시키기 위해서는 DBSA의 동작시간을 변화시켜가며 리드 동작특성을 테스트하여야 할 필요가 있다.It is the pulse width of the DBSA strobe signal that determines the operation time of the important DBSA. In order to optimize the read operation characteristics of the memory device, it is necessary to test the read operation characteristics while varying the operation time of the DBSA.
하지만, DBSA 스트로브신호를 생성하는데 사용되는 인에이블신호(enable)는 DBSA뿐만 아니라 칩의 여러곳에서 그대로 사용되어지는 관계로 DBSA 스트로브신호의 펄스 폭을 변화시키기 위해 인에이블신호(enable)의 펄스 폭을 변화시킬 수는 없다.However, the enable signal (enable) used to generate the DBSA strobe signal is used in various places of the chip as well as the DBSA, so the pulse width of the enable signal (enable) to change the pulse width of the DBSA strobe signal You cannot change it.
따라서, 종래에는 인에이블신호(enable)의 펄스 폭을 변경함이 없이 DBSA 스트로브신호의 펄스 폭만을 변경하기 위해서 금속 배선을 변경하는 방법을 사용하였는데, 이는 물리적으로 많은 시간과 비용이 소모되고 또한, 스트로브 신호의 펄스 폭을 원하는 만큼 조절하는 것이 거의 불가능한 문제점이 있었다.Therefore, in the related art, a method of changing the metal wiring to change only the pulse width of the DBSA strobe signal without changing the pulse width of the enable signal is enabled, which is physically time-consuming and expensive. There was a problem that it is almost impossible to adjust the pulse width of the strobe signal as desired.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 테스트모드와 같은 특정모드에서 DBSA 스트로브신호의 펄스폭을 소프트웨어적 명령으로 변화시킬 수 있는 DBSA의 스트로브신호 발생 장치 및 그를 갖는 메모리 소자를 제공함에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and to provide a strobe signal generating device of a DBSA and a memory device having the same which can change the pulse width of the DBSA strobe signal by a software command in a specific mode such as a test mode. There is a purpose.
도1은 종래기술에 따른 DBSA 스트로브신호 발생 장치를 보여주는 회로도,1 is a circuit diagram showing a DBSA strobe signal generator according to the prior art,
도2는 본 발명의 DBSA 스트로브신호 발생 장치를 보여주는 블록 구성도,2 is a block diagram showing an apparatus for generating a DBSA strobe signal according to the present invention;
도3은 도2의 펄스발생부에 대한 세부 구성 회로도,3 is a detailed configuration circuit diagram of the pulse generator of FIG. 2;
도4는 도3의 지연라인의 회로도,4 is a circuit diagram of a delay line of FIG. 3;
도5는 도2의 디코더부의 구성을 보인 회로도,5 is a circuit diagram showing a configuration of a decoder of FIG. 2;
도6는 펄스발생부의 동작 타이밍도,6 is an operation timing diagram of a pulse generator;
도7은 지연라인의 동작 타이밍도,7 is an operation timing diagram of a delay line;
도8은 본 발명의 일실시예에 따른 DBSA 스트로브신호 발생 장치를 전체적으로 도시한 회로도,8 is a circuit diagram showing an overall DBSA strobe signal generator according to an embodiment of the present invention;
도9는 도8에 도시된 DBSA 스트로브신호 발생 장치의 동작 타이밍도.Fig. 9 is an operation timing diagram of the DBSA strobe signal generator shown in Fig. 8;
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 데이터버스 센스앰프200 : DBSA 스트로브신호 발생회로100: data bus sense amplifier 200: DBSA strobe signal generation circuit
220 : 펄스발생부230 : 디코더부220: pulse generator 230: decoder
300 : 지연라인810 : 인버터지연부300: delay line 810: inverter delay unit
상기한 목적을 달성하기 위한 본 발명은, 데이터버스의 신호를 감지증폭하여 글로벌데이터버스로 제공하기 위한 데이터버스 감지증폭수단; 및 상기 감지증폭수단의 구동을 제어하기 위한 스트로브신호를 생성하되, 테스트 모드에서 제어신호에 응답하여 상기 스트로브신호의 활성화 펄스폭을 변화시켜 생성하는 스트로브신호 발생 수단을 포함하여 이루어진다.The present invention for achieving the above object, the data bus sense amplification means for sensing and amplifying a signal of the data bus to provide a global data bus; And strobe signal generation means for generating a strobe signal for controlling the driving of the sense amplification means, and changing the activation pulse width of the strobe signal in response to a control signal in a test mode.
본 발명은 물리적인 회로의 변경없이 테스트 모드등의 특정모드에서 간단한 소프트웨어적 명령으로 인에이블신호(enable)의 펄스폭을 변경함이 없이 DBSA 스트로브 신호의 펄스폭을 변경함으로써, DBSA의 동작시간을 변화시킬 수 있는 것으로이를 이용하면 메모리 소자의 리드 동작특성을 파악하고 최적화시키는데 소요되는 시간과 비용의 소모를 줄일 수 있다. 본 발명은 동기식 DRAM 등 모든 메모리소자에 적용 가능한 발명이다.According to the present invention, the operation time of the DBSA is changed by changing the pulse width of the DBSA strobe signal without changing the pulse width of the enable signal with a simple software command in a specific mode such as a test mode without changing the physical circuit. This can reduce the time and cost of identifying and optimizing read operation characteristics of the memory device. The present invention is an invention applicable to all memory devices such as synchronous DRAM.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2는 본 발명의 DBSA 스트로브신호 발생 장치를 보여주는 블록 구성도이다.Figure 2 is a block diagram showing a DBSA strobe signal generator of the present invention.
도2에 도시된 바와 같이, 본 발명의 일실시예에 따른 DBSA 스트로브신호 발생회로(200)는 테스트신호(test)와 특정 어드레스(dec_in<0:1>를 입력받아 테스트모드에서 다양한 크기의 펄스폭 조절을 위한 제어신호(dec<0:3>)를 생성하는 디코더부(230)와, 테스트신호(test)와, 인에이블신호(enable) 및 제어신호(dec<0:3>)를 입력받아 테스트모드인에이블신호(test_en)와 펄스폭이 조절된 인에이블신호인 b신호를 생성하는 펄스발생부(220)와, 테스트모드인에이블신호(test_en)를 입력받아 소정시간 만큼 지연하여 출력하는 인버터지연부(210)와, 상기 인버터지연부(210)의 출력과 상기 펄스발생부 (220)의 출력인 b신호를 입력받는 낸드게이트(N21)와, 낸드게이트 (N21)의 출력신호(pulse)와 액티브신호(active)를 입력받는 낸드게이트(N20)와, 낸드게이트(N20)의 출력을 반전하여 DBSA(100)로 전송하는 인버터(INV20)로 실시 구성되어 있다.As shown in FIG. 2, the DBSA strobe signal generation circuit 200 according to an embodiment of the present invention receives a test signal and a specific address (dec_in <0: 1>) and pulses of various sizes in the test mode. Input the decoder 230 to generate the control signal (dec <0: 3>) for adjusting the width, the test signal (test), the enable signal (enable) and the control signal (dec <0: 3>) Receiving a test mode enable signal test_en and a pulse generator 220 generating a b signal which is an enable signal of which the pulse width is adjusted, and receiving the test mode enable signal test_en and outputting the delayed signal by a predetermined time. NAND gate (N21) receiving the inverter delay unit 210, the output of the inverter delay unit 210 and the output of the pulse generator 220, and the output signal (pulse) of the NAND gate (N21) ) And the output of the NAND gate N20 that receives the active signal (active), and the NAND gate N20, are transferred to the DBSA 100. That is configured to conduct the inverter (INV20).
도3은 펄스발생부(220)의 내부 구성을 도시한 것으로, 테스트 모드시에 입력되는 어드레스신호의 조합에 의해 인에이블신호(enable)의 지연을 조절할 수 있는 지연라인(300)를 포함하여 구성되어 있어, DBSA 스트로브신호의 펄스 폭을 소프트웨어적으로 간단하게 변경할 수 있게 한다.3 illustrates an internal configuration of the pulse generator 220, and includes a delay line 300 for adjusting a delay of an enable signal by a combination of address signals input in a test mode. This makes it possible to easily change the pulse width of the DBSA strobe signal in software.
도3을 참조하면, 펄스발생부(220)는 인에이블신호(enable)를 입력받아 제어신호(dec<0:3>)에 의해 일정 시간동안 지연시킨 후 출력하는 지연라인(300)와, 테스트신호(test)와 인에이블신호(enable)를 입력받아 테스트인에이블신호(test_en)를 출력하는 낸드게이트(N30)와, 인에이블신호(enable)와 지연라인(300)의 출력인 지연된 인에이블신호(enable_dly)를 입력받아 펄스폭이 조절된 인에이블신호인 b신호를 출력하는 낸드게이트(N31)로 실시구성되어 있다. 인버터(INV30)는 회로의 논리를 맞추기 위한 것이다.Referring to FIG. 3, the pulse generator 220 receives an enable signal (enable) and delays it for a predetermined time by a control signal (dec <0: 3>) and outputs a delay line 300 for testing. A NAND gate N30 that receives a signal test and an enable signal and outputs a test enable signal test_en, and a delayed enable signal that is an output of the enable signal and the delay line 300. The NAND gate N31 is configured to receive (enable_dly) and output a b signal, which is an enable signal of which the pulse width is adjusted. The inverter INV30 is for matching the logic of the circuit.
도4는 도3에 도시된 상기 지연라인(300)의 내부 구성을 도시한 도면으로, 제어신호(dec<0:3>)가 4비트 신호이므로, 인에이블신호(enable)신호와 제어신호 (dec<0:3>)를 입력받아 출력하는 4개의 낸드게이트(N45, N46, N47, N48)와, 상기 4개의 낸드게이트의 출력을 각각 입력받아 지연하여 출력하는 제1지연부 내지 제4지연부(410 내지 440)로 실시 구성되어 있다. 인버터(INV40)는 논리를 맞추기 위한 것으로 최종적인 지연된 인에이블신호(enable_dly)를 출력한다.FIG. 4 is a diagram illustrating an internal configuration of the delay line 300 shown in FIG. 3. Since the control signal dec <0: 3> is a 4-bit signal, an enable signal and a control signal ( four NAND gates N45, N46, N47, and N48 that receive and output dec <0: 3>, and first to fourth delays that receive and output the outputs of the four NAND gates, respectively. It is comprised and implemented by the parts 410-440. The inverter INV40 is for adjusting logic and outputs a final delayed enable signal enable_dly.
제1지연부(410)는 낸드게이트(N45)의 출력과 전원전압을 입력받아 인버터 (INV41)로 출력하는 낸드게이트(N41)와, 상기 낸드게이트(N41)의 출력을 입력받아 반전하여 다음단의 제2 지연부(420)로 출력하는 인버터(INV41)로 구성되어 있는데 마찬가지로 제2 내지 제4지연부도 동일한 구성을 갖고 있다.The first delay unit 410 receives the output of the NAND gate N45 and the power supply voltage and outputs the NAND gate N41 to the inverter INV41 and the output of the NAND gate N41 to invert the next stage. Inverter INV41 outputs to second delay unit 420, but similarly to second to fourth delay units.
도5는 도4에 도시된 지연라인(300)의 제어신호(dec<0:3>)를 생성하는 디코더부의 구성을 도시한 도면이다. 테스트신호(test)와 특정 어드레스(dec_in<0:1>를 입력받아 테스트모드에서 다양한 크기의 펄스폭 조절을 위한 제어신호(dec<0:3>)를 생성하게끔 구성되어 있다.FIG. 5 is a diagram illustrating a configuration of a decoder that generates a control signal dec <0: 3> of the delay line 300 shown in FIG. It is configured to receive a test signal (test) and a specific address (dec_in <0: 1>) and generate a control signal (dec <0: 3>) for controlling pulse widths of various sizes in the test mode.
도5를 참조하여 디코더부의 동작을 설명하면 다음과 같다. 정상적으로 동작하는 노말모드인 경우에는 테스트신호(test)가 로우 레벨이고 테스트 모드인 경우에는 테스트신호(test)가 하이레벨이 된다. 또한, 테스트 모드인 경우에는 디코더로 입력되는 어드레스 신호인 dec_in<0:1>신호의 조합에 의해 지연라인을 제어하는 신호인 dec<0:3>신호를 출력한다.The operation of the decoder unit will now be described with reference to FIG. 5. In the normal mode of normal operation, the test signal test is at the low level, and in the test mode, the test signal is at the high level. In the test mode, the dec <0: 3> signal, which is a signal for controlling the delay line, is output by the combination of the dec_in <0: 1> signal, which is an address signal input to the decoder.
도5에 도시된 바와 같이 테스트신호(test)가 로우레벨인 경우에는, 즉 노말모드인 경우에는 디코더부의 출력신호 dec<0>, dec<1>, dec<2>, dec<3> 모두 로우레벨이 되고 테스트신호(test)가 하이레벨인 경우에는, 즉 테스트 모드인 경우에는 디코더로 입력되는 dec_in<0:1>신호의 조합에 의해 dec<0>, dec<1>, dec<2>, dec<3> 중 어느 하나의 신호만이 하이레벨이 되고 나머지 3개의 신호는 로우레벨이 된다. 하이레벨로 변화된 dec<x>신호는 테스트 모드가 끝나서 테스트신호(test)가 로우레벨이 될 때까지 하이레벨을 유지한다.As shown in FIG. 5, when the test signal test is at the low level, that is, in the normal mode, all of the output signals dec <0>, dec <1>, dec <2>, and dec <3> of the decoder unit are low. If the test signal is at the high level, that is, in the test mode, dec <0>, dec <1>, dec <2> by the combination of the dec_in <0: 1> signals input to the decoder. , only one signal of dec <3> becomes high level and the other three signals become low level. The dec <x> signal changed to the high level is maintained at the high level until the test signal ends at the test mode.
이와 같이 정상 모드와 테스트 모드일때 상이한 값을 갖는 dec<0:3>신호를 입력받아 동작하는 지연라인의 동작을 도5와 도7을 참조하여 설명한다. 도7은 도4에 도시된 지연라인의 동작 타이밍도 이다.As described above, the operation of the delay line operating by receiving the dec <0: 3> signals having different values in the normal mode and the test mode will be described with reference to FIGS. 5 and 7. FIG. 7 is an operation timing diagram of the delay line shown in FIG. 4.
먼저, 노말모드인 경우에는 테스트신호(test)가 로우레벨일 것이고 따라서디코더부의 출력인 dec<0>, dec<1>, dec<2>, dec<3> 는 모두 로우레벨이 됨은 전술한 바와 같다. 이와 같이 제어신호 4개가 모두 로우레벨인 경우에는 지연라인(300)의 출력신호 (enable_dly)은 로우레벨이 된다.First, in the normal mode, the test signal test will be at a low level, and therefore, the outputs of the decoder section dec <0>, dec <1>, dec <2>, and dec <3> are all low level. same. When all four control signals are at the low level, the output signal enable_dly of the delay line 300 is at the low level.
또한, 테스트 모드인 경우에는 테스트신호(test)가 하이레벨일 것이고 디코더부의 출력신호인 dec<0:3>는 4개중에서 1개만이 하이레벨이고 나머지는 로우레벨이 된다.In the test mode, the test signal is at the high level, and only one of the four output signals dec <0: 3> is at the high level and the rest is at the low level.
그중에서 dec<0>만이 하이레벨이고 인에이블신호(enable)가 로우레벨에서 하이레벨로 바뀌는 경우를 가정하면 낸드게이트(N45)는 인에이블신호(enable)를 입력받아 반전된 인에이블신호(enable)를 제1 지연부(410)로 출력하고 나머지 세개의 낸드게이트(N46, N47, N48)는 하이레벨을 제2 내지 제4 지연부(420 내지 440)로 출력한다.Assuming that only dec <0> is high level and the enable signal is changed from low level to high level, the NAND gate N45 receives the enable signal and enables the inverted enable signal. ) Is output to the first delay unit 410, and the remaining three NAND gates N46, N47, and N48 output high levels to the second to fourth delay units 420 to 440.
이 경우 제2 내지 제4 지연부를 구성하는 낸드게이트(N42, N43, N44)는 하나의 입력을 하이레벨로 입력받기 때문에 다른 하나의 입력에 대하여는 마치 인버터와 같이 동작하여 제1 지연부(410)의 출력인 반전인에이블신호(/enable)를 지연하여 출력하고 최종적으로 인버터(INV40)을 거쳐 신호 enable_dly를 생성한다.In this case, since the NAND gates N42, N43, and N44 constituting the second to fourth delay units receive one input at a high level, the first delay unit 410 operates like an inverter to the other input. The delayed enable signal (/ enable), which is the output of the delayed signal, is output and finally the signal enable_dly is generated via the inverter INV40.
전술한 바와 같이 dec<0>신호 만이 하이레벨인 경우에, 지연라인(N31)의 출력신호 enable_dly는 제2 내지 제4지연부를 거쳐서 생성된 신호이기 때문에 지연시간이 크다.As described above, when only the dec <0> signal is at a high level, the delay time is large because the output signal enable_dly of the delay line N31 is a signal generated through the second to fourth delay units.
dec<1> 신호만이 하이레벨이고 나머지 dec<0>, dec<2>, dec<3> 신호는 로우레벨인 경우의 동작을 살펴보면 다음과 같다.If only the dec <1> signal is high level and the remaining dec <0>, dec <2>, and dec <3> signals are low level, the operation is as follows.
낸드게이트(N46)의 출력신호는 /enable이고 나머지 3개의 낸드게이트(N45, N47, N48)의 출력은 하이레벨이 된다. 따라서 제2 지연부의 출력신호인 /enable신호는 제3 지연부와 제4 지연부를 거치게 되고 최종적으로 인버터(INV40)를 거쳐 신호 enable_dly를 생성한다.The output signal of the NAND gate N46 is / enable, and the outputs of the remaining three NAND gates N45, N47, and N48 become high level. Accordingly, the / enable signal, which is an output signal of the second delay unit, passes through the third delay unit and the fourth delay unit, and finally generates the signal enable_dly through the inverter INV40.
dec<1>신호가 하이레벨인 경우에는 dec<0>신호가 하이레벨인 경우와 비교할때, 지연부를 1개 적게 거쳐 신호 enable_dly를 생성하게 되므로 신호 enable_dly는 dec<0>신호가 하이레벨인 경우에 비하여 덜 지연된 신호가 된다.When the dec <1> signal is at the high level, the signal enable_dly is generated when the dec <0> signal is at the high level because the signal enable_dly is generated through one less delay compared to the case where the dec <0> signal is at the high level. It is a less delayed signal.
이와 같은 지연라인(300)의 동작은 도7의 동작 타이밍도에 명확히 도시되어 있다. dec<0>신호가 하이레벨인 경우에는 도7에 도시된 바와 같이 제1 내지 제4 지연부를 모두 거치게 되므로 지연시간이 큰 신호 enable_dly가 생성되며 이와 반대로 dec<3>신호가 하이레벨인 경우에는 제4 지연부만 거쳐서 신호 enable_dly가 생성되므로 지연시간이 가장 작은 신호 enable_dly를 얻을 수 있다.The operation of the delay line 300 is clearly shown in the operation timing diagram of FIG. When the dec <0> signal is at the high level, as shown in FIG. 7, the first through fourth delay units pass through the signal, and thus a signal enable_dly having a large delay time is generated. In contrast, when the dec <3> signal is at the high level, Since the signal enable_dly is generated only through the fourth delay unit, the signal enable_dly having the smallest delay time can be obtained.
다음으로 도3에 도시된 펄스발생부(220)의 동작에 대해 설명한다. 도6은 테스트 모드일때 도3에 도시된 펄스 발생부의 동작타이밍을 도시한 도면으로 이를 참조하여 설명한다.Next, the operation of the pulse generator 220 shown in FIG. 3 will be described. FIG. 6 is a diagram illustrating an operation timing of the pulse generator shown in FIG. 3 in the test mode.
정상모드 또는 테스트 모드를 결정하는 테스트신호(test)가 로우레벨인 경우에는 즉, 정상모드인 경우에는 전술한 바와 같이 지연라인(300)의 출력신호 enable_dly는 로우레벨이 되고 따라서 낸드게이트(N31)의 출력신호인 b신호는 하이레벨이 된다. 또한, 낸드게이트(N30)의 출력신호인 test_en는 정상모드일 경우에는 신호 /enable가 된다.When the test signal test for determining the normal mode or the test mode is at the low level, that is, in the normal mode, as described above, the output signal enable_dly of the delay line 300 is at the low level and thus the NAND gate N31. The b signal, which is an output signal of, becomes a high level. In addition, test_en, which is an output signal of the NAND gate N30, becomes a signal / enable in the normal mode.
테스트 모드 즉, 테스트신호(test)가 하이레벨인 경우에는 테스트인에이블신호(test_en)는 하이레벨이 되며 지연라인(300)의 출력신호인 enable_dly는 도6에 도시된 바와 같이 인에이블신호 enable가 소정의 시간만큼 지연된 신호이다. 따라서 낸드게이트(N31)의 출력인 b신호는 도6에 도시된 바와 같이 인에이블신호 enable가 지연, 반전되고 지연된 시간만큼 펄스 폭이 줄어든 형태의 신호가 된다.In the test mode, that is, when the test signal test is at the high level, the test enable signal test_en is at the high level, and enable_dly, which is an output signal of the delay line 300, has the enable signal enable as shown in FIG. The signal is delayed by a predetermined time. Therefore, as shown in FIG. 6, the b signal, which is the output of the NAND gate N31, becomes a signal in which the enable signal enable is delayed, inverted, and the pulse width is reduced by the delayed time.
전술한 바와 같이 dec<0:3>신호에 의해 서로 다른 지연을 갖는 신호 enable_dly를 생성할 수 있으므로 펄스생성부의 출력인 b신호의 펄스폭을 조절할 수 있게 된다.As described above, the signal enable_dly having a different delay may be generated by the dec <0: 3> signal, thereby adjusting the pulse width of the b signal, which is the output of the pulse generator.
도8은 도2에 도시된 DBSA 스트로브신호 발생 장치의 상세 구성을 도시한 도면으로 앞서 설명한 내용과 도9에 도시된 동작 타이밍도을 토대로 본 발명의 일실시예에 의한 DBSA 스트로브신호 발생장치의 동작을 설명한다.FIG. 8 is a diagram illustrating a detailed configuration of the DBSA strobe signal generator shown in FIG. 2 and illustrates the operation of the DBSA strobe signal generator according to an embodiment of the present invention based on the above description and the operation timing diagram shown in FIG. 9. Explain.
노멀모드일때 도8에 도시된 회로의 동작을 살펴보면 다음과 같다.The operation of the circuit shown in FIG. 8 in the normal mode is as follows.
메모리 소자의 리드(read) 동작시에 읽고자 하는 메모리 어레이 부분(뱅크)의 액티브신호 active는 하이레벨이 되며, 노멀모드이므로 테스트신호 test는 로우레벨이 되어 제어신호 dec<0:3>는 모두 로우레벨이 된다.In the read operation of the memory device, the active signal active of the memory array portion (bank) to be read becomes high level, and in the normal mode, the test signal test becomes low level, and the control signals dec <0: 3> are all Low level.
따라서, 지연라인(300)의 출력신호 enable_dly는 로우레벨을 유지하게 되므로 로우레벨인 상기 enable_dly와 enable가 낸딩된 결과인 b신호는 하이레벨이 된다.Therefore, since the output signal enable_dly of the delay line 300 is maintained at the low level, the signal b, which is the result of enabling the low_level enable and the enable_dly, becomes a high level.
또한 액티브신호 active는 하이레벨이고 테스트신호 test는 로우레벨 이므로 인버터지연부 (810)의 출력인 a신호는 인에이블신호 enable와 동일한 펄스폭과 반전된 위상을 갖으며 인버터지연부(810)에 의해 소정시간 지연된 신호가 된다.In addition, since the active signal active is high level and the test signal test is low level, the signal a of the output of the inverter delay unit 810 has the same pulse width and inverted phase as the enable signal enable and is driven by the inverter delay unit 810. It becomes a signal delayed by a predetermined time.
도9에 도시된 바와 같은 a신호와 b신호가 낸드게이트(N91)에서 낸딩된 결과인 신호 pulse는 인에이블신호 enable와 동일한 위상과 동일한 펄스 폭을 갖으며 소정시간동안 지연된 신호이다.As shown in FIG. 9, the signal pulse resulting from the a-and-b signals from the NAND gate N91 has a pulse width in phase with the same phase as the enable signal enable and is delayed for a predetermined time.
따라서, 노멀모드인 경우에는 종래기술과 동일하게 지연된 enable신호를 이용하여 DBSA 스트로브신호 strobe를 생성한다.Therefore, in the normal mode, the DBSA strobe signal strobe is generated using the delayed enable signal as in the prior art.
다음으로 테스트모드일때 도8에 도시된 회로의 동작을 살펴보면 다음과 같다.Next, the operation of the circuit shown in FIG. 8 in the test mode is as follows.
마찬가지로 메모리 소자의 리드(read) 동작시에 읽고자 하는 메모리 어레이 부분(뱅크)의 액티브신호 active는 하이레벨이 되며, 테스트모드 이므로 테스트신호 test는 하이레벨이 되어 제어신호 dec<0:3>신호 중 어느 하나의 신호는 하이레벨이 되며 나머지 3개의 제어신호는 모두 로우레벨이 된다.Similarly, during the read operation of the memory device, the active signal active of the memory array portion (bank) to be read becomes high level, and in the test mode, the test signal test becomes high level and the control signal dec <0: 3> signal. One of the signals is at the high level, and the other three control signals are at the low level.
dec<0:3>신호에 따라 지연라인(300)의 출력신호 enable_dly는 각기 다른 지연시간을 갖는 지연된 enable신호가 된다. 따라서 이와 같은 enable_dly와 enable가 낸딩된 결과인 펄스발생부(220)의 출력인 b신호는 도9에 도시된 바와 같이 인에이블 enable가 지연, 반전되고 지연된 시간만큼 펄스 폭이 줄어든 형태의 신호가 된다.According to the dec <0: 3> signal, the output signal enable_dly of the delay line 300 becomes a delayed enable signal having a different delay time. Accordingly, as shown in FIG. 9, the signal b of the output of the pulse generator 220 resulting from enable_dly and enable becomes a signal in which the enable width is delayed, inverted, and the pulse width is reduced by the delayed time. .
한편, 액티브신호 active가 하이레벨이고 테스트신호 test가 하이레벨이므로 인버터지연부 (810)의 출력인 a신호는 인에이블신호 enable의 위상에 관계없이 하이레벨이 된다.On the other hand, since the active signal active is high level and the test signal test is high level, the signal a of the output of the inverter delay unit 810 becomes high level regardless of the phase of the enable signal enable.
따라서, 이와 같은 a신호와 b신호가 낸딩된 결과인 신호 pulse는 도9에 도시된 바와 같은 형태를 갖게 된다. 즉, 신호 pulse는 인에이블신호 enable가 지연된 신호이긴 하지만 인에이블신호 enable와 신호 enable_dly의 지연시간 차이 만큼 그 펄스 폭이 줄어든 신호가 된다.Therefore, the signal pulse resulting from the a signal b and the signal b bounces out as shown in FIG. That is, the signal pulse is a signal in which the enable signal enable is delayed, but the pulse width thereof is reduced by the delay time between the enable signal enable and the signal enable_dly.
결론적으로 본 발명을 적용하게 되면 DBSA의 동작특성을 테스트 할 경우에 간단한 어드레스의 조합만으로 인에이블신호 enable의 펄스폭을 조절할 수 있어 물리적인 배선의 변화 없이도 다양한 펄스 폭을 갖는 DBSA 스트로브신호를 생성할 수 있게 된다.In conclusion, when the present invention is tested, the pulse width of the enable signal enable can be adjusted only by a simple address combination to generate a DBSA strobe signal having various pulse widths without changing the physical wiring. It becomes possible.
도2에 도시된 본 발명의 실시예는 통상 다수의 뱅크로 구성되어 뱅크별로 구동하는 메모리 소자에서의 실시를 보여주고자 한 것으로, 단순한 메모리소자의 경우는 뱅크 액티브신호 active가 필요없기 때문에 도2에서 낸드게이트(N20) 및 인버터(INV20)은 필요없을 것이며, 또한 간단히 두 개의 펄스폭 변화만을 사용하고자 한다면 외부에서 입력되는 어드레스신호(dec_in)를 그대로 펄스발생부(220)에 입력으로 사용할 수 있다. 즉 디코더(230)는 필요없게 된다.The embodiment of the present invention shown in FIG. 2 is intended to show the implementation in a memory device that is typically composed of a plurality of banks and drives for each bank. In the case of a simple memory device, the bank active signal active is not required. The NAND gate N20 and the inverter INV20 may not be necessary, and if only two pulse width variations are to be used, the address signal dec_in input from the outside may be used as the input to the pulse generator 220 as it is. . In other words, the decoder 230 is not necessary.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 메모리 소자의 테스트시에 적용하게 되면 간단한 명령입력으로 DBSA의 동작시간을 원하는 대로 변화시킬 수 있기 때문에 메모리 소자의 동작특성을 파악하는데 소모되던 시간과 비용을 절약할 수 있는 효과가 있으며 메모리 소자의 동작특성을 최적화시킬수 있는 효과가 있다.When the present invention is applied to the test of the memory device, since the operating time of the DBSA can be changed as desired with a simple command input, it is possible to reduce the time and cost spent in determining the operating characteristics of the memory device. There is an effect that can optimize the operating characteristics of the device.
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