JPH08273369A - Semiconductor memory - Google Patents

Abstract

PURPOSE: To prevent the generation of noise by providing means for sequentially delaying an activation signal being fed to a sense amplifier provided in each mat area. CONSTITUTION: A plurality of pairs of bit line are connected through select transistors QP1, QP2 with a pair of output lines DL, *DL connected with specific pair of bit lines BK, *BL. A sense amplifier SA1 corresponding to a first mat M1 is fed with an activation signal ϕ1 and a sense amplifier SA2 corresponding to a second mat is fed with an activation signal ϕ2 being delayed through a delay circuit D1. Since a circuit for sequentially delaying the activation signal is provided, the sense amplifier SA for transferring the data from a memory on the output lines DL, *DL shifts the switching timing thus preventing the generation of noise.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体メモリ装置に関
するものであり、さらに詳しく言えば、メモリセルアレ
イが複数のマット領域に分割され、メモリセルのデータ
がマット領域ごとに設けられたセンスアンプを介して前
記マット領域に対応する出力端子に出力される半導体メ
モリ装置において、出力バッファ等のスイッチングに伴
うノイズの発生を防止するに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a sense amplifier in which a memory cell array is divided into a plurality of mat areas and data of the memory cells is provided for each mat area. The present invention relates to prevention of generation of noise due to switching of an output buffer or the like in a semiconductor memory device which is output to an output terminal corresponding to the matte region via the semiconductor memory device.

【０００２】[0002]

【従来の技術】従来のスタティック型ＲＡＭは、例えば
図５に示すように構成されている。図において、メモリ
セルアレイ領域は、例えば４つのマット領域Ｍ１，Ｍ
２，Ｍ３，Ｍ４に分割されている。メモリセルＭＣは、
上記マット領域の中で行列状に配置されており、それぞ
れがビット線対ＢＬ，＊ＢＬの間に接続され、１本のワ
ード線ＷＬが供給されている。あるメモリセルＭＣ選択
は、不図示のロウアドレスデコーダによって１本のワー
ド線ＷＬが選択され、不図示のカラムアドレスデコーダ
によってビット線ＢＬ，＊ＢＬが選択されることによっ
てなされる。2. Description of the Related Art A conventional static RAM is constructed, for example, as shown in FIG. In the figure, the memory cell array region is, for example, four mat regions M1 and M.
It is divided into 2, M3 and M4. The memory cell MC is
The mat areas are arranged in a matrix and are connected between the bit line pairs BL and * BL to which one word line WL is supplied. A memory cell MC is selected by selecting one word line WL by a row address decoder (not shown) and selecting bit lines BL and * BL by a column address decoder (not shown).

【０００３】複数のビット線対は、選択トランジスタＱ
Ｓ１，ＱＳ２を介して、一対の出力線ＤＬ，＊ＤＬに接
続されており、カラムアドレスデコーダの出力ＣＹに従
って選択トランジスタがオンすることにより、特定のビ
ット線対ＢＬ，＊ＢＬがその出力線ＤＬ，＊ＤＬに接続
される。ビット線から出力線に読み出されたメモリセル
ＭＣのデータは、活性化信号φsに基づいて動作するセ
ンスアンプＳＡによってセンスされ、その後リード増幅
器ＡＭＰによって十分増幅されてから対応する出力端子
Ｏに出力される。A plurality of bit line pairs are connected to the selection transistor Q.
The bit line pair BL, * BL is connected to a pair of output lines DL, * DL via S1 and QS2, and the selection transistor is turned on in accordance with the output CY of the column address decoder, so that a specific bit line pair BL, * BL is output to the output line DL. , * DL. The data of the memory cell MC read from the bit line to the output line is sensed by the sense amplifier SA that operates based on the activation signal φs and then sufficiently amplified by the read amplifier AMP before being output to the corresponding output terminal O. To be done.

【０００４】上記の半導体メモリ装置においては、４つ
のマット領域のメモリセルから同時にデータが読み出さ
れ、各出力端子に同時に出力されるため、センスアンプ
のセンス動作や出力バッファのスイッチングに伴いノイ
ズが発生するという問題があった。そこで、従来では、
ノイズを低減するために、各センスアンプや各出力バッ
ファ毎にノイズを低減するための対策がとられていた。In the above semiconductor memory device, data is simultaneously read from the memory cells in the four mat areas and simultaneously output to the respective output terminals, so noise is generated due to the sense operation of the sense amplifier and the switching of the output buffer. There was a problem that it occurred. So, in the past,
In order to reduce noise, measures have been taken to reduce noise for each sense amplifier and each output buffer.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、従来、
センスアンプや出力バッファごとにノイズの調整をして
いたので、回路設計が複雑になるという問題があった。However, conventionally,
Since the noise is adjusted for each sense amplifier or output buffer, there is a problem that the circuit design becomes complicated.

【０００６】[0006]

【課題を解決するための手段】上記課題を解決するため
に、本発明は、マット領域毎に設けられたセンスアンプ
に供給される活性化信号を順次遅延する遅延回路手段を
設けたものであり、これにより、各出力端子に対応する
センスアンプに時間差をつけて駆動するようにした。In order to solve the above problems, the present invention provides a delay circuit means for sequentially delaying an activation signal supplied to a sense amplifier provided for each mat area. As a result, the sense amplifiers corresponding to the respective output terminals are driven with a time difference.

【０００７】[0007]

【作用】メモリセルから読み出されたデータは、選択ト
ランジスタを介して出力線に出力され、出力線に接続さ
れたセンスアンプによって、出力線対の電圧差が一定レ
ベルまで増幅される。したがって、センスアンプは、出
力端子に出力されるデータの発生のタイミングを決める
ものであるから、活性化信号を遅延してその動作開始時
間にそれぞれ差をつけることにより、結果的にセンスア
ンプ及び出力バッファのスイッチングのタイミングをず
らすことができ、半導体メモリ装置のノイズの発生を防
止することが可能となる。The data read from the memory cell is output to the output line through the selection transistor, and the voltage difference between the output line pair is amplified to a certain level by the sense amplifier connected to the output line. Therefore, the sense amplifier determines the timing of generation of the data output to the output terminal. Therefore, by delaying the activation signal and making a difference in the operation start time, the sense amplifier and the output are eventually output. It is possible to shift the switching timing of the buffer and prevent the generation of noise in the semiconductor memory device.

【０００８】[0008]

【実施例】以下で、本発明の実施例に係る半導体メモリ
装置を図１乃至図４を参照しながら説明する。図１は、
スタティック型ＲＡＭの構成を示す回路図である。図に
おいて、メモリセルアレイ領域は、例えば４つのマット
領域Ｍ１，Ｍ２，Ｍ３，Ｍ４に分割されている。この分
割数は、メモリの出力ビット数に応じて適宜増減するこ
とができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A semiconductor memory device according to an embodiment of the present invention will be described below with reference to FIGS. Figure 1
It is a circuit diagram showing a configuration of a static RAM. In the figure, the memory cell array region is divided into, for example, four mat regions M1, M2, M3 and M4. The number of divisions can be appropriately increased or decreased according to the number of output bits of the memory.

【０００９】メモリセルＭＣは、図２に示すように、フ
リップフロップと一対の転送トランジスタＱＴ１，ＱＴ
２とから構成されている。このメモリセルは、上記の各
マット領域の中で行列状に配置されており、それぞれが
ビット線対ＢＬ，＊ＢＬの間に接続され、１本のワード
線ＷＬが供給されている。あるメモリセルＭＣ選択は、
ロウアドレスデコーダによって１本のワード線ＷＬが選
択され、カラムアドレスデコーダによってビット線Ｂ
Ｌ，＊ＢＬが選択されることによってなされる。As shown in FIG. 2, the memory cell MC includes a flip-flop and a pair of transfer transistors QT1 and QT.
2 and. The memory cells are arranged in a matrix in each of the above mat areas, each connected between the bit line pair BL, * BL, and one word line WL is supplied. To select a memory cell MC,
One word line WL is selected by the row address decoder, and bit line B is selected by the column address decoder.
This is done by selecting L, * BL.

【００１０】複数のビット線対は、図１に示すように、
選択トランジスタＱＳ１，ＱＳ２を介して、一対の出力
線ＤＬ，＊ＤＬに接続されており、カラムアドレスデコ
ーダの出力ＣＹによって選択トランジスタがオンするこ
とにより、特定のビット線対ＢＬ，＊ＢＬがその出力線
ＤＬ，＊ＤＬに接続される。ビット線から出力線に読み
出されたメモリセルＭＣのデータは、活性化信号φs1に
基づいて動作する各センスアンプＳＡjによってセンス
され、かつリード増幅器ＡＭＰjによって増幅された
後、対応する各出力端子Ｏｊに出力される。The plurality of bit line pairs are, as shown in FIG.
It is connected to the pair of output lines DL and * DL via the selection transistors QS1 and QS2, and when the selection transistor is turned on by the output CY of the column address decoder, the specific bit line pair BL, * BL outputs its output. Connected to lines DL, * DL. The data of the memory cell MC read from the bit line to the output line is sensed by each sense amplifier SAj that operates based on the activation signal φs1 and amplified by the read amplifier AMPj, and then the corresponding output terminal Oj. Is output to.

【００１１】本発明の特徴は、センスアンプＳＡjに供
給される活性化信号を順次遅延する遅延回路Ｄjを設け
たことにある。すなわち、第１のマットＭ１に対応する
センスアンプＳＡ１には、活性化信号φs1が供給され、
第２のマットに対応するセンスアンプＳＡ２は、遅延回
路Ｄ１によって遅延された活性化信号φs2が供給され、
第３の第２のマットに対応するセンスアンプＳＡ３は、
遅延回路Ｄ２によって遅延された活性化信号φs2が供給
される（以下、同様である）。A feature of the present invention is that a delay circuit Dj for sequentially delaying the activation signal supplied to the sense amplifier SAj is provided. That is, the activation signal φs1 is supplied to the sense amplifier SA1 corresponding to the first mat M1.
The sense amplifier SA2 corresponding to the second mat is supplied with the activation signal φs2 delayed by the delay circuit D1,
The sense amplifier SA3 corresponding to the third second mat is
The activation signal φs2 delayed by the delay circuit D2 is supplied (the same applies hereinafter).

【００１２】図３は、センスアンプＳＡj及び遅延回路
Ｄjの具体的な回路構成を示した図である。センスアン
プＳＡjは、ＰチャネルＭＯＳトランジスタＱP1，ＱP2
及びＮチャネルＭＯＳトランジスタＱN1，ＱN2からなる
増幅部と、駆動用トランジスタであるＰチャネルＭＯＳ
トランジスタＱPD及びＮチャネルＭＯＳトランジスタＱ
NDと、から構成されている。FIG. 3 is a diagram showing a concrete circuit configuration of the sense amplifier SAj and the delay circuit Dj. The sense amplifier SAj includes P-channel MOS transistors QP1 and QP2.
And an amplifying section composed of N-channel MOS transistors QN1 and QN2, and a P-channel MOS which is a driving transistor
Transistor QPD and N-channel MOS transistor Q
It is composed of ND and.

【００１３】活性化信号φsjは、上記のＰチャネルＭＯ
ＳトランジスタＱPD及びＮチャネルＭＯＳトランジスタ
ＱNDのゲートに供給されている。そして、次段のセンス
アンプＳＡj+1には、インバータチェーンからなる遅延
回路Ｄｊによって遅延された活性化信号φsj+1が供給さ
れる。上記のスタティック型ＲＡＭによれば、あるワー
ド線ＷＬｉが選択され、かつカラムアドレスＣＹｋが選
択されると、それぞれのマット領域からメモリセルのデ
ータがほぼ同時にデータ線ＤＬ，＊ＤＬに転送される。The activation signal φsj is the P channel MO described above.
It is supplied to the gates of the S transistor QPD and the N channel MOS transistor QND. Then, the activation signal φsj + 1 delayed by the delay circuit Dj including the inverter chain is supplied to the sense amplifier SAj + 1 at the next stage. According to the static RAM described above, when a certain word line WLi is selected and a column address CYk is selected, the data of the memory cells are transferred from the respective mat areas to the data lines DL and * DL at substantially the same time.

【００１４】しかし、そのデータをセンスするセンスア
ンプＳＡは、活性化信号が順次遅れて供給されるため
に、センス動作の開始時期がずらされ、結果として、図
４に示すように、出力バッファのスイッチングのタイミ
ングもずらされる。これにより、ノイズの発生を防止す
ることが可能となる。However, in the sense amplifier SA for sensing the data, the activation signal is sequentially delayed, so that the start timing of the sensing operation is shifted, and as a result, as shown in FIG. The switching timing is also shifted. This makes it possible to prevent the generation of noise.

【００１５】[0015]

【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、マット領域毎に設けられたセンスアンプに
供給される活性化信号を順次遅延する遅延回路手段を設
けたものであり、これにより、各出力端子に対応するセ
ンスアンプに時間差をつけて駆動するようにした。この
ため、各センスアンプおよび出力バッファの動作のタイ
ミングがずらされ、ノイズの発生を防止することが可能
となる。As described above, the semiconductor memory device of the present invention is provided with the delay circuit means for sequentially delaying the activation signal supplied to the sense amplifier provided for each mat area. Thus, the sense amplifiers corresponding to the output terminals are driven with a time difference. Therefore, the operation timings of the sense amplifiers and the output buffers are shifted, and it is possible to prevent the generation of noise.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例に係る半導体メモリ装置を説明
する回路図である。FIG. 1 is a circuit diagram illustrating a semiconductor memory device according to an exemplary embodiment of the present invention.

【図２】本発明の実施例に係る半導体メモリ装置のメモ
リセルを示す回路図である。FIG. 2 is a circuit diagram showing a memory cell of a semiconductor memory device according to an exemplary embodiment of the present invention.

【図３】本発明の実施例に係る半導体メモリ装置のセン
スアンプおよび遅延回路を示す回路図である。FIG. 3 is a circuit diagram showing a sense amplifier and a delay circuit of a semiconductor memory device according to an exemplary embodiment of the present invention.

【図４】本発明の実施例に係る半導体メモリ装置の動作
を説明する波形図である。FIG. 4 is a waveform diagram illustrating an operation of the semiconductor memory device according to the exemplary embodiment of the present invention.

【図５】従来例に係る半導体メモリ装置を説明する回路
図である。FIG. 5 is a circuit diagram illustrating a semiconductor memory device according to a conventional example.

【符号の説明】[Explanation of symbols]

ＭＣ メモリセル ＷＬ ワード線 ＢＬ，＊ＢＬ ビット線 ＱＳ１，ＱＳ２ 選択トランジスタ ＤＬ，＊ＤＬ データ線 ＣＹ カラムアドレス線 ＳＡj センスアンプ ＡＭＰj 増幅器 Ｏj 出力端子 φs センスアンプの活性化信号 Ｄ１，Ｄ２，Ｄ３ 遅延回路 MC memory cell WL word line BL, * BL bit line QS1, QS2 select transistor DL, * DL data line CY column address line SAj sense amplifier AMPj amplifier Oj output terminal φs sense amplifier activation signal D1, D2, D3 delay circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 行列に配置されたメモリセルアレイ領域
を複数のマット領域に分割し、メモリセルのデータがマ
ット領域ごとに設けられたセンスアンプを介して前記マ
ット領域に対応する出力端子に出力される半導体メモリ
装置において、 前記センスアンプに供給される活性化信号を順次遅延す
る遅延回路手段を設けたことを特徴とする半導体メモリ
装置。1. A memory cell array area arranged in a matrix is divided into a plurality of mat areas, and data of the memory cells is output to an output terminal corresponding to the mat area via a sense amplifier provided for each mat area. The semiconductor memory device according to claim 1, further comprising delay circuit means for sequentially delaying the activation signal supplied to the sense amplifier. 【請求項２】 複数のメモリセルが接続された一対のビ
ット線と、一対の出力線と、ビット線と出力線の間に設
けられた一対の選択トランジスタと、前記一対の選択ト
ランジスタを制御するカラムアドレスデコーダと、一対
の出力線に接続され活性化信号によってセンス動作を開
始するセンスアンプと、からなるメモリのマット領域が
複数個配置され、前記メモリセルのデータがセンスアン
プを介して前記マット領域に対応する出力端子に出力さ
れる半導体メモリ装置において、前記マット領域毎に設
けられたセンスアンプに供給される活性化信号を順次遅
延する遅延回路手段を設けたことを特徴とする半導体メ
モリ装置。2. A pair of bit lines to which a plurality of memory cells are connected, a pair of output lines, a pair of select transistors provided between the bit lines and the output lines, and the pair of select transistors are controlled. A plurality of memory mat areas each including a column address decoder and a sense amplifier that is connected to a pair of output lines and starts a sensing operation by an activation signal are arranged, and data of the memory cell is transmitted through the sense amplifier to the mat area. A semiconductor memory device outputting to an output terminal corresponding to a region, further comprising delay circuit means for sequentially delaying an activation signal supplied to a sense amplifier provided for each mat region. . 【請求項３】 前記遅延回路手段をインバータチェーン
で構成したことを特徴とする請求項１または請求項２記
載の半導体メモリ装置。3. The semiconductor memory device according to claim 1, wherein the delay circuit means is composed of an inverter chain.