KR20030049186A - 파워업신호 발생장치 - Google Patents
파워업신호 발생장치 Download PDFInfo
- Publication number
- KR20030049186A KR20030049186A KR1020010079326A KR20010079326A KR20030049186A KR 20030049186 A KR20030049186 A KR 20030049186A KR 1020010079326 A KR1020010079326 A KR 1020010079326A KR 20010079326 A KR20010079326 A KR 20010079326A KR 20030049186 A KR20030049186 A KR 20030049186A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- pulse
- power
- output
- generating
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
본 발명은 외부전원전압이 안정화된 이후에 파워업신호를 생성하여 소자동작의 신뢰도를 높인 파워업신호 발생장치에 관한 것으로, 이를 위한 본 발명은, 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지신호를 출력하는 레벨감지부; 상기 레벨감지신호를 입력받아 파워업신호를 생성하기 위한 펄스를 발생하는 펄스발생부; 상기 펄스발생부의 출력을 입력받아 일정시간 지연하여 출력하는 지연부; 및 상기 레벨감지신호와 상기 지연부의 출력신호를 입력받아 파워업신호를 생성하는 파워업신호 발생부를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 메모리소자에서 외부전원전압을 인가할 때에 초기값을 설정하는데 필요한 파워업신호를 발생하는 파워업신호 발생장치에 관한 것이다.
반도체 소자에서 전원전압이 인가된 뒤에 백바이어스 (back bias) 전압 발생회로의 전하펌프 동작에 의해 기판 전압이 접지전압으로부터 네가티브 (negative) 전압으로 소정의 값이 될 때까지는 소정의 시간이 필요하다. 기판의 용량이 클 뿐아니라 이 기간은 전원전압도 0V 에서 5V로 증가하고 있는 구간이므로 백바이어스 전압 회로내의 링 오실레이터의 발진 주파수도 낮아서 백바이어스 전압 발생회로의 전류공급 능력도 작기 때문이다.
또한, 이 기간동안에 셀 영역 전체를 덮고 있는 셀 플레이트(Cell plate)에 인가되어 있는 셀 플레이트 전압이 0V 에서 Vcc/2 로 상승하게 되므로 플레이트 기판과의 결합 캐패시턴스에 의해 기판전압도 포지티브(positive) 방향으로 함께 상승하여 백바이어스 전압회로에 부담을 주며 큰 과도전류가 흐를 수 있다.
따라서, 메모리소자에 전원전압을 인가한 뒤, 일정한 시간이 지나서 백바이어스 전압이 안정화된 뒤에야 소자의 동작을 신뢰할 수 있다. 이를 위하여 백바이어스 전압이 원하는 레벨을 확보하였음을 감지하는 파워업신호를 생성하여 /RAS, /CAS 와 같은 여러 중요한 신호들의 초기값을 필요에 따라 '하이' 또는 '로우' 레벨로 설정하게 된다.
도1은 종래에 사용되고 있는 파워업신호 발생장치를 도시한 도면이고 도2는도1에 도시된 파워업신호 발생장치의 동작을 도시한 도면으로 이를 참조하여 종래기술을 설명하면 다음과 같다.
종래의 파워업신호 발생장치는 도1에 도시된 바와 같이 외부전원전압(Vext)과 접지단 사이에 직렬연결된 복수개의 저항(R1 ∼ R4)과 외부전원전압과 접지단 사이에 직렬연결된 피모스트랜지스터(PM11)및 엔모스트랜지스터(NP11)와, 상기 피모스트랜지스터(PM11)와 엔모스트랜지스터(NP11)의 접속점인 제2노드(node2)에 파워업신호를 외부로 출력하는 다수개의 인버터(INV1, INV2)로 구성된 버퍼링부를 포함하고 있다.
상기 피모스트랜지스터(PM11)의 게이트는 접지단에 연결되어 있고, 상기 엔모스트랜지스터(NM11)의 게이트는 저항렬의 제1노드(node1)에 연결되어 있다.
상기 다수개의 직렬연결된 저항(R1 ∼ R4)은 제1노드(node1)에서 일정한 바이어스 전압이 생성되도록 하는 역할을 하는데, 외부전원전압(Vext)이 증가하게 되면 일정레벨의 바이어스 전압이 제1노드에 인가되고 따라서 상기 엔모스트랜지스터(NM11)는 턴온되어 '하이'레벨로 되어있던 파워업신호를 '로우'레벨로 끌어내리게 된다.
이와 같이 종래의 파워업신호 발생장치는, 도2에 도시된 바와 같이, 외부전원전압이 상승하고 있는 도중에 파워업신호가 발생하게 되어있다. 즉, 외부전원전압이 1.0V ∼ 1.5V 정도로 상승하게 되면 파워업신호가 '로우' 레벨로 떨어져서 메모리 소자의 동작 초기화를 시키게 되었는데, 회로의 형성이 원하는 대로 제작되지 않았거나 또는 이 구간 동안 파워가 불안정하게 움직이거나 또는 급격하게 파워가변화하게 되면 원래 의도한 대로의 신호레벨이 발생하지 않게 되어 초기값을 제대로 설정해주지 못하는 단점이 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 동작초기에 있어서 안정적인 초기화를 위한 파워업신호를 발생하시키는 파워업신호 발생장치를 제공함을 그 목적으로 한다.
도1은 종래기술에 따른 파워업신호 발생장치의 회로도,
도2는 종래기술에 따른 파워업신호 발생장치의 동작을 설명하기 위한 그래프,
도3은 본 발명의 일실시예에 따른 파워업신호 발생장치를 도시한 회로도,
도4a 내지 도4e는 본 발명의 일실시예에 따른 파워업신호 발생장치의 동작을 설명하기 위한 그래프,
도5는 본 발명의 다른 실시예에 따른 파워업신호 발생장치를 도시한 회로도,
도6a 내지 도6g은 본 발명의 다른 실시예에 따른 파워업신호 발생장치의 동작을 설명하기 위한 그래프.
*도면의 주요부분에 대한 부호의 설명*
300 : 레벨감지부310a : 폴링엣지검출기
310c : 라이징엣지검출기330 : 파워업신호 발생부
상기한 목적을 달성하기 위한 본 발명은, 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지신호를 출력하는 레벨감지부; 상기 레벨감지신호를 입력받아 파워업신호를 생성하기 위한 펄스를 발생하는 펄스발생부; 상기 펄스발생부의 출력을 입력받아 일정시간 지연하여 출력하는 지연부; 및 상기 레벨감지신호와 상기 지연부의 출력신호를 입력받아 파워업신호를 생성하는 파워업신호 발생부를 포함하여 이루어진다.
본 발명에서는 초기값을 잡아주는 파워업신호를 외부전원전압이 상승하는 중간에 만들지 않고 전원전압이 안정된 이후에 생성함으로써, 이를 이용하여 메모리소자의 초기값을 잡도록 한 것이다. 즉, 종래에 사용되던 레벨감지 방식의 파워업신호 발생장치에 일정회로를 추가하여 구성함으로써 안정된 파워업신호를 발생하게한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도3은 본 발명의 일실시예에 따른 파워업신호 발생장치의 구성을 도시한 도면으로 이를 참조하여 본 발명의 일실시예에 따른 구성을 설명하면 다음과 같다.
본 발명의 일실시예에 따른 파워업신호 발생장치는 종래에 사용되던 레벨감지 방식의 파워업신호 발생장치로 구성된 레벨감지부(300)와, 상기 레벨감지부(300)의 출력을 입력받아 파워업신호를 생성하기 위한 펄스를 생성하는 펄스발생부(310)와, 상기 펄스발생부(310)의 출력신호를 일정시간 지연시켜 출력하는 지연부(320)와, 상기 지연부(320)의 출력을 입력받아 파워업신호를 생성하는 파워업신호 발생부(330)로 구성되어 있다.
레벨감지부(300)의 구성은 종래와 같으므로 이에 대한 설명은 생략한다.
펄스발생부(310)는 상기 레벨감지부(300)의 출력인 레벨감지신호를 입력받는 제1 폴링엣지검출기(310a)와, 상기 제1 폴링엣지검출기(310a)의 출력을 각각 입력받는 제2 폴링엣지검출기(310b)와, 라이징엣지검출기(310c)로 구성되어 있다.
제1 폴링엣지검출기(310a)는 레벨감지신호와 다수개의 인버터를 통해 지연된 상기 레벨감지신호를 입력받아 제1 펄스신호를 출력하는 노아게이트(NOR31)로 구성되어 있다.
제2 폴링엣지검출기(310b)의 구성은 제1 폴링엣지검출기(310a)의 구성과 동일하며 제2 폴링엣지검출기(310b)는 상기 제1 펄스신호를 입력받아 제3 펄스신호를 출력한다.
라이징엣지검출기(310c)는 제1 펄스신호와 다수개의 인버터를 통해 지연된 상기 제1 펄스신호를 입력받아 낸딩하는 낸드게이트(ND31)와 상기 낸드게이트(ND31)의 출력을 반전하여 제2 펄스신호를 출력하는 인버터(INV31)로 구성되어 있다.
지연부(320)는 다수개의 인버터로 구성되어 있으며 상기 제2 펄스신호를 입력받아 이 신호를 외부전원전압이 안정화될때까지 지연시킨 신호인 제4 펄스신호를 출력하는 제1 지연기(320a)와, 다수개의 인버터로 구성되어 있으며 상기 제3 펄스신호를 입력받아 이 신호를 외부전원전압이 안정화될때까지 지연시킨 신호인 제5 펄스신호를 출력하는 제2 지연기(320b)로 구성되어 있다.
파워업신호 발생부(330)는 접지전원과 상기 제1 지연기(320a)의 출력을 입력으로 하며 두개의 노아게이트(NOR33, NOR34)로 구성된 래치(330a)와 상기 래치(330a)의 출력노드와 접지단 사이에 연결되고 게이트로 상기 제2 지연기(320b)의 출력을 입력받는 엔모스트랜지스터(NM31)와, 상기 래치(330a)의 출력노드와 접지단 사이에 연결되고 게이트로 상기 레벨감지신호를 입력받는 엔모스트랜지스터 (NM32)로 구성되어 있다.
도4는 이와 같이 구성된 본 발명의 일실시예에 따른 파워업신호 발생장치의 동작을 도시한 도면으로 이를 참조하여 파워업신호 발생장치의 동작을 설명한다.
도4a는 레벨감지부(300)의 출력신호을 도시한 도면으로 이는 종래의 파워업신호 발생장치의 출력과 동일하다. 즉, 외부전원전압이 상승하고 있는 도중에 레벨감지신호가 '로우' 레벨로 떨어지게 됨을 알 수 있다.
도4b는 펄스발생부(310)를 구성하고 있는 제1 폴링엣지검출기(310a)의 출력을 도시한 도면으로 도4a에 도시된 레벨감지신호의 폴링엣지에 동기되어 일정구간을 갖는 제1 펄스신호가 출력됨을 알 수 있다.
도4c는 펄스발생부(310)를 구성하고 있는 제2 폴링엣지검출기(310b)와 라이징엣지검출기(310c)의 출력을 도시한 도면으로, 제2 폴링엣지검출기(310b)의 출력은 도4b에 도시된 제1 펄스신호의 폴링엣지에 동기된 제3 펄스신호이고, 라이징엣지검출기(310c)의 출력은 제1 펄스신호의 라이징엣지에 동기된 제2 펄스신호임을 알 수 있다.
도4d는 지연부(320)의 출력을 도시한 도면으로 도4c에 도시된 2개의 펄스신호가 제1 지연기와 제2 지연기(320a, 320b)를 각각 거쳐서 외부전원전압이 안정화된 후까지 지연되어 출력되는 모습을 보인 도면이다. 즉, 제1 지연기(320a)는 제2 펄스신호를 입력받아 제4 펄스신호를 출력하며 제2 지연기(320b)는 제3 펄스신호를 입력받아 제5 펄스신호를 출력한다.
도4e는 파워업신호 발생부(330)의 출력을 도시한 도면으로 파워업신호 발생부 (330)의 동작을 설명하면, 먼저 레벨감지신호가 일정레벨이상이 되어 엔모스트랜지스터(NM32)의 게이트로 입력되면 파워업신호는 '로우' 레벨로 떨어지게 된다. 이때 제4 내지 제5 펄스신호는 '로우'레벨이다.
상기 레벨감지신호는 시간이 지나면 도4a에 도시된 바와 같이 '로우'레벨이 되므로 엔모스트랜지스터(NM32)는 턴오프된다. 이후에 제4 펄스신호가 래치(330a)의 한쪽 입력단으로 입력되면 파워업신호 발생부(330)의 출력인 파워업신호는 '하이' 레벨로 바뀌고 이러한 '하이'레벨 상태는 제5 펄스신호가 엔모스트랜지스터(NM31)의 게이트에 입력될 때까지 유지된다.
즉, 제4 펄스신호가 래치(330a)에 입력될 때, 레벨감지신호와 제5 펄스신호는 '로우'레벨이므로 두개의 엔모스트랜지스터(NM31, NM32)는 턴오프되고 따라서, 파워업신호는 제5 펄스신호가 엔모스트랜지스터(NM31)의 게이트에 입력될 때까지 '하이'레벨을 유지하게 된다.
마지막으로 제5 펄스신호가 '하이'레벨이 되어 엔모스트랜지스터(NM31)의 게이트에 입력되면 파워업신호는 '로우'레벨로 떨어져 도4e에 도시된 바와 같은 파워업신호를 발생하게 된다.
본 발명의 일실시예에서는 라이징엣지검출기(310c)와 제2 폴링엣지검출기 (310b)의 출력은 각각 제1 지연기(320a)와 제2 지연기(320b)로 입력되는데, 지연기를 하나만 사용할 경우에는 오아게이트(도면에 미도시)를 사용하여 하나의 지연기만을 사용할 수도 있다. 즉, 라이징엣지검출기(310c)와 제2 폴링엣지검출기 (310b)의 출력을 오아게이트의 입력으로 하고 상기 오아게이트의 출력을 하나의 지연기를 통해 지연시켜 출력하면 도4d에 도시된 신호를 만들 수 있어 최종적으로 도4e에 도시된 신호를 생성할 수 있다.
이와 같이 본 발명의 일실시예에 따른 파워업신호 발생장치는 외부전원전압이 안정화된 이후에 파워업신호를 생성함으로써 소자동작의 신뢰도를 높일 수 있다.
도5는 본 발명의 다른 실시예에 따른 파워업신호 발생장치의 구성을 도시한 도면이고 도6은 도5에 도시된 파워업신호 발생장치의 동작을 도시한 도면으로 이를 참조하여 본 발명의 다른 실시예에 따른 파워업신호 발생장치의 구성과 동작을 설명한다.
본 발명의 다른 실시예에 따른 파워업신호 발생장치는 지연회로를 사용하지 않고 전압검출기와 래치회로를 이용하여 파워업신호를 발생하는 것이다.
도5에 도시된 바와 같이 본 발명의 다른 실시예에 따른 파워업신호 발생장치는 종래에 사용되던 레벨감지 방식의 파워업신호 발생장치로 구성된 레벨감지부 (500)와, 상기 레벨감지부(500)의 출력인 레벨감지신호의 폴링엣지에 동기된 펄스를 발생하는 폴링엣지검출기(510)와, 외부전원전압을 입력받아 상기 외부전원전압이 일정전압 이상이 되면 하나의 펄스를 발생하는 전압검출기(520)와, 상기 폴링엣지검출기(510)의 출력신호를 래치하는 제1 래치부(530)와, 상기 전압검출기(520)의 출력신호를 래치하는 제2 래치부(540)와, 상기 제1 래치부(530)의 출력과 제2 래치부(540)의 출력을 입력받아 출력하는 앤드게이트(550)와, 상기 앤드게이트(550)의 출력신호의 라이징엣지에 동기된 펄스를 발생하는 라이징엣지검출기(560)로 구성되어 있다.
도6a는 레벨감지부(500)의 출력인 레벨감지신호를 도시한 도면이고, 도6b는폴링엣지검출기(510)의 출력신호를 도시한 것으로, 폴링엣지검출기(510)는 도6a에 도시된 레벨감지신호를 입력받아 상기 레벨감지신호의 폴링엣지에 동기된 펄스신호를 출력하고 있음을 알 수 있다.
전압검출기(520)는 외부전원전압이 일정전압 이상이 되면 펄스신호를 출력하게 되어있는 회로로서 상기 전압검출기(520)의 출력을 도6d에 도시하였다.
도6c는 도6b에 도시된 펄스신호를 입력받아 이를 래치하여 출력하는 제1 래치부(530)의 출력을 도시한 도면이고, 도6e는 도6d에 도시된 펄스신호를 입력받아 이를 래치하여 출력하는 제2 래치부(540)의 출력을 도시한 도면이다.
제1 래치부(530)의 출력과 제2 래치부(540)의 출력은 앤드게이트(550)로 입력되어 도6f에 도시된 바와 같은 신호를 만들어 내게 되고 이 신호는 라이징엣지검출기(560)로 입력되어 최종적으로 도6g에 도시된 바와 같은 파워업신호를 만든다.
이와 같이 본 발명의 다른 실시예에서도 메모리소자의 초기화에 쓰이는 파워업신호는 외부전원전압이 안정화된 이후에 생성됨을 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 메모리소자에 적용하게 되면 초기화를 위한 파워-업 신호를 외부 전원전압이 안정된 다음에 활성화시킴으로써 메모리소자의 안정된 동작을 보장해 주어 소자의 동작신뢰도를 높이는 효과가 있다.
Claims (6)
- 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지 신호를 출력하는 레벨감지부;상기 레벨감지 신호를 입력받아 파워업신호를 생성하기 위한 펄스를 발생하는 펄스발생부;상기 펄스 발생부의 출력을 입력받아 일정시간 지연하여 출력하는 지연부; 및상기 레벨감지 신호와 상기 지연부의 출력신호를 입력받아 파워업신호를 생성하는 파워업신호 발생부를 포함하는 파워업신호 발생장치.
- 제1항에 있어서,상기 펄스발생부는상기 레벨감지신호의 폴링엣지에 동기되는 제1 펄스신호를 발생하는 제1 폴링엣지검출기;상기 제1 펄스신호의 폴링엣지에 동기되는 제2 펄스신호를 발생하는 제2 폴링엣지검출기; 및상기 제1 펄스신호의 라이징엣지에 동기되는 제3 펄스신호를 발생하는 라이징엣지검출기를 포함하는 것을 특징으로 하는 파워업신호 발생장치.
- 제2항에 있어서,상기 지연부는 각각 상기 제2 펄스신호와 상기 제3 펄스신호를 입력받아 외부 전원전압이 안정될 때까지 지연시킨 후에 출력하는 제1 지연기와 제2 지연기를 포함하는 것을 특징으로 하는 파워업신호 발생장치.
- 제3항에 있어서,상기 파워업신호 발생부는접지전압과 상기 레벨감지신호를 입력받고 파워업신호를 출력하는 래치와;상기 래치의 출력노드와 접지전원사이에 연결되고 게이트로 상기 제1 지연기의 출력신호를 입력받는 제1 엔모스 트랜지스터; 및상기 래치의 출력노드와 접지전원사이에 연결되고 게이트로 상기 제2 지연기의 출력신호를 입력받는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 파워업신호 발생장치.
- 제4항에 있어서,상기 래치는 두개의 노아게이트를 포함하는 것을 특징으로 하는 파워업신호 발생장치.
- 외부전원전압을 인가 받아 상기 외부전원전압이 일정 레벨이상이 되면 이를 감지하여 레벨감지신호를 출력하는 레벨감지부;상기 레벨감지신호의 폴링엣지에 동기되는 펄스를 발생하는 폴링엣지검출기;상기 폴링엣지검출기의 출력펄스를 래치하여 출력하는 제1 래치부;상기 외부전원전압이 일정레벨이상이면 펄스를 발생하는 전압감지부;상기 전압감지부의 출력펄스를 래치하여 출력하는 제2 래치부;상기 제1 래치부의 출력과 상기 제2 래치부의 출력을 앤딩하여 출력하는 앤드게이트; 및상기 앤트게이트의 출력신호의 라이징엣지에 동기되는 펄스를 발생하는 라이징엣지검출기를 포함하는 파워업신호 발생장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010079326A KR100825033B1 (ko) | 2001-12-14 | 2001-12-14 | 파워업신호 발생장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010079326A KR100825033B1 (ko) | 2001-12-14 | 2001-12-14 | 파워업신호 발생장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030049186A true KR20030049186A (ko) | 2003-06-25 |
KR100825033B1 KR100825033B1 (ko) | 2008-04-24 |
Family
ID=29575008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010079326A KR100825033B1 (ko) | 2001-12-14 | 2001-12-14 | 파워업신호 발생장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100825033B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100706829B1 (ko) * | 2005-10-19 | 2007-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 파워 업 신호 생성장치 및 방법 |
KR100967109B1 (ko) * | 2003-10-28 | 2010-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 뱅크 제어 회로 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5552725A (en) * | 1994-08-05 | 1996-09-03 | Advanced Micro Devices, Inc. | Low power, slew rate insensitive power-on reset circuit |
US5557579A (en) * | 1995-06-26 | 1996-09-17 | Micron Technology, Inc. | Power-up circuit responsive to supply voltage transients with signal delay |
KR100476875B1 (ko) * | 1997-10-08 | 2005-07-12 | 삼성전자주식회사 | 파워온리셋회로 |
JPH11265227A (ja) * | 1998-03-18 | 1999-09-28 | Hitachi Ltd | 定電圧発生回路、およびそれを用いた電源電圧低下検出回路、パワーオン時パルス発生回路、ならびにそれらを用いた半導体記憶装置 |
KR20030047026A (ko) * | 2001-12-07 | 2003-06-18 | 주식회사 하이닉스반도체 | 파워-업 신호 발생 장치 |
-
2001
- 2001-12-14 KR KR1020010079326A patent/KR100825033B1/ko not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100967109B1 (ko) * | 2003-10-28 | 2010-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 뱅크 제어 회로 |
KR100706829B1 (ko) * | 2005-10-19 | 2007-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 파워 업 신호 생성장치 및 방법 |
US7890785B2 (en) | 2005-10-19 | 2011-02-15 | Hynix Semiconductor Inc. | Apparatus and method of generating power-up signal of semiconductor memory apparatus |
US8112653B2 (en) | 2005-10-19 | 2012-02-07 | Hynix Semiconductor Inc. | Apparatus and method of generating power-up signal of semiconductor memory apparatus |
Also Published As
Publication number | Publication date |
---|---|
KR100825033B1 (ko) | 2008-04-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6236249B1 (en) | Power-on reset circuit for a high density integrated circuit | |
US5612642A (en) | Power-on reset circuit with hysteresis | |
KR960004573B1 (ko) | 기동회로를 갖는 기준전압발생회로 | |
KR100562501B1 (ko) | 파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치 | |
US20050231246A1 (en) | Power-up detector | |
KR100551074B1 (ko) | 반도체 메모리 소자의 파워업 회로 | |
JPH064181A (ja) | パワーオンリセット信号発生装置 | |
KR20050070280A (ko) | 반도체 메모리 소자의 파워업 회로 | |
JPH0676571A (ja) | 基準電位発生回路とそれを用いた半導体集積回路 | |
KR20000000932A (ko) | 기준전압 발생기의 스타트 업 회로 | |
JP2816508B2 (ja) | 電源投入検出回路 | |
KR100440448B1 (ko) | 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치 | |
US6483357B2 (en) | Semiconductor device reduced in through current | |
US7126434B2 (en) | Oscillator circuit for semiconductor device | |
KR100403341B1 (ko) | 파워-업 신호 발생회로 | |
KR100825033B1 (ko) | 파워업신호 발생장치 | |
KR19980015875A (ko) | 파우어 온 리세트 신호 발생 회로 | |
US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
KR100690991B1 (ko) | 내부전원을 사용하는 디램의 파워-업 회로 | |
KR100265594B1 (ko) | 파워-업회로 | |
JP2007234206A (ja) | 半導体記憶装置、電源検出器、半導体装置 | |
KR100762842B1 (ko) | 반도체 메모리 장치의 초기화 시스템 | |
KR100221658B1 (ko) | 다이나믹 바이어스 회로 | |
KR20000052390A (ko) | 집적회로에 내장하는 파워-온 회로 | |
KR100390993B1 (ko) | 파워 업 발생장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |