KR20030044144A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자의 저항 특성을 개선하기 위해 적용되는 실리사이드층을 형성할 때, 실리사이드용 금속층을 증착한 후, 1차 열처리 공정으로 금속-실리사이드층을 선택적으로 형성하고, 금속-실리사이드층에 실리콘 이온을 주입하고, 미반응 금속층을 선택적으로 식각하고, 2차 열처리 공정으로 금속-실리사이드층을 완성한다. 1차 열처리 후에 실리콘 이온을 주입하므로 실리사이드 반응시 금속-실리사이드의 핵 생성점이 증가되어 최종적으로 형성되는 금속-실리사이드층의 그레인이 작게되어 열안정성이 증대되며, 실리사이드 반응시 소모되는 실리콘 이온을 기판이 아닌 실리콘 이온 주입에 의해 공급되므로 실리콘 기판의 실리콘 이온의 소모를 줄여 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실리사이드층의 열안정성을 증대시키면서 실리사이드층의 그레인을 작게 하여 폴리실리콘 게이트 전극의 면저항을 낮추고, 기판의 실리콘 이온 소모를 최소화하여 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화, 고속화되어 감에 따라 트랜지스터의 게이트 전극으로 더욱 낮은 저항을 갖는 도전성 물질을 필요로 하고 있으며, 또한 소오스/드레인 접합부에서의 낮은 콘택 저항을 요구하고 있다. 게이트 전극의 저항 및 소오스/드레인 접합부의 콘택 저항을 낮추기 위한 하나의 방안으로 게이트 전극의 표면 및 소오스/드레인 접합부의 표면에 실리사이드층을 형성시키고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(11)에 소자 분리층(12)을 형성하여 액티브 영역을 정의(define)한다. NMOS 소자 혹은 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 산화층 형성 공정, 폴리실리콘층 형성 공정 및 게이트 패터닝 공정을 실시하여 액티브 영역의 실리콘 기판(11)상에 게이트 산화층(13) 및 폴리실리콘 게이트 전극(14)을 형성한다.
도 1b를 참조하면, LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을실시하여 폴리실리콘 게이트 전극(14) 양측의 실리콘 기판(11)에 LDD 이온 주입층(15) 및 헤일로 이온 주입층(16)을 형성한다.
도 1c를 참조하면, 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및 스페이서 식각 공정을 실시하여, 폴리실리콘 게이트 전극(14) 양측벽에 버퍼 산화층(17) 및 절연 스페이서층(18)을 형성한다. 이후, 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부(19)를 형성한다.
도 1d를 참조하면, 폴리실리콘 게이트 전극(14) 및 소오스/드레인 접합부(19)가 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 폴리실리콘 게이트 전극(14)의 표면 및 소오스/드레인 접합부(19)의 표면 각각에 금속-실리사이드층(100)을 형성한다.
최근, 0.25㎛ CMOS 테크날리지(technology)에서는 저 전력 및 고속의 소자 구현이 중요한데, 금속-실리사이드층이 적용된 게이트의 면저항은 게이트 선폭이 감소할 수록 증가되며, 0.2㎛ 이하의 선폭에서부터는 지수 함수적으로 급격히 증가한다. 0.2㎛ 이하의 선폭을 가지는 소자에서는 주로 실리사이드용 금속으로 코발트(Co)를 사용하여 코발트-실리사이드층을 적용하고 있으나, 소오스/드레인 접합부와 같이 단결정 실리콘 기판에 형성되는 코발트-실리사이드층의 경우에는 열안정성이 850℃ 이상의 온도에서도 보장이 되나, 실리사이드층과 실리콘 기판과의 계면의 형상이 불규칙하고 거칠게 형성되며 심할 경우 접합을 뚫고 형성되는 경우즉, 스파이크(spike) 현상을 유발시켜 누설 전류 특성을 나쁘게 한다. 또한, 게이트 전극과 같이 폴리실리콘에 형성되는 코발트-실리사이드층의 경우에는 누설 전류 특성과는 관계가 없으나 700℃ 이상의 열 공정을 받는 경우 게이트 전극의 선폭에 따라 코발트-실리사이드층의 비저항(Rs) 및 실리콘 웨이퍼의 각 사이트(site)별 비저항의 균일도가 증가하게 된다. 이러한 문제는 코발트-실리사이드층의 그레인 사이즈(grain size)보다 게이트 선폭이 같거나 작아지게 되면 코발트-실리사이드층에 응집 작용(agglomeration)이 일어나면서 게이트의 면저항이 급격히 증가하게 되며, 폴리실리콘의 그레인이 작을 경우 더 크게 발생하게 된다.
따라서, 본 발명은 실리사이드층의 열안정성을 증대시키면서 실리사이드층의 그레인을 작게 하여 폴리실리콘 게이트 전극의 면저항을 낮추고, 기판의 실리콘 이온 소모를 최소화하여 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 실리콘 기판에 게이트 산화층 및 폴리실리콘 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 절연 스페이서층을 형성한 후, 소오스/드레인 접합부를 형성하는 단계; 상기 게이트 전극 및 상기 접합부를 포함한 전체 구조상에 실리사이드용 금속층을 형성하는 단계: 1차 열처리 공정을 실시하여 상기 게이트 전극및 상기 접합부의 표면에 금속-실리사이드층을 형성하는 단계; 상기 금속-실리사이드층에 실리콘 이온을 주입하는 단계; 및 선택적 식각 공정 및 2차 열처리 공정을 통해 상기 게이트 전극의 표면 및 상기 접합부의 표면 각각에 최종 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 실리콘 기판12, 22: 소자 분리층
13, 23: 게이트 산화층14, 24: 폴리실리콘 게이트 전극
15, 25: LDD 이온 주입층16, 26: 헤일로 이온 주입층
17, 27: 버퍼 산화층18, 28: 절연 스페이서층
19, 29: 소오스/드레인 접합부100, 200s: 금속-실리사이드층
200m: 미반응 금속층200: 실리사이드용 금속층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(21)에 소자 분리층(22)을 형성하여 액티브 영역을 정의(define)한다. NMOS 소자 혹은 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 산화층 형성 공정, 폴리실리콘층 형성 공정 및 게이트 패터닝 공정을 실시하여 액티브 영역의 실리콘 기판(21)상에 게이트 산화층(23) 및 폴리실리콘 게이트 전극(24)을 형성한다. LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을 실시하여 폴리실리콘 게이트 전극(24) 양측의 실리콘 기판(21)에 LDD 이온 주입층(25) 및 헤일로 이온 주입층(26)을 형성한다.
도 2b를 참조하면, 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및 스페이서 식각 공정을 실시하여, 폴리실리콘 게이트 전극(24) 양측벽에 버퍼 산화층(27) 및 절연 스페이서층(28)을 형성한다. 이후, 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부(29)를 형성한다.
도 2c를 참조하면, 폴리실리콘 게이트 전극(24) 및 소오스/드레인 접합부(29)를 포함한 전체 구조상에 실리사이드용 금속층(200)을 형성하고, 1차 열처리 공정을 실시하여 폴리실리콘 게이트 전극(24)의 표면 및 소오스/드레인 접합부(29)의 표면 각각에 금속-실리사이드층(200s)을 형성한다. 소자 분리층(22) 및 절연 스페이서층(29)과 같이 절연물질로 된 층 상부에는 미반응 금속층(200m)이 존재한다.
상기에서, 실리사이드용 금속층(200)은 코발트(Co)를 사용하여 50Å ~ 150Å의 두께로 증착한다. 1차 열처리 공정은 급속 열처리(RTP) 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 실시한다.
한편, 실리사이드용 금속층(200)을 증착한 후에 캡핑층(capping layer)으로 Ti 또는 TiN을 증착할 수 있다. Ti는 80Å ~ 150Å의 두께로, TiN는 150Å ~ 300Å의 두께로 증착한다.
도 2d를 참조하면, 실리콘 이온 주입 공정을 실시하여 금속-실리사이드층(200s) 및 미반응 금속층(200m)에 실리콘 이온을 주입시킨다.
상기에서, 실리콘 이온 주입 공정은 실리콘 이온이 주입되는 최대 농도점이 금속-실리사이드층(200s) 내가 되도록 1keV ~ 30keV의 이온 주입 에너지로 5E14 atoms/cm2~ 2E16 atoms/cm2이온 주입량으로 하여 실시한다.
도 2e를 참조하면, 미반응 금속층(200m)을 선택적 식각 공정으로 제거하고, 실리콘 이온이 주입된 금속-실리사이드층(200s)을 2차 열처리 공정으로 열처리하여최종적으로 금속-실리사이드층(200s)을 완성한다.
상기에서, 선택적 식각 공정은 SC-1과 SC-2 화학제를 이용한다. 2차 열처리 공정은 급속 열처리(RTP) 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 실시한다. SC-1 화학제는 NH4OH, H2O2및 DI의 혼합 용액이고, SC-2 화학제는 HCl, H2O2및 DI의 혼합 용액이다.
상기한 본 발명의 방법으로 형성되는 금속-실리사이드층(200s)은 실리콘 이온이 주입된 상태에서 최종 열처리하여 형성되기 때문에 실리콘 이온을 주입하지 않고 형성되는 종래 금속-실리사이드층보다 그레인이 작게 형성되므로 열안정성이 뛰어나 실리사이드층의 저항 특성이 좋아지며, 후속 열 공정에 대한 온도 선택의 폭이 넓어진다. 금속-실리사이드층(200s)의 열안정성 증대 및 작은 그레인으로 인하여 폴리실리콘 게이트 전극(24)의 면저항은 낮아진다. 또한, 소오스/드레인 접합부(29) 상의 금속-실리사이드층(200s)은 실리사이드용 금속층의 금속 이온이 실리콘 기판의 실리콘 이온과 반응으로 형성되는 것이 아니라 이온 주입에 의한 실리콘 이온과 반응하여 형성되기 때문에 실리콘 기판의 실리콘 이온 소모가 최소화되어 금속-실리사이드층(200s)의 계면과 소오스/드레인 접합부(29)와의 거리를 충분히 확보할 수 있게 되므로 누설 전류 특성이 개선된 소오스/드레인 접합부(29)를 얻을 수 있다.
한편, 상기한 본 발명의 실시예에서는 실리사이드용 금속층을 형성하고, 1차 열처리 공정을 실시한 후에 실리콘 이온 주입 공정을 진행하는 것을 설명하였으나, 1차 열처리 공정 전에 실리콘 이온 주입 공정을 진행하거나, 2차 열처리 공정 전에 실리콘 이온 주입 공정을 진행하여도 상기한 본 발명의 목적을 달성할 수 있다.
상술한 바와 같이, 본 발명은 실리사이드층의 열안정성을 증대시키면서 실리사이드층의 그레인을 작게 하여 폴리실리콘 게이트 전극의 면저항을 낮추고, 기판의 실리콘 이온 소모를 최소화하여 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있다.
Claims (11)
- 실리콘 기판에 게이트 산화층 및 폴리실리콘 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측벽에 절연 스페이서층을 형성한 후, 소오스/드레인 접합부를 형성하는 단계;상기 게이트 전극 및 상기 접합부를 포함한 전체 구조상에 실리사이드용 금속층을 형성하는 단계:1차 열처리 공정을 실시하여 상기 게이트 전극 및 상기 접합부의 표면에 금속-실리사이드층을 형성하는 단계;상기 금속-실리사이드층에 실리콘 이온을 주입하는 단계; 및선택적 식각 공정 및 2차 열처리 공정을 통해 상기 게이트 전극의 표면 및 상기 접합부의 표면 각각에 최종 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연 스페이서층 형성 전에 LDD 이온 주입 공정 및 헤일로 이온 주입 공정을 실시하여 상기 게이트 전극 양측의 상기 실리콘 기판에 LDD 이온 주입층 및 헤일로 이온 주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드용 금속층은 코발트를 사용하여 50Å ~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 1차 열처리 공정은 급속 열처리 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 이온 주입 공정은 실리콘 이온이 주입되는 최대 농도점이 상기 금속-실리사이드층 내가 되도록 1keV ~ 30keV의 이온 주입 에너지로 5E14 atoms/cm2~ 2E16 atoms/cm2이온 주입량으로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 선택적 식각 공정은 상기 1차 열처리 공정 후의 미반응 금속층을 제거하기 위하여 SC-1과 SC-2 화학제를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 2차 열처리 공정은 급속 열처리 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드용 금속층 증착 후에 캡핑층으로 Ti 또는 TiN을 증착하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 Ti는 80Å ~ 150Å의 두께로 증착하고, 상기 TiN는 150Å ~ 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 이온 주입 공정은 상기 1차 열처리 공정 전에 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 이온 주입 공정은 상기 2차 열처리 공정 전에 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |