KR20030041843A - 반도체집적회로장치의 제조방법 - Google Patents

반도체집적회로장치의 제조방법 Download PDF

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 반도체집적회로장치의 제조방법에 있어서 설계방법의 가일층 미세화에 확실하게 대응할 수 있도록 한다.
본 발명의 반도체집적회로장치의 제조방법은, 반도체웨이퍼 상에 절연막을 성막하고, 성막된 절연막 상에 기능소자 또는 배선을 포함하는 마스크패턴을 형성한다. 절연막의 성막 시에 이 절연막의 막 두께 또는 유전율에 발생하는 프로세스 변동량에 따라, 마스크패턴의 마스크 크기를 변경한다.

Description

반도체집적회로장치의 제조방법{FABRICATING METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 가일층 미세화에 대응 가능한 반도체집적회로의 제조방법에 관한 것이다.
종래, 1 개의 칩 상에 복수의 기능블록이 형성되는 경우에 있어서, 예를 들어 복수의 디지털기능회로블록에 각각 포함되는 MOS트랜지스터에 대하여, 서로 게이트 길이의 치수를 바꾸거나, 게이트 산화막의 막 두께를 바꾸거나 하는 것은 실행되고 있지 않다.
또 종래부터, 아날로그회로나 정전손상(ESD)에 의한 래치업 또는 파괴내압을 고려할 필요가 있는 회로의 I/O 패드부에 형성되는 트랜지스터의 설계룰 값을, 논리부의 설계룰 값과 바꾸는 일은 실행되고 있지만, 이는 적용될 전원전압 값이 양자간에서 다름에 의한 것이다.
한편, 1 개의 디지털 기능블록 내 또는 1 개의 아날로그 기능블록 내에서 프로세스 설계에 이용하는 설계룰 값을 바꾸는 일은 없다.
또 1 개의 웨이퍼 내에서 서로 다른 마스크에 의해 칩을 형성하거나, 서로 다른 칩 크기로 하거나, 서로 다른 기능을 조합시키거나, 서로 다른 성능을 목표로 설계한 각종 칩을 동일 웨이퍼에 의해 제조하는 일은 없다.
해마다 설계치수가 미세화되고, 1 개의 칩에 1 개의 설계룰을 적용시켜 행하는 칩 설계에는 이하에 나타내는 바와 같은 문제가 생긴다.
즉, 2001년에 0.13㎛인 설계룰이 2005년에는 0.10㎛로 될 예정이다. 이 0.10㎛의 설계룰로 설계하려면, 제조 시의 프로세스 가공 정밀도는 수 십㎚ 레벨의 정밀도가 필요해진다.
이 경우, 웨이퍼 주면의 영역(부위)에 의존한 프로세스 가공 정밀도의 편차, 즉 프로세스 변동량을, 1 개 칩 상에서의 영역(부위) 및 배치의 소밀관계 등을 모두 고려하여, 그 경우의 가공 정밀도 편차를 수 십㎚ 레벨로 제어하기는 커다란 난관이 될 것으로 예상된다.
가공 정밀도의 편차까지 고려한 설계룰을 적용하면 설계마진이 극적으로 감소하므로, 수율이 크게 저하된다. 이 때문에, 미세화를 도모함으로써 칩의 제조원가가 급격하게 상승하게 된다.
본 발명은 상기와 같이 예측되는 문제에 감안하여, 설계 치수를 더욱 미세화하는 데에 확실하게 대응할 수 있도록 하는 것을 목적으로 한다.
도 1은 본 발명 제 1 실시형태의 제 1 실시예에 관한 반도체집적회로장치의 제조방법이며, 게이트 절연막에 발생하는 프로세스 변동량을, 적용(가공)하는 게이트길이에 의해 억제하는 방법을 설명한 그래프.
도 2는 본 발명 제 1 실시형태의 제 2 실시예에 관한 반도체집적회로장치의 제조방법이며, 다층 배선층의 배선용량을 나타내는 모식적 구성단면도.
도 3의 (a)~(c)는 본 발명 제 1 실시형태의 제 2 실시예에 관한 반도체집적회로장치의 제조방법이며, 다단 지연회로의 접속단 수를 변경하는 배선접속 패턴을 모식적으로 나타내는 회로도.
도 4의 (a) 및 (b)는 본 발명의 제 2 실시형태에 관한 반도체집적회로장치의 제조방법을 나타내며, (a)는 로트별 게이트 절연막의 막 두께를 나타내는 그래프이고, (b)는 게이트 절연막의 막 두께에 따라, 적용시키는 레티클을 변경하는 양상을 모식적으로 나타내는 도.
도 5의 (a) 및 (b)는 본 발명의 제 3 실시형태에 관한 반도체집적회로장치의 제조방법을 나타내며, (a)는 웨이퍼별 게이트 절연막의 막 두께를 나타내는 그래프이고, (b)는 게이트 절연막의 막 두께에 따라, 적용시키는 레티클을 변경하는 양상을 모식적으로 나타내는 도.
도 6의 (a) 및 (b)는 본 발명의 제 4 실시형태의 제 2 실시예에 관한 반도체집적회로장치의 제조방법을 나타내며, (a)는 반도체웨이퍼 상에 형성되는 게이트 절연막의 막 두께 분포를 나타내는 평면도 및 단면도이고, (b)는 반도체웨이퍼의 주면을 가상영역에 구획시킨 평면도.
도 7의 (a)~(c)는 본 발명 제 5 실시형태에 관한 반도체집적회로장치의 제조방법에 이용하는 반도체로 이루어지는 동체(BODY)를 나타내는 사시도이며, (d)는 리소그래피공정에 있어서 초점심도의 동체표면 형상의존성을 나타내는 그래프이고, (e)는 에칭공정에 있어서 에칭속도의 동체표면 형상의존성을 나타내는 그래프.
도 8의 (a) 및 (b)는 본 발명의 제 6 실시형태에 관한 반도체집적회로장치의 제조방법을 나타내며, (a)는 반도체웨이퍼 상에 형성되는 게이트 절연막의 막 두께 분포를 나타내는 평면도 및 단면도이고, (b)는 반도체웨이퍼의 주면을 서로 면적이 다른 칩 형성영역에 구획시킨 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 층간절연막 11 : 제 1 배선층
12 : 제 2 배선층 13A :제 1 지연회로
13B :제 2 지연회로 13C :제 3 지연회로
14A :제 1 배선접속 패턴(배선패턴) 14B :제 2 배선접속 패턴(배선패턴)
14C :제 3 배선접속 패턴(배선패턴) 20A, 22A :제 1 그룹
20B, 22B :제 2 그룹 20C, 22C :제 3 그룹
21A, 23A : 제 1 레티클 21B, 23B : 제 2 레티클
21C, 23C : 제 3 레티클 25 : 반도체웨이퍼
25a : 중앙부 25b : 주연부
26 : 가상영역 27 : 제 1 칩 형성영역
28 : 제 2 칩 형성영역
상기 목적을 달성하기 위해, 본 발명에 관한 제 1 반도체집적회로장치의 제조방법은, 반도체웨이퍼 상에 절연막을 형성하는 제 1 공정과, 절연막 상에 기능소자 또는 배선을 포함하는 마스크패턴을 형성하고, 형성된 마스크패턴을 이용하여 절연막을 패터닝하는 제 2 공정을 구비하며, 제 2 공정에 있어서, 적어도 제 1 공정에 의하여 절연막의 막 두께 또는 유전율에 발생하는 프로세스 변동량에 따라 마스크패턴의 마스크 치수를 변경하는 것을 특징으로 한다.
제 1 반도체집적회로장치의 제조방법에 의하면, 제 2 공정에 있어서 적어도 제 1 공정에 의해 절연막의 막 두께 또는 유전율에 발생하는 프로세스 변동량에 따라, 기능소자 또는 배선을 포함하는 마스크패턴의 마스크 치수를 변경하므로, 형성된 절연막의 막 두께 또는 유전율에 편차가 발생했다 하더라도, 원하는 전기적특성을 갖는 기능소자 또는 배선을 형성할 수 있다. 그 결과, 반도체웨이퍼 상에서의 프로세스 변동량을 실질적으로 억제할 수 있으므로, 소자 등의 미세화에 대응할 수 있다.
제 1 반도체집적회로장치의 제조방법에 있어서, 절연막이 트랜지스터용 게이트 절연막인 것이 바람직하다.
또 제 1 반도체집적회로장치의 제조방법에 있어서, 절연막이 서로 다른 배선층끼리의 사이에 형성되는 층간절연막인 것이 바람직하다.
제 1 반도체집적회로장치의 제조방법은, 반도체웨이퍼를 복수의 칩 형성영역으로 구획하는 공정을 추가로 구비하며, 제 2 공정이 각 칩 형성영역별로 절연막의 막 두께 또는 유전율을 측정하는 공정을 포함하는 것이 바람직하다.
제 1 반도체집적회로장치의 제조방법에 있어서, 마스크패턴이 트랜지스터 형성용 게이트패턴이며, 제 2 공정에서 게이트 패턴의 게이트 길이 치수를 변경하는 것이 바람직하다.
또 제 1 반도체집적회로장치의 제조방법에 있어서, 마스크패턴이 복수의 지연회로끼리 서로 접속되는 배선패턴이며, 제 2 공정에서 배선패턴을 변경하는 것이 바람직하다.
제 1 반도체집적회로장치의 제조방법에 있어서, 제 2 공정이, 절연막의 막 두께 또는 유전율을 모니터 가능하게 하는 모니터 패턴을 형성하는 공정을 포함하는 것이 바람직하다.
본 발명에 관한 제 2 반도체집적회로장치의 제조방법은, 각각이 소정 매수의 반도체웨이퍼를 포함하는 복수의 로트를 준비하는 제 1 공정과, 각 반도체웨이퍼 상에 절연막을 형성하는 제 2 공정과, 각 반도체웨이퍼의 절연막 상에 기능소자 또는 배선을 포함하는 마스크패턴을 형성하고, 형성된 마스크패턴을 이용하여 절연막별로 패터닝하는 제 3 공정을 구비하며, 제 3 공정에서, 제 2 공정에 의하여 절연막의 막 두께 또는 유전율에 발생하는 프로세스 변동량에 따라 로트별로 마스크패턴의 마스크 치수를 변경한다.
제 2 반도체집적회로장치의 제조방법에 의하면, 제 3 공정에서, 제 2 공정에 의해 절연막의 막 두께 또는 유전율에 발생하는 프로세스 변동량에 따라 로트별로 마스크패턴의 마스크 치수를 변경하므로, 본 발명의 제 1 반도체집적회로장치의 제조방법과 마찬가지의 효과가 얻어지는 위에, 로트 단위로 반도체웨이퍼 상에서의 프로세스 변동량을 억제할 수 있다.
제 2 반도체집적회로장치의 제조방법에 있어서, 제 3 공정이, 반도체웨이퍼별로 절연막의 막 두께 또는 유전율을 측정하는 공정을 포함하는 것이 바람직하다.
제 2 반도체집적회로장치의 제조방법은, 각 반도체웨이퍼를 복수의 칩 형성영역으로 구획하는 공정을 추가로 구비하며, 제 3 공정이, 반도체웨이퍼의 각 칩 형성영역별로 절연막의 막 두께 또는 유전율을 측정하는 공정을 포함하는 것이 바람직하다.
본 발명에 관한 제 3 반도체집적회로장치의 제조방법은, 다면체 형상을 갖는 동체의 각 면상에 절연막을 형성하는 제 1 공정과, 절연막 상에 기능소자 또는 배선을 포함하는 마스크패턴을 형성하고, 형성된 마스크패턴을 이용하여 절연막을 패터닝하는 제 2 공정을 구비하며, 제 2 공정은 동체의 각 면별로 절연막의 막 두께 또는 유전율을 측정하여 각 면별로 마스크패턴의 마스크 치수를 변경한다.
제 3 반도체집적회로장치의 제조방법에 의하면, 통상 이용되는 판상 반도체기판에 한정되지 않고 다면체의 동체라도, 본 발명의 제 1 반도체집적회로장치의 제조방법과 마찬가지의 효과를 얻을 수 있다.
본 발명에 관한 제 4 반도체집적회로장치의 제조방법은, 반도체웨이퍼 상에 서로 크기가 다른 칩 형성영역을 형성한다.
제 4 반도체집적회로장치의 제조방법에 의하면, 웨이퍼 상에서 성막되는 막의 두께에 프로세스변동에 의한 편차가 발생했다 하더라도, 반도체웨이퍼 상에 서로 크기가 다른 칩 형성영역을 형성하므로, 반도체웨이퍼 상에서의 편차 정도가 작은 영역에 상대적으로 면적이 큰 칩 형성영역을 구획하는 한편, 편차 정도가 큰 영역에 상대적으로 면적이 작은 칩 형성영역을 구획하면 프로세스 변동량을 실질적으로 억제할 수 있다. 그 결과, 소자 등의 미세화에 대응할 수 있다.
본 발명에 관한 제 5 반도체집적회로장치의 제조방법은, 복수의 칩 형성영역을 갖는 반도체웨이퍼 상에, 기능소자 또는 배선을 구성하는 막형상 부재를 형성하는 제 1 공정과, 소정 형상을 갖는 마스크패턴을 이용하여 막형상 부재를 패터닝하는 제 2 공정을 구비하며, 제 2 공정에 있어서, 칩 형성영역별로 마스크패턴의 마스크 치수가 다르다.
제 5 반도체집적회로장치의 제조방법에 의하면, 제 2 공정에 있어서 칩 형성영역별로 마스크패턴의 마스크 치수가 다르므로, 막형상 부재의 패터닝 시에, 제 1 공정에서 막형상 부재에 발생한 프로세스 변동량을 실질적으로 억제할 수 있으므로, 소자 등의 미세화에 대응할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시형태)
(제 1 실시형태)
본 발명의 제 1 실시형태에 대하여 도면을 참조하면서 설명하기로 한다.
상술한 바와 같이 종래는, 반도체집적회로장치의 제조 시에 있어서 리소그래피공정에 이용되는 마스크는 1 개의 반도체웨이퍼에 대하여 1 종류이다. 때문에 반도체웨이퍼 상에 성막된 절연막의 막 두께 또는 유전율 값의 프로세스에 기인하는 프로세스 변동량이, 반도체웨이퍼 상에 형성되는 트랜지스터의 전류특성 또는 배선용량의 변동량에 미치는 영향이 무시할 수 없게 되어 가고있다.
(제 1 실시예)
제 1 실시예는 절연막의 일례로서 게이트 절연막을 든다.
전계효과형 트랜지스터의 전류능력(Ids)은, 수학식 1에 나타내는 바와 같이 게이트 절연막의 두께(Tox)와 게이트 길이(Lg)의 함수로 이루어진다.
여기서 Wg는 게이트 폭, Lg는 게이트 길이, ε은 절연막 유전율, Tox는 게이트 절연막의 막 두께를 나타내며, Vgs는 게이트·소스간 전위, Vds는 드레인·소스간 전위를 나타낸다. 또 β는 상수이다.
일례로서, 도 1에 나타내는 바와 같이 로트(＃1)에서, 게이트 절연막의 막 두께(Tox)가 소정 값보다 큰 경우에는 게이트 길이(Lg)를 작게 하고, 반대로 로트(＃2)와 같이 게이트 절연막의 막 두께(Tox)가 소정 값보다 작은 경우에는 게이트 길이(Lg)를 크게 하면, 식 1로부터 프로세스 변동량을 억제할 수 있음을 알 수 있다. 또 식 1로부터 트랜지스터의 게이트 폭(Wg) 값을 조정함으로써도, Ids의 편차를 억제할 수 있음을 알 수 있다.
이와 같이 트랜지스터의 게이트 길이(Lg) 및 게이트 폭(Wg)은, 마스크패턴의 패턴 치수에 의해 수정할 수 있다. 따라서 여러 가지 패턴 치수를 갖는 마스크를 준비해두고, 트랜지스터의 전기적특성이 최적화되는 마스크를 선택함으로써, 게이트 절연막 두께(Tox)의 프로세스 변동량 및 웨이퍼 상에서의 편차를 실질적으로 억제할 수 있다.
(제 2 실시예)
다음으로 절연막의 다른 예로서, 다층배선에서의 층간절연막을 든다.
도 2는 제 1 배선층(11)과 그 위의 제 2 배선층(12) 사이에 형성된, 예를 들어 산화실리콘으로 된 층간절연막(10)의 단면구성을 나타낸다. 도 2에 나타내는 바와 같이, 각 배선층(11, 12) 사이의 배선용량은 층간절연막(10)의 막 두께(t0)에 의존한다. 이 배선용량은 각 신호의 배선지연량을 변동시키므로, 결과적으로 신호전송 지연량을 변동시킨다. 따라서 도 3에 나타내는 바와 같이, 각 지연회로(13A, 13B, 13C)끼리의 접속 수, 즉 단 수를 변경함으로써 신호전송 지연량의 변동을 억제할 수 있다.
예를 들어 도 3의 (a)는 3 단의 지연회로(13A, 13B, 13C) 중 제 1 지연회로(13A)만을 접속하는 제 1 배선접속패턴(14A)이며, 도 3의 (b)는 제 1 지연회로(13A) 및 제 2 지연회로(13B)를 접속하는 제 2 배선접속패턴(14B)이고, 도 3의 (c)는 제 1 지연회로(13A), 제 2 지연회로(13B) 및 제 3 지연회로(13C) 모두를 접속하는 제 2 배선접속패턴(14C)이다. 이로써 각 배선접속패턴(14A, 14B, 14C) 중 어느 것을 선택하는가에 의해, 프로세스변동에 의한 층간절연막(10) 막 두께(t0)의 편차를 실질적으로 억제할 수 있다.
그 결과, 층간절연막(10)의 막 두께(t0)가 소정 값보다 작은 경우에는 배선용량이 상대적으로 커져 신호전송 지연량이 증대하므로, 예를 들어 제 1 배선접속패턴(14A)을 적용한다. 반대로 막 두께(t0)가 소정 값을 초과하는 경우에는 배선용량이 상대적으로 작아져 신호전송 지연량이 감소하므로, 예를 들어 제 3 배선접속패턴(14C)을 적용한다.
이와 같이 제 1 실시형태에 있어서는, 마스크를 1 종류가 아니라 프로세스 변동량의 분포에 따라, 패턴 치수가 각각 다른 복수의 마스크를 나누어 사용함으로써, 트랜지스터의 전류특성 또는 배선용량의 변동량을 억제할 수 있다.
따라서 동일패턴의 마스크라도, 복수의 마스크를 여분을 두고 준비해야 하므로 제조원가가 상승하게 되기는 하지만, 프로세스 변동량을 억제함으로써 칩 수율이 향상하므로, 비용 면에서 거의 문제가 되지 않는다.
(제 2 실시형태)
이하, 본 발명의 제 2 실시형태에 대하여 도면을 참조하면서 설명한다.
제 2 실시형태는, 예를 들어 25 장의 반도체웨이퍼를 포함하는 로트별로, 반도체웨이퍼 상에 성막시킨 게이트 절연막의 막 두께 또는 유전율을 측정하고, 측정한 값의 평균값을 각 로트별로, 후공정인 게이트 절연막의 마스크패턴 크기의 선택에 이용한다. 여기서 게이트 절연막의 막 두께는, 타원계(ellipsometer) 또는 광간섭식 막두께 측정장치 등으로 측정할 수 있다.
도 4의 (a)는 8 로트분(＃0~＃7)의 게이트 절연막 두께(Tox)의 평균값을 나타낸다. 도 4의 (a)에 나타내는 바와 같이, 로트(＃1, ＃4, ＃7)에 포함되는 게이트 절연막의 평균값은 제 1 소정값(T1)보다 작으며, 로트(＃2, ＃5)에 포함되는 게이트 절연막의 평균값은 제 1 소정값(T1)과 제 2 소정값(T2) 사이에 있고, 나머지 로트(＃0, ＃3, ＃6)에 포함되는 게이트 절연막의 평균값은 제 2 소정값(T2)보다 크다.
여기서 도 4의 (b)에 나타내는 바와 같이, 로트(＃1, ＃4, ＃7)에 포함되는 반도체웨이퍼군을 제 1 그룹(20A)으로 하고, 로트(＃2, ＃5)에 포함되는 반도체웨이퍼군을 제 2 그룹(20B)으로 하며, 로트(＃0, ＃3, ＃6)에 포함되는 반도체웨이퍼군을 제 3 그룹(20C)으로 한다.
또한 제 1 그룹(20A)에 대해서는 제 1 레티클(마스크)(21A)을 이용하여 패터닝하며, 제 2 그룹(20B)에 대해서는 제 2 레티클(마스크)(21B)을 이용하여 패터닝하고, 제 3 그룹(20C)에 대해서는 제 3 레티클(마스크)(21C)을 이용하여 패터닝한다. 여기서, 각 레티클에 기술한 "F"는 구경 비의 역수를 표시하는 값을 나타낸다.
이들 3 종류의 레티클(21A, 21B, 21C)을, 제 1 실시형태에서 설명한 바와 같이, 트랜지스터의 게이트 길이(Lg) 또는 게이트 폭(Wg)에 각각 다른 값을 설정하여 트랜지스터의 구동능력을 조정함으로써, 게이트 절연막 두께의 프로세스 변동량을 억제할 수 있다.
또한 층간절연막 두께의 프로세스변동도 고려하여, 일례로서 3 종류의 게이트 길이와 3 종류의 지연회로용 배선접속패턴을 준비하면, 모두 9 가지의 변동패턴을 갖는 마스크를 적용할 수 있다.
그리고 게이트 절연막의 막 두께(Tox)는, 상술한 바와 같은 광학적인 측정방법에 한정되지 않으며, 전기적으로 용량을 측정하고, 게이트 절연막을 구성하는 재로의 유전율로부터 환산해도 얻을 수 있다.
또 제 1 그룹(20A) 등의 그룹 구분은 로트 단위로 행하지만, 로트 사이에 걸쳐지는 그룹 구분을 해도 된다.
(제 3 실시형태)
이하, 본 발명의 제 3 실시형태에 대하여 도면을 참조하면서 설명한다.
제 3 실시형태는, 로트 단위가 아니라, 각 반도체웨이퍼별로 게이트 절연막의 막 두께 또는 유전율을 측정하고, 측정한 값을 각 반도체웨이퍼별로 게이트 절연막의 마스크패턴 크기의 선택에 이용한다. 여기서도 게이트 절연막의 막 두께는 타원계로 측정한다.
도 5의 (a)는 8 장분(＃0~＃7)의 반도체웨이퍼의 각 게이트 절연막 두께(Tox)를 나타낸다. 도 5의 (a)에 나타내는 바와 같이, 웨이퍼(＃1, ＃4, ＃7)에 포함되는 게이트 절연막의 값은 제 1 소정값(T1)보다 작으며, 웨이퍼(＃2, ＃5)에 포함되는 게이트 절연막의 값은 제 1 소정값(T1)과 제 2 소정값(T2) 사이에 있고, 나머지 웨이퍼(＃0, ＃3, ＃6)에 포함되는 게이트 절연막의 값은 제 2 소정값(T2)보다 크다.
여기서 도 5의 (b)에 나타내는 바와 같이, 웨이퍼(＃1, ＃4, ＃7)를 제 1 그룹(22A)으로 하고, 웨이퍼(＃2, ＃5)를 제 2 그룹(22B)으로 하며, 웨이퍼(＃0,＃3, ＃6)를 제 3 그룹(22C)으로 한다.
또한 제 1 그룹(22A)에 대해서는 제 1 레티클(마스크)(23A)을 이용하여 패터닝하며, 제 2 그룹(22B)에 대해서는 제 2 레티클(마스크)(23B)을 이용하여 패터닝하고, 제 3 그룹(22C)에 대해서는 제 3 레티클(마스크)(23C)을 이용하여 패터닝한다.
이들 3 종류의 레티클(23A, 23B, 23C)을, 제 1 실시형태에서 설명한 바와 같이, 트랜지스터의 게이트 길이(Lg) 또는 게이트 폭(Wg)에 각각 다른 값을 설정하여 트랜지스터의 구동능력을 조정함으로써, 게이트 절연막 두께의 프로세스 변동량을 억제할 수 있다.
또한 층간절연막 두께의 프로세스변동도 고려하여, 일례로서 3 종류의 게이트 길이와 3 종류의 지연회로용 배선접속패턴을 준비하면, 모두 9 가지의 변동패턴을 갖는 마스크를 적용할 수 있다.
그리고 게이트 절연막의 막 두께(Tox)는, 상술한 바와 같은 광학적인 측정방법에 한정되지 않으며, 전기적으로 유전율을 측정해도 얻을 수 있다.
또 제 1 그룹(22A) 등의 그룹 구분은 동일 로트를 상정하지만, 로트 사이에 걸쳐지는 그룹 구분을 해도 된다.
(제 4 실시형태)
이하 본 발명의 제 4 실시형태에 대하여 설명하기로 한다.
제 4 실시형태는 1 개 반도체웨이퍼의 칩 형성영역 또는 소정 영역에 게이트 절연막의 막 두께 또는 유전율을 측정하는 모니터패턴을 형성하고, 모니터패턴의측정값을 게이트 절연막의 마스크패턴 크기의 선택에 이용한다.
(제 1 실시예)
제 1 실시예는 1 개 반도체웨이퍼 상의 각 칩 형성영역별로, 또는 복수의 칩 형성영역에 대하여 수 개소, 예를 들어 5 개의 칩 형성영역에 대하여 5 개소에, 게이트 절연막의 막 두께를 측정하기 위한, 이 게이트 절연막과 동일 공정으로 성막된 동일 절연막으로 되며, 예를 들어 20㎛ ×20㎛의 정방형 모니터패턴을 형성한다.
모니터패턴의 막 두께를 측정하기 위해서는, 타원계 등을 이용해도 되며, 용량을 전기적으로 측정하여 유전율로부터 환산해도 된다.
이로써, 적용할 마스크패턴에, 트랜지스터의 게이트 길이(Lg) 또는 게이트 폭(Wg)에 각각 다른 값을 설정하여 트랜지스터의 구동능력을 조정함으로써, 게이트 절연막 두께의 프로세스 변동량 및 신호전송 지연량을 억제할 수 있다.
또 퇴적시키는 절연막은 게이트 절연막에 한정되지 않고, 층간절연막이라도 되며, 이 경우에는 다단 지연회로의 배선접속패턴에 각각 다른 패턴을 설정하면 된다.
(제 2 실시예)
제 2 실시예는, 반도체웨이퍼의 칩 형성영역에 한정되지 않고 반도체웨이퍼의 주면을 매트릭스형태의 가상영역으로 구획해두고, 이 가상영역별로 게이트 절연막 두께 또는 유전율을 측정하여, 측정한 값을 게이트 절연막의 마스크패턴 크기의 선택에 이용한다.
예를 들어 도 6의 (a)에 나타내는 바와 같이, 반도체웨이퍼(25) 주연부(25b)의 게이트 절연막 두께가 그 중앙부(25a)의 막 두께보다 크다고 한다.
이 경우, 도 6의 (b)에 나타내는 바와 같이, 반도체웨이퍼(25)의 주면을 매트릭스형태 가상영역(26)으로 구획시킨다.
또한 층간절연막 두께의 프로세스변동도 고려하여, 이 각 가상영역(26)에 대하여 마스크패턴으로서, 예를 들어 3 종류의 게이트 길이와 3 종류의 지연회로용 배선접속패턴을 준비하면, 모두 9 가지의 변동패턴을 갖는 마스크를 적용할 수 있다. 이로써, 게이트 절연막의 막 두께 및 신호전송 지연량의 프로세스 변동량을 억제할 수 있다.
(제 5 실시형태)
이하 본 발명의 제 5 실시형태에 대하여 도면을 참조하면서 설명한다.
제 5 실시형태는 도 7의 (a)~(c)에 나타내는 바와 같이, 다면체형 반도체로 된 동체의 상면, 저면 및 측면별로 절연막의 막 두께 또는 유전율을 측정하고, 각 면별로 측정한 값을, 후공정인 절연막의 마스크패턴 크기의 선택에 이용한다.
종래, 반도체집적회로장치를 형성하는 반도체웨이퍼는 절단된 판상형(101)이며, 평탄한 주면만을 이용한다.
그러나 웨이퍼의 대구경화는, 앞으로 프로세스장치의 대면적화에 대한 균일성의 점에서 정체상태에 빠질 우려가 있으므로, 동체의 형상도, 구체형상 동체가 이미 이용되고있는 점도 고려하면, 직방체형(102) 또는 원주형(103) 등 여러 가지 다면체형상의 동체가 근간에 등장할 가능성이 있다.
이 때 등방성의 프로세스처리가 실시된다 하더라도 도 7의 (d) 및 (e)에 나타내는 바와 같이, 다면체 각면의 초점심도 및 에칭속도는 동일하지 않다. 따라서 성막처리 및 가공처리 등의 프로세스를 균일하게 실행할 수 있는 가능성은 작다.
그래서 제 5 실시형태와 같이 ,마스크 패턴을 다면체의 각면별로 그룹 구분함으로써, 다면체로 구성된 반도체 동체 각 면의 프로세스 변동량에 의존하는 편차를 억제하는 것이 가능해진다.
(제 6 실시형태)
이하, 본 발명의 제 6 실시형태에 대하여 도면을 참조하면서 설명한다.
제 6 실시형태는 도 8에 나타내는 바와 같이, 1 개의 반도체웨이퍼 상에 서로 다른 칩 크기의 칩 형성영역이 형성되는 것을 특징으로 한다.
예를 들어 8의 (a)에 나타내는 바와 같이, 반도체웨이퍼(25) 주연부(25b)의 게이트 절연막 두께가 그 중앙부(25a)의 막 두께보다 크다고 한다.
이 경우, 제 6 실시형태에서는 도 8의 (b)에 나타내는 바와 같이, 반도체웨이퍼(25)의 중앙부(25a)에는 칩 면적이 상대적으로 큰 제 1 칩 형성영역(27)을 구획하고, 주연부(25b)에는 칩 면적이 상대적으로 작은 제 2 칩 형성영역(28)을 구획한다.
예를 들어 제 1 칩 형성영역(27)은 배선 길이가 상대적으로 길어지므로 칩별 프로세스 변동량에 대한 동작마진이 민감하게, 즉 작아진다.
따라서 도 8의 (a)에 나타내는 바와 같이, 반도체웨이퍼(25)의 프로세스 변동량이 큰 주연부(25b)에는, 배선 길이의 영향이 작은 제 2 칩 형성영역(28)을 배치한다. 반대로 프로세스 변동량이 작은 중앙부(25a)에는, 배선 길이의 영향이 나타나기 쉬운 칩 크기를 갖는 제 1 칩 형성영역(27)을 배치한다.
이와 같이 반도체웨이퍼(25) 상에서 프로세스 변동량이 큰 주연부(25b)에는, 상대적으로 칩 면적이 작음으로써 그 동작마진이 큰 제 2 칩 형성영역(28)을 배치한다.
이로써, 프로세스 변동량이 큰 주연부(25b)로부터 형성되는 제 2 칩 형성영역(28)에 형성되는 반도체집적회로장치라도, 원하는 동작특성을 확실하게 달성할 수 있다. 그 결과 1 개의 반도체웨이퍼(25)에 있어서, 프로세스 변동량에 의한 절연막 두께의 변동이 억제되게 된다.
그리고 이와 반대로 반도체웨이퍼(25)의 중앙부(25a) 쪽이, 그 주연부(25b)보다 프로세스 변동량이 큰 경우에는 중앙부(25a)에 상대적으로 면적이 작은 제 2 칩 형성영역(28)을 배치하고, 주연부(25b)에 상대적으로 면적이 큰 제 1 칩 형성영역(27)을 배치하면 된다.
또 반도체웨이퍼(25) 상에 형성하는 막은 게이트 절연막에 한정되지 않으며, 성막 시에 프로세스변동을 받는 막이면 되고, 예를 들어 층간절연막 또는 배선형성용 도체막이라도 된다.
본 발명에 관한 반도체집적회로장치의 제조방법에 의하면, 프로세스 변동량에 따라 마스크패턴의 마스크 치수를 변경하므로, 형성된 절연막의 막 두께 또는 유전율에 변동이 발생했더라도, 원하는 전기적특성을 얻을 수가 있다. 그 결과, 반도체웨이퍼 상의 프로세스 변동량을 실질적으로 억제할 수 있으므로, 소자 등의 미세화에 대응할 수 있다.

Claims (13)

  1. 반도체웨이퍼 상에 절연막을 형성하는 제 1 공정과,
    상기 절연막 상에 기능소자 또는 배선을 포함하는 마스크패턴을 형성하고, 형성된 마스크패턴을 이용하여 상기 절연막을 패터닝하는 제 2 공정을 구비하며,
    상기 제 2 공정에 있어서, 적어도 상기 제 1 공정에 의하여 상기 절연막의 막 두께 또는 유전율에 발생하는 프로세스 변동량에 따라, 상기 마스크패턴의 마스크 치수를 변경하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막은, 트랜지스터용 게이트 절연막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막은, 서로 다른 배선층끼리의 사이에 형성되는 층간절연막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 반도체웨이퍼를, 복수의 칩 형성영역으로 구획하는 공정을 추가로 구비하며,
    상기 제 2 공정은, 상기 각 칩 형성영역별로, 상기 절연막의 막 두께 또는 유전율을 측정하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 마스크패턴은 트랜지스터 형성용 게이트패턴이며,
    상기 제 2 공정에 있어서, 상기 게이트 패턴의 게이트 길이 치수를 변경하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 마스크패턴은, 복수의 지연회로끼리 서로 접속되는 배선패턴이며,
    상기 제 2 공정에 있어서, 상기 배선패턴을 변경하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 2 공정은, 상기 절연막의 막 두께 또는 유전율을 모니터 가능하게 하는 모니터 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  8. 각각이 소정 매수의 반도체웨이퍼를 포함하는 복수의 로트를 준비하는 제 1공정과,
    상기 각 반도체웨이퍼 상에 절연막을 형성하는 제 2 공정과,
    상기 각 반도체웨이퍼의 절연막 상에, 기능소자 또는 배선을 포함하는 마스크패턴을 형성하고, 형성된 마스크패턴을 이용하여 상기 절연막별로 패터닝하는 제 3 공정을 구비하며,
    상기 제 3 공정에 있어서, 상기 제 2 공정에 의하여 상기 절연막의 막 두께 또는 유전율에 발생하는 프로세스 변동량에 따라, 상기 로트별로, 상기 마스크패턴의 마스크 치수를 변경하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 3 공정은, 상기 반도체웨이퍼별로, 상기 절연막의 막 두께 또는 유전율을 측정하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 각 반도체웨이퍼를 복수의 칩 형성영역으로 구획하는 공정을 추가로 구비하며,
    상기 제 3 공정은, 상기 반도체웨이퍼의 각 칩 형성영역별로, 상기 절연막의 막 두께 또는 유전율을 측정하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  11. 다면체 형상을 갖는 동체의 각 면상에 절연막을 형성하는 제 1 공정과,
    상기 절연막 상에 기능소자 또는 배선을 포함하는 마스크패턴을 형성하고, 형성된 마스크패턴을 이용하여 상기 절연막을 패터닝하는 제 2 공정을 구비하며,
    상기 제 2 공정은, 상기 동체의 각 면별로 상기 절연막의 막 두께 또는 유전율을 측정하고, 상기 각 면별로 상기 마스크패턴의 마스크 치수를 변경하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  12. 반도체웨이퍼 상에, 서로 크기가 다른 칩 형성영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  13. 복수의 칩 형성영역을 갖는 반도체웨이퍼 상에, 기능소자 또는 배선을 구성하는 막 형상 부재를 형성하는 제 1 공정과,
    소정 형상을 갖는 마스크패턴을 이용하여, 상기 막 형상 부재를 패터닝하는 제 2 공정을 구비하며,
    상기 제 2 공정에 있어서, 상기 칩 형성영역별로, 상기 마스크패턴의 마스크 치수가 다른 것을 특징으로 하는 반도체집적회로장치의 제조방법.
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