KR20030033132A - a thin film transistor array panel of using poly silicon - Google Patents

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Abstract

PURPOSE: A polycrystalline silicon TFT(Thin Film Transistor) substrate and a manufacturing method thereof are provided to reduce the thickness of an interlayer dielectric while preventing parasitic capacitance from increasing by using a low dielectric constant CVD(Chemical Vapor Deposition) layer as the interlayer dielectric. CONSTITUTION: A polycrystalline silicon layer(200) is formed on a transparent insulation substrate(100). The polycrystalline silicon layer(200) is covered with a gate insulation layer(300). A gate electrode(410) is formed on the gate insulation layer(300). The gate electrode(410) is enclosed with a first interlayer dielectric(500). At this time, a low dielectric constant CVD layer is used as the first interlayer dielectric(500). The polycrystalline silicon layer(200) includes a doped region formed with a source and drain region(210,230), and an undoped channel region(220) located between the source and drain region(210,230).

Description

다결정 규소 박막 트랜지스터 기판 및 그 제조 방법{a thin film transistor array panel of using poly silicon}Polycrystalline silicon thin film transistor substrate and its manufacturing method {a thin film transistor array panel of using poly silicon}

본 발명은 다결정 규소를 사용하는 박막 트랜지스터 기판 및 그 제조 방법에관한 것이다.The present invention relates to a thin film transistor substrate using polycrystalline silicon and a method of manufacturing the same.

박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 제2 층간 절연막 등으로 이루어져 있다. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 제2 층간 절연막 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.The thin film transistor substrate is used as a circuit board for independently driving each pixel in a liquid crystal display device, an organic EL (electro luminescence) display device, or the like. The thin film transistor substrate includes a scan signal line or a gate line for transmitting a scan signal and an image signal line or data line for transmitting an image signal, a thin film transistor connected to the gate line and a data line, and a pixel connected to the thin film transistor. And an electrode, a gate insulating film covering and insulating the gate wiring, and a second interlayer insulating film covering and insulating the thin film transistor and the data wiring. The thin film transistor includes a semiconductor layer forming a gate electrode and a channel which are part of the gate wiring, a source electrode and a drain electrode which are part of the data wiring, a gate insulating film, a second interlayer insulating film, and the like. The thin film transistor is a switching device that transfers or blocks an image signal transmitted through a data line to a pixel electrode according to a scan signal transmitted through a gate line.

그러면, 첨부한 도면을 참고로 하여 박막 트랜지스터를 사용하는 액정 표시 장치의 구동 원리에 대하여 설명한다.Next, a driving principle of a liquid crystal display using a thin film transistor will be described with reference to the accompanying drawings.

도 1은 독립 배선 방식의 박막 트랜지스터 기판을 사용하는 액정 표시 장치의 등가 회로도이다.1 is an equivalent circuit diagram of a liquid crystal display using a thin film transistor substrate of an independent wiring method.

가로 방향의 다수의 게이트선(G1, G2)과 세로 방향의 다수의 데이터선(D1, D2, D3)이 배열되어 있고, 게이트선(G1, G2)과 데이터선(D1, D2, D3)이 교차하여 화소 영역을 이루며, 화소 영역을 가로지르는 형태로 유지 전극용 배선(COM1,COM2)이 배열되어 있다. 화소 영역 내에는 박막 트랜지스터(TFT)가 형성되어 있는데, 박막 트랜지스터(TFT)의 게이트 단자(g)는 게이트선(G1, G2)과 연결되어 있고, 소스 및 드레인 단자(s, d)는 각각 데이터선(D1, D2, D3) 및 액정 축전기(LC)와 연결되어 있다. 또한 드레인 단자(d)와 유지 전극용 배선(COM1, COM2) 사이에는 유지 축전기(STG)가 연결되어 있으며, 액정 축전기(LC)의 다른 쪽 단자에는 공통 전압(Vcom)이 인가된다.The plurality of gate lines G1 and G2 in the horizontal direction and the plurality of data lines D1, D2 and D3 in the vertical direction are arranged, and the gate lines G1 and G2 and the data lines D1, D2 and D3 are arranged. The storage electrode wirings COM1 and COM2 are arranged so as to cross each other to form a pixel region and to cross the pixel region. A thin film transistor TFT is formed in the pixel region, and the gate terminal g of the thin film transistor TFT is connected to the gate lines G1 and G2, and the source and drain terminals s and d are respectively provided with data. It is connected to the lines D1, D2, and D3 and the liquid crystal capacitor LC. The storage capacitor STG is connected between the drain terminal d and the storage electrode wirings COM1 and COM2, and a common voltage V com is applied to the other terminal of the liquid crystal capacitor LC.

게이트선(G1)을 통해 박막 트랜지스터(TFT)의 게이트 단자(g)에 열림 전압이 인가되면 데이터선(D1, D2, D3)의 화상 신호가 박막 트랜지스터(TFT)를 통해 액정 축전기(LC) 및 유지 축전기(STG) 내로 들어가 액정 축전기(LC) 및 유지 축전기(STG)가 충전되고, 이 충전된 전하는 다음 주기에서 박막 트랜지스터(TFT)에 다시 게이트 열림 전압이 인가될 때까지 유지된다. 일반적으로 게이트 전압이 열림 상태에서 닫힘 상태로 바뀔 때 화소 전압이 다소 하강하는데, 유지 축전기(STG)는 이 변동 정도를 줄이는 역할을 한다.When the open voltage is applied to the gate terminal g of the thin film transistor TFT through the gate line G1, the image signals of the data lines D1, D2, and D3 are transferred to the liquid crystal capacitor LC and the thin film transistor TFT. The liquid crystal capacitor LC and the storage capacitor STG are charged into the storage capacitor STG, and the charged charge is maintained until the gate opening voltage is applied to the thin film transistor TFT again in the next cycle. In general, when the gate voltage changes from the open state to the closed state, the pixel voltage falls slightly, and the sustain capacitor STG serves to reduce this variation.

일반적으로 박막 트랜지스터는 비정질 규소층 또는 다결정 규소층을 활성층으로 가지며, 게이트 전극과 활성층의 상대적인 위치에 따라 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 기판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트(top gate) 방식이 주로 이용된다. 이러한 탑 게이트 방식에서는 다결정 규소층이 절연 기판 위에 형성되고, 다결정 규소층 위에 게이트 절연막이 형성되며, 게이트 절연막 위에 게이트 배선 및 유지 전극선이 형성된다. 또, 게이트 배선 및 유지 전극선의 위에는 제1 층간 절연막이 형성되며, 제1 층간 절연막 위에 데이터 배선이 형성된다. 화소 전극은 데이터 배선과 같은 층에 형성되거나 또는 데이터 배선 위에 형성되어 있는 제2 층간 절연막 위에 형성된다. 이 때, 제1 층간 절연막에 의하여 분리되는 데이터 배선과 게이트 배선 또는 제2 층간 절연막에 의하여 분리되는 데이터 배선과 화소 전극 사이에는 기생 용량이 형성된다. 이러한 기생 용량은 박막 트랜지스터 기판을 사용하는 표시 장치의 표시 품질을 저하시키므로 가능한 한 작은 값이 되도록 억제하는 것이 바람직하다. 이를 위하여 질화 규소막인 제1 층간 절연막의 두께를 8000Å 정도로 두껍게 적층하는데, 이로 인하여 다음과 같은 문제가 발생한다.In general, a thin film transistor has an amorphous silicon layer or a polycrystalline silicon layer as an active layer, and may be divided into a top gate method and a bottom gate method according to relative positions of the gate electrode and the active layer. In the case of a polycrystalline silicon thin film transistor substrate, a top gate method in which a gate electrode is located above the semiconductor layer is mainly used. In such a top gate method, a polycrystalline silicon layer is formed on an insulating substrate, a gate insulating film is formed on the polycrystalline silicon layer, and a gate wiring and a sustain electrode line are formed on the gate insulating film. The first interlayer insulating film is formed over the gate wiring and the sustain electrode line, and the data wiring is formed over the first interlayer insulating film. The pixel electrode is formed on the same layer as the data line or on the second interlayer insulating film formed on the data line. At this time, parasitic capacitance is formed between the data wiring separated by the first interlayer insulating film and the data wiring separated by the gate wiring or the second interlayer insulating film and the pixel electrode. Since such parasitic capacitance degrades the display quality of a display device using a thin film transistor substrate, it is desirable to suppress the parasitic capacitance to be as small as possible. To this end, the thickness of the first interlayer insulating film, which is a silicon nitride film, is laminated to a thickness of about 8000 kPa, which causes the following problems.

첫째, 질화 규소막의 증착 속도가 느려 공정 시간이 증가한다. 둘째, 질화 규소막을 8000Å 정도로 형성하면 유리 기판이 심한 스트레스(stress)를 받아 휘거나 깨질 수 있다. 셋째, 막 두께가 두꺼워 노광시의 정열 키(photo align key)를 읽기가 어렵다. 넷째, 막 두께가 두꺼워 접촉구의 프로파일(profile) 관리가 어렵고, 게이트 절연막까지 고려할 경우 접촉구의 단차가 커서 접촉구를 채우는 금속이 단절될 우려가 크다. 이를 방지하기 위하여 금속층을 3000Å 정도로 두껍게 적층하기도 하는데 이 또한 공정상 부담이 크다.First, the deposition time of the silicon nitride film is slow and the process time increases. Second, when the silicon nitride film is formed to about 8000 kPa, the glass substrate may be bent or broken under severe stress. Third, the film thickness is so high that it is difficult to read the photo align key during exposure. Fourth, the profile thickness of the contact hole is difficult due to the thick film, and when the gate insulating film is taken into consideration, the step gap of the contact hole is large, so that the metal filling the contact hole is likely to be cut off. In order to prevent this, a metal layer may be stacked to a thickness of about 3000 kPa, which is also a burden on the process.

본 발명의 과제는 이러한 문제점을 해결하기 위한 것으로 기생 용량을 증가시키지 않으면서 층간 절연막의 두께를 얇게 하는 것이다.An object of the present invention is to solve such a problem and to reduce the thickness of the interlayer insulating film without increasing the parasitic capacitance.

본 발명의 다른 과제는 박막 트랜지스터 기판의 제조 공정 시간을 단축하는 것이다.Another object of the present invention is to shorten the manufacturing process time of the thin film transistor substrate.

도 1은 일반적인 독립 배선 방식 박막 트랜지스터 기판을 사용하는 액정 표시 장치의 회로도이고,1 is a circuit diagram of a liquid crystal display device using a general independent wiring type thin film transistor substrate,

도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고,2 is a layout view of a thin film transistor substrate according to a first exemplary embodiment of the present invention,

도 3은 도 2의 III-III' 선에 대한 단면도이고,3 is a cross-sectional view taken along line III-III ′ of FIG. 2,

도 4는 도 2에서 규소층, 유지선 및 게이트 전극만을 도시한 배치도이고,4 is a layout view illustrating only a silicon layer, a storage line, and a gate electrode in FIG. 2;

도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고,5 is a layout view of a thin film transistor substrate according to a second exemplary embodiment of the present invention.

도 6은 도 5의 VI-VI' 선에 대한 단면도이고,6 is a cross-sectional view taken along line VI-VI 'of FIG. 5,

도 7은 전압 인가시 유지 축전기가 형성되는 원리를 설명하기 위한 도면이고,7 is a view for explaining the principle that the holding capacitor is formed when the voltage is applied,

도 8 및 도 9는 본 발명의 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 각 신호 전압의 파형도이고,8 and 9 are waveform diagrams of signal voltages of the liquid crystal display device to which the thin film transistor substrate according to the exemplary embodiment of the present invention is applied.

도 10은 유지 전압의 크기에 따른 유지 용량의 변화를 나타낸 그래프이고,10 is a graph showing the change of the holding capacitance according to the magnitude of the holding voltage;

도 11은 화소 전극에 인가되는 전압의 충전 특성을 나타낸 그래프이고,11 is a graph showing charging characteristics of a voltage applied to a pixel electrode;

도 12a 내지 도 12j는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고,12A to 12J are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention in a process sequence;

도 13은 본 발명의 제1 및 제2 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 등가 회로도이고,13 is an equivalent circuit diagram of a liquid crystal display device to which the thin film transistor substrates according to the first and second embodiments of the present invention are applied.

도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 규소층, 유지선 및 게이트 전극만을 도시한 배치도이고,FIG. 14 is a layout view illustrating only a silicon layer, a storage line, and a gate electrode of a thin film transistor substrate according to a third exemplary embodiment of the present invention.

도 15는 제2 및 제3 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 화소 전극에 인가되는 전압의 충전 특성을 나타낸 그래프이고,15 is a graph illustrating charging characteristics of a voltage applied to a pixel electrode of a liquid crystal display device to which the thin film transistor substrates according to the second and third embodiments are applied.

도 16은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 등가 회로도이고,16 is an equivalent circuit diagram of a liquid crystal display device to which a thin film transistor substrate according to a third exemplary embodiment of the present invention is applied.

도 17은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 배치도이고,17 is a layout view of a thin film transistor substrate according to a fourth exemplary embodiment of the present invention.

도 18은 도 17의 XVIII-XVIII' 선에 대한 단면도이고,FIG. 18 is a cross-sectional view taken along line XVIII-XVIII ′ of FIG. 17;

도 19는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 배치도이고,19 is a layout view of a thin film transistor substrate according to a fifth exemplary embodiment of the present invention.

도 20은 도 19의 XX-XX' 선에 대한 단면도이고,20 is a cross-sectional view taken along line XX-XX 'of FIG. 19,

도 21은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판을 적용한 액정 표시 장치의 등가 회로도이고,21 is an equivalent circuit diagram of a liquid crystal display device to which a thin film transistor substrate according to a fifth exemplary embodiment of the present invention is applied.

도 22 및 도 23은 본 발명의 제6 및 제7 실시예에 따른 박막 트랜지스터 기판의 배치도이고,22 and 23 are layout views of a thin film transistor substrate according to sixth and seventh embodiments of the present invention,

도 24는 본 발명의 제8 실시예에 따른 박막 트랜지스터 기판의 배치도이고,24 is a layout view of a thin film transistor substrate according to an eighth embodiment of the present invention;

도 25는 도 24의 XXV-XXV' 선에 대한 단면도이고,25 is a cross-sectional view taken along line XXV-XXV 'of FIG. 24,

도 26은 본 발명의 제9 실시예에 따른 박막 트랜지스터 기판의 배치도이고,26 is a layout view of a thin film transistor substrate according to a ninth embodiment of the present invention;

도 27은 도 26의 XXVII-XXVII' 선에 대한 단면도이고,FIG. 27 is a cross sectional view taken along line XXVII-XXVII ′ of FIG. 26;

도 28은 본 발명의 제10 실시예에 따른 박막 트랜지스터 기판의 배치도이고,28 is a layout view of a thin film transistor substrate according to a tenth embodiment of the present invention;

도 29는 도 28의 XXIX-XXIX' 선에 대한 단면도이고,FIG. 29 is a cross-sectional view taken along line XXIX-XXIX ′ of FIG. 28;

도 30은 본 발명의 제11 실시예에 따른 박막 트랜지스터 기판의 단면도이고,30 is a cross-sectional view of a thin film transistor substrate according to an eleventh embodiment of the present invention;

도 31a 내지 도 31d는 제11 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고,31A to 31D are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate according to the eleventh embodiment, in the order of a process;

도 32는 본 발명에 따른 독립 배선 방식 박막 트랜지스터 기판의 배치도이고,32 is a layout view of an independent wiring type thin film transistor substrate according to the present invention;

도 33은 도 32의 XXXIII-XXXIII' 선에 대한 단면도이고,33 is a cross-sectional view taken along line XXXIII-XXXIII ′ of FIG. 32,

도 34는 도 33의 P 부분에 대한 단면도이고,34 is a cross sectional view taken along the portion P of FIG. 33;

도 35는 본 발명에 따른 전단 게이트 방식 박막 트랜지스터 기판의 배치도이고,35 is a layout view of a shear gate type thin film transistor substrate according to the present invention;

도 36은 도 35의 XXXVI-XXXVI' 선에 대한 단면도이고,FIG. 36 is a cross-sectional view taken along line XXXVI-XXXVI 'of FIG. 35;

도 37a 내지 도 37k는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 나타낸 단면도이고,37A to 37K are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention, in order of process,

도 38a 내지 도 38c는 도 37g의 공정을 더욱 상세히 나타낸 단면도이고,38A-38C are cross-sectional views illustrating the process of FIG. 37G in more detail;

도 39는 본 발명의 제12 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고,39 is a layout view of a polysilicon thin film transistor substrate according to a twelfth embodiment of the present invention;

도 40은 도 39의 A-A'선 및 A'-A"선에 대한 단면도이고,40 is a cross-sectional view taken along line A-A 'and line A'-A "in FIG. 39;

도 41은 도 39의 B-B'선에 대한 단면도이고,FIG. 41 is a cross-sectional view taken along line BB ′ of FIG. 39.

도 42a 내지 도 42e는 도 39의 A-A'선 및 A'-A"선에 대한 단면도들로써, 본발명의 제12 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 순서대로 나타낸 것이고,42A to 42E are cross-sectional views taken along line A-A 'and line A'-A "of FIG. 39, and illustrate a method of manufacturing a polysilicon thin film transistor substrate according to a twelfth embodiment of the present invention in order.

도 43은 본 발명의 제13 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 단면도이고,43 is a cross-sectional view of a polysilicon thin film transistor substrate according to a thirteenth embodiment of the present invention;

도 44a 내지 도 44d는 본 발명의 제14 실시예에 의한 다결정 규소 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이고,44A to 44D are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor according to a fourteenth embodiment of the present invention.

도 45는 본 발명의 제15 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고,45 is a layout view of a polysilicon thin film transistor substrate according to a fifteenth embodiment of the present invention;

도 46은 도 45의 C-C'선에 대한 단면도이고,46 is a cross-sectional view taken along line CC ′ in FIG. 45,

도 47a 내지 도 47e는 도 45의 C-C'선에 대한 단면도로써 본 발명의 제15 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 순서대로 나타낸 것이고,47A to 47E are cross-sectional views taken along line C-C 'of FIG. 45, and illustrate a method of manufacturing a polysilicon thin film transistor substrate according to a fifteenth embodiment of the present invention in order.

도 48a 및 도 48b는 본 발명의 제16 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이고,48A and 48B are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor substrate according to a sixteenth embodiment of the present invention.

도 49a 및 도 49d는 본 발명의 제17 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.49A and 49D are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor substrate according to a seventeenth embodiment of the present invention.

이러한 과제를 해결하기 위한 본 발명에서는 저유전율 CVD막을 이용한다.In the present invention for solving such a problem, a low dielectric constant CVD film is used.

구체적으로는 투명한 절연 기판, 상기 기판 위에 형성되어 있는 다결정 규소층, 상기 다결정 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 게이트 전극, 상기 게이트 전극을 덮고 있는 층간 절연막을 포함하며, 상기 다결정 규소층은 도핑되어 있는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하며 도핑되지 않은 채널 영역을 포함하고, 상기 층간 절연막은 저유전율 CVD막으로 이루어진 박막 트랜지스터 기판을 마련한다.Specifically, the substrate includes a transparent insulating substrate, a polycrystalline silicon layer formed on the substrate, a gate insulating film covering the polycrystalline silicon layer, a gate electrode formed on the gate insulating film, and an interlayer insulating film covering the gate electrode. The polycrystalline silicon layer includes a doped source region and a drain region, and an undoped channel region between the source region and the drain region, wherein the interlayer insulating layer provides a thin film transistor substrate made of a low dielectric constant CVD film.

또는, 투명한 절연 기판, 상기 기판 위에 형성되어 있으며 도핑된 소스 및 드레인 영역과 상기 소스 및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층, 상기 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역 위에 위치하는 게이트 전극, 상기 게이트 절연막 위에 형성되어 있는 유지 전극, 상기 유지 전극 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 유지 축전기용 절연막, 상기 유지 축전기용 절연막 위에 형성되어 있는 유지 축전기용 전극, 상기 드레인 영역과 전기적으로 연결되어 있으며 상기 유지 축전기용 전극과 접촉하고 있는 화소 전극을 포함하는 박막 트랜지스터 기판을 마련한다.Or a silicon insulating layer formed on the substrate, the silicon layer including a doped source and drain region and an undoped channel region between the source and drain regions, a gate insulating layer covering the silicon layer, and the gate insulating layer A gate electrode formed on the channel region, a storage electrode formed on the gate insulating film, a storage capacitor insulating film formed on the storage electrode and formed of a low dielectric constant CVD film, and formed on the insulating capacitor insulating film. A thin film transistor substrate including a storage capacitor electrode and a pixel electrode electrically connected to the drain region and in contact with the storage capacitor electrode is provided.

또는, 투명한 절연 기판, 상기 기판 위에 형성되어 있으며 도핑된 소스 및드레인 영역과 상기 소스 및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층, 상기 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 적어도 일부가 상기 채널 영역 위에 위치하는 게이트 배선, 상기 게이트 배선 위에 형성되어 있는 제1 층간 절연막, 상기 제1 층간 절연막 위에 형성되어 있는 데이터 배선, 상기 데이터 배선 위에 형성되어 있는 제2 층간 절연막, 상기 제2 층간 절연막 위에 형성되어 있는 화소 전극을 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 어느 하나는 저유전율 CVD막으로 이루어지는 박막 트랜지스터 기판을 마련한다.Or a transparent insulating substrate, a silicon layer formed on the substrate and including a doped source and drain region and an undoped channel region between the source and drain regions, a gate insulating film covering the silicon layer, and the gate insulating film A gate wiring formed on the channel region and at least a portion thereof, a first interlayer insulating film formed on the gate wiring, a data wiring formed on the first interlayer insulating film, and a second interlayer formed on the data wiring. A thin film transistor substrate including an insulating film and a pixel electrode formed on the second interlayer insulating film, wherein one of the first interlayer insulating film and the second interlayer insulating film is formed of a low dielectric constant CVD film.

이러한 박막 트랜지스터 기판은 투명 절연 기판 위에 규소층을 형성하는 단계, 상기 규소층을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 배선용 제1 금속막, 저유전율 CVD막으로 이루어진 유지 축전기용 절연막 및 유지 축전기용 제2 금속막을 연속으로 증착하는 단계, 상기 제1 금속막 및 상기 유지 축전기용 절연막 및 상기 제2 금속막을 동시에 패터닝하여 제1 전극 및 상기 제1 전극 위에 형성되어 있는 유지 축전기용 절연층 및 상기 절연층 위에 제2 전극을 포함하는 유지 축전기와 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 상기 규소층에 이온을 주입하여 도핑된 소스 및 드레인 영역을 형성하는 단계, 상기 유지 축전기 및 상기 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 방법을 통하여 제조한다.The thin film transistor substrate may include forming a silicon layer on a transparent insulating substrate, forming a gate insulating film covering the silicon layer, a first metal film for gate wiring, an insulating film for a storage capacitor, and a low dielectric constant CVD film on the gate insulating film; Continuously depositing a second metal film for the storage capacitor; simultaneously patterning the first metal film, the insulating film for the storage capacitor, and the second metal film to form an insulating layer for the storage capacitor formed on the first electrode and the first electrode. And forming a storage capacitor and a gate electrode including a second electrode on the insulating layer, implanting ions into the silicon layer using the gate electrode as a mask to form a doped source and drain region. And forming a pixel electrode electrically connected to the drain region. It is prepared by a method of box.

또는, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계, 상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계, 상기 게이트 절연막 위에 게이트 배선을 형성하는 단계, 상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계, 상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계, 상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스 영역과 상기 드레인 영역을 노출시키는 제1 접촉구와 제2 접촉구를 형성하는 단계, 상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선과 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 상기 데이터 배선 위에 제2 층간 절연막을 적층하는 단계, 상기 제2 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제3 접촉구를 형성하는 단계, 상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 방법을 통하여 제조한다.Or forming a polysilicon layer including a source region, a drain region, and a channel region, laminating a gate insulating film on the polycrystalline silicon layer, forming a gate wiring on the gate insulating film, and doping the gate wiring. Doping ions into the polysilicon layer, laminating a first interlayer insulating film on the gate wiring, and patterning the first interlayer insulating film and the gate insulating film to expose the source region and the drain region, respectively. Forming a first contact hole and a second contact hole, forming a data line including a data line connected to the source region and a drain electrode connected to the drain region on the first interlayer insulating layer, and a second over the data line Stacking the insulating interlayer, and patterning the second insulating interlayer Forming a third contact hole for exposing the drain electrode, and forming a pixel electrode electrically connected to the drain electrode on the second interlayer insulating film, wherein the first interlayer insulating film and the second interlayer insulating film are formed on the second interlayer insulating film. At least one of them is manufactured by a method of depositing and forming a low dielectric constant CVD film.

또는, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계, 상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계, 상기 게이트 절연막 위에 게이트 배선을 형성하는 단계, 상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계, 상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계, 상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스 영역과 상기 드레인 영역을 노출시키는 제1 접촉구를 형성하는 단계, 상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선을 포함하는 데이터 배선을 형성하는 단계, 상기 데이터 배선 위에 제2 층간 절연막을 적층하는 단계, 상기 제2 층간 절연막과 상기 제1 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제2 접촉구를 형성하는 단계, 상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 방법을 통하여 제조한다.Or forming a polysilicon layer including a source region, a drain region, and a channel region, laminating a gate insulating film on the polycrystalline silicon layer, forming a gate wiring on the gate insulating film, and doping the gate wiring. Doping ions into the polysilicon layer, laminating a first interlayer insulating film on the gate wiring, and patterning the first interlayer insulating film and the gate insulating film to expose the source region and the drain region, respectively. Forming a contact hole, forming a data line including a data line connected to the source region on the first interlayer insulating film, laminating a second interlayer insulating film on the data line, and forming the second interlayer insulating film And patterning the first interlayer insulating film to expose the drain electrode. Forming a contact hole, and forming a pixel electrode electrically connected to the drain electrode on the second interlayer insulating film, wherein at least one of the first interlayer insulating film and the second interlayer insulating film has a low dielectric constant It is manufactured by the method of depositing and forming a CVD film.

또는, 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트막을 형성하는 단계; 상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을 실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계, 상기 게이트 배선 및 상기 게이트 절연막 상에 저유전율 CVD막을 증착하여 층간 절연막을 형성하는 단계, 상기 층간 절연막 및 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구 및 상기 제1 불순물 영역을 노출시키는 제2 접촉구를 형성하는 단계, 상기 층간 절연막과 상기 제1 및 제2 접촉구 상에 도전막을 형성하는 단계, 및 상기 도전막을 패터닝하여 상기 제1 접촉구를 통해 상기 제2 불순물 영역과 연결되는 데이터 배선 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 제조 방법을 통하여 박막 트랜지스터 기판을 제조한다.Or forming an active pattern on the substrate, forming a gate insulating film on the active pattern and the substrate, and forming a gate film on the gate insulating film; Patterning the gate film to form a gate wiring, and performing ion implantation to form a first impurity region and a second impurity region in the active pattern; depositing a low dielectric constant CVD film on the gate wiring and the gate insulating film to form an interlayer Forming an insulating film, partially etching the interlayer insulating film and the gate insulating film to form a first contact hole exposing the second impurity region and a second contact hole exposing the first impurity region, the interlayer Forming a conductive film on the insulating film and the first and second contact holes, and patterning the conductive film to connect the second impurity region to the second impurity region through the first contact hole and through the second contact hole. A thin film transistor through a manufacturing method including forming a pixel electrode connected to the first impurity region To prepare a plate.

또는, 기판 상에 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트막을 형성하는 단계, 상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계, 상기 게이트 배선 및 상기 게이트 절연막 상에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 상에 데이터 배선을 형성하는 단계, 상기 제1 층간 절연막 및 상기 데이터 배선 상에 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막, 상기 제1 층간 절연막 또는 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구, 상기 제1 불순물 영역을 노출시키는 제2 접촉구 및 상기 데이터 배선을 노출시키는 제3 접촉구를 형성하는 단계, 상기 제2 층간 절연막 상에 도전막을 형성하는 단계, 및 상기 도전막을 패터닝하여 상기 제1 접촉구와 상기 제3 접촉구를 통해 상기 데이터 배선과 상기 제2 불순물 영역을 연결시키는 전극 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 층간 절연막 및 상기 제2 층간 절연막 중의 적어도 하나는 저유전율 CVD막으로 이루어지는 것을 특징으로 하는 방법을 사용하여 박막 트랜지스터 기판을 제조한다.Or forming an active pattern on the substrate, forming a gate insulating film on the active pattern and the substrate, forming a gate film on the gate insulating film, patterning the gate film to form a gate wiring, and Performing implantation to form a first impurity region and a second impurity region in the active pattern, forming a first interlayer insulating film on the gate wiring and the gate insulating film, and forming a data wiring on the first interlayer insulating film Forming a second interlayer insulating film on the first interlayer insulating film and the data line; partially etching the second interlayer insulating film, the first interlayer insulating film, or the gate insulating film to form the second impurity region. A first contact hole for exposing, a second contact hole for exposing the first impurity region and the data doubled Forming a third contact hole for exposing the light source, forming a conductive film on the second interlayer insulating film, and patterning the conductive film to form the data wire and the second contact hole through the first contact hole and the third contact hole. Forming an electrode connecting the impurity region and a pixel electrode connected to the first impurity region through the second contact hole, wherein at least one of the first interlayer insulating layer and the second interlayer insulating layer is a low dielectric constant CVD; A thin film transistor substrate is produced using a method comprising a film.

도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 나타내는 배치도이고, 도 3은 도 2의 III-III' 선에 대한 단면도이고, 도 4는 유지선과 규소층 및 게이트 전극을 확대하여 나타낸 배치도이다.FIG. 2 is a layout view illustrating a thin film transistor substrate according to a first exemplary embodiment of the present invention, FIG. 3 is a cross-sectional view taken along line III-III ′ of FIG. 2, and FIG. 4 is an enlarged view of a sustain line, a silicon layer, and a gate electrode. It is a layout view.

도 2 내지 도 3에 도시한 바와 같이, 투명한 절연 기판(100) 위에 다결정 규소층(200)이 가로 방향으로 길게 형성되어 있고, 다결정 규소층(200)이 형성되어 있는 기판(100) 위에는 이산화규소(SiO2)나 질화규소(SiNx)로 이루어진 게이트 절연막(300)이 500~3,000Å의 두께로 전면에 걸쳐 형성되어 있다.2 to 3, the polysilicon layer 200 is elongated in the horizontal direction on the transparent insulating substrate 100, and the silicon dioxide is formed on the substrate 100 on which the polycrystalline silicon layer 200 is formed. A gate insulating film 300 made of (SiO 2 ) or silicon nitride (SiNx) is formed over the entire surface with a thickness of 500 to 3,000 Å.

게이트 절연막(300) 위에는 게이트선(400)이 가로 방향으로 형성되어 있고, 그 일부가 세로 방향으로 연장되어 나와 게이트 전극(410)이 되며, 게이트 전극 (410)은 다결정 규소층(200)의 일부와 중첩된다. 또한 유지선(430)이 게이트선(400)과 평행하게 동일한 층에 동일한 물질로 가로 방향으로 길게 형성되어 있고 규소층(200)과 일부 중첩되는데, 규소층(200)과 중첩되는 부분의 유지선 (430)이 유지 전극(420)이 된다.The gate line 400 is formed in the horizontal direction on the gate insulating layer 300, and a part thereof extends in the vertical direction to form the gate electrode 410, and the gate electrode 410 is a part of the polycrystalline silicon layer 200. Overlaps with In addition, the holding line 430 is formed to be formed in the same layer in the same direction as the gate line 400 in the horizontal direction and is partially overlapped with the silicon layer 200. The holding line 430 of the portion overlapping with the silicon layer 200 is provided. ) Becomes the sustain electrode 420.

이때, 도 4에 도시한 바와 같이, 규소층(200)은 폭이 좁은 부분과 폭이 넓은 부분으로 나뉘며, 게이트 전극(410)은 폭이 좁은 부분과 중첩되고 게이트 전극 (410)을 중심으로 그 왼쪽은 폭이 좁고 오른쪽은 폭이 크다. 유지선(430)은 규소층(200) 중 폭이 큰 부분과 중첩되며, 중첩부 중 L 길이 만큼의 부분에서 상하로 폭이 확장되어 중첩 면적을 크게 하고 있다. 본 실시예에서 확장부에서의 유지선 (430)의 폭(W1)은 규소층(200)의 폭(W0)보다 크고, 그 테두리가 규소층(200)의 바깥에 위치하는 구조로 되어 있으며, 확장부의 길이(L)는 폭(W1)보다 길다.In this case, as shown in FIG. 4, the silicon layer 200 is divided into a narrow portion and a wide portion, and the gate electrode 410 overlaps the narrow portion and is formed around the gate electrode 410. The left side is narrower and the right side is wider. The holding line 430 overlaps with the large portion of the silicon layer 200, and the width of the holding line 430 extends up and down in the portion of the overlapped portion by the length of L to increase the overlap area. In the present embodiment, the width W 1 of the holding line 430 in the extension portion is larger than the width W 0 of the silicon layer 200, and the edge thereof is positioned outside the silicon layer 200. The length L of the extension is longer than the width W 1 .

한편, 규소층(200) 중에서 게이트 전극(410) 및 유지 전극(420)의 하부에 놓인 부분은 도핑되어 있지 않고 그 나머지 부분은 n형 불순물로 도핑되어 있으며, 도핑된 부분은 게이트 전극(410) 및 유지 전극(420)에 의하여 다수의 영역으로 나누어진다. 게이트 전극(410) 하부의 도핑되지 않은 영역은 박막 트랜지스터의 채널이 형성되는 채널 영역(220)이고, 유지 전극(420) 하부의 도핑되지 않은 영역은유지 전극(420)과 더불어 유지 축전기의 전극 역할을 하는 유지 영역(240)이며, 채널 영역(220) 양쪽의 도핑된 영역은 각각 소스 영역(210) 및 드레인 영역(230)이 되고, 드레인 영역(230)은 유지 영역(240)과 인접한다. 이들 영역 이외에도 규소층(200)과 유지선(430)의 길이 및 폭의 차이 때문에 유지선(430) 바깥에 노출되는 규소층 영역(250, 260)이 생기고, 이들 영역도 도핑되어 있으며 유지 영역(240)에 인접하고 드레인 영역(230)과는 분리되어 있다.Meanwhile, a portion of the silicon layer 200 disposed under the gate electrode 410 and the storage electrode 420 is not doped but the remaining portion is doped with n-type impurities, and the doped portion is the gate electrode 410. And the sustain electrode 420 into a plurality of regions. The undoped region under the gate electrode 410 is a channel region 220 where a channel of the thin film transistor is formed, and the undoped region under the sustain electrode 420 serves as an electrode of the storage capacitor together with the storage electrode 420. The doped regions on both sides of the channel region 220 become the source region 210 and the drain region 230, respectively, and the drain region 230 is adjacent to the sustain region 240. In addition to these regions, silicon layer regions 250 and 260 exposed to the outside of the holding line 430 may be formed due to the difference in length and width of the silicon layer 200 and the holding line 430. Adjacent to and separated from the drain region 230.

게이트선(400), 게이트 전극(410) 및 유지선(430) 등의 게이트 배선 상부에는 제1 층간 절연막(500)이 형성되어 있으며 게이트 절연막(300)과 제1 층간 절연막(500)은 소스 및 드레인 영역(210, 230)을 드러내는 접촉구(C1, C2)를 가지고 있다. 이 때 제1 층간 절연막은 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어져 있다. 이러한 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전율은 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 따라서, 3000Å 정도의 두께로 제1 층간 절연막을 형성하면 충분하다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다.A first interlayer insulating layer 500 is formed on the gate lines such as the gate line 400, the gate electrode 410, and the storage line 430, and the gate insulating layer 300 and the first interlayer insulating layer 500 are formed of a source and a drain. It has contact holes C1 and C2 exposing regions 210 and 230. At this time, the first interlayer insulating film is composed of an a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD film) deposited by a plasma enhanced chemical vapor deposition (PECVD) method. The a-Si: C: O film and a-Si: O: F film (low dielectric constant CVD film) deposited by the PECVD method have a dielectric constant of 4 or less (dielectric constant has a value between 2 and 4). The dielectric constant is very low. Therefore, even a thin thickness does not cause a parasitic capacity problem. Therefore, it is sufficient to form the first interlayer insulating film at a thickness of about 3000 kPa. Excellent adhesion to another film and step coverage. Moreover, since it is an inorganic CVD film, heat resistance is excellent compared with an organic insulating film. In addition, the a-Si: C: O film and a-Si: O: F film (low dielectric constant CVD film) deposited by PECVD method have a 4 to 10 times faster process time than the silicon nitride film. It is also very advantageous in terms of.

제1 층간 절연막(500) 위에는 데이터선(600)이 세로 방향으로 형성되어 게이트 선(400) 및 유지선(430)과 교차하고 있으며, 데이터선(600)의 일부는 접촉구 (C1)를 통하여 소스 영역(210)과 연결된다. 게이트 전극(410)을 중심으로 데이터선(600)의 반대편에는 데이터 배선용 금속 패턴으로 형성되어 있는 드레인 전극 (620)이 접촉구(C2)를 통하여 드레인 영역(230)과 연결되어 있다.The data line 600 is vertically formed on the first interlayer insulating layer 500 to cross the gate line 400 and the storage line 430, and a part of the data line 600 is formed through the contact hole C1. Is connected to the area 210. On the opposite side of the data line 600 around the gate electrode 410, a drain electrode 620, which is formed of a metal pattern for data wiring, is connected to the drain region 230 through the contact hole C2.

데이터선(600)이 형성되어 있는 제1 층간 절연막(500)은 제2 층간 절연막 (700)으로 덮여 있고, 제2 층간 절연막(700)에는 드레인 전극(620)을 드러내는 경유구(C3)가 뚫려 있다. 이 때, 제2 층간 절연막(700)도 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어져 있다.The first interlayer insulating film 500, on which the data line 600 is formed, is covered with a second interlayer insulating film 700, and the second interlayer insulating film 700 is provided with a passage hole C3 exposing the drain electrode 620. have. At this time, the second interlayer insulating film 700 is also composed of an a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD film) deposited by a plasma enhanced chemical vapor deposition (PECVD) method. .

데이터선(600)과 게이트선(400)이 교차하여 정의되는 화소 영역(PX) 안쪽의 제2 층간 절연막(700) 위에는 ITO(indium-tin-oxide) 투명 화소 전극(800)이 형성되어 경유구(C3)를 통해 드레인 전극(620)과 연결되어 있으며, 유지 전극(420)과 중첩되어 있다.An indium-tin-oxide (ITO) transparent pixel electrode 800 is formed on the second interlayer insulating layer 700 inside the pixel area PX defined by the data line 600 and the gate line 400 intersecting. It is connected to the drain electrode 620 through C3 and overlaps the sustain electrode 420.

이상과 같이, PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착한 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 제1 층간 절연막(500)과 제2 층간 절연막(700)을 형성하면 다음과 같은 효과가 있다. 첫째, 저유전율 CVD막은 질화 규소막에 비하여 증착 속도가 빨라 공정 시간이 감소한다. 둘째, 저유전율 CVD막은 3000Å 정도의 두께로 형성하면 충분하므로 유리 기판이 받는 스트레스가 현저히 감소한다. 셋째, 막 두께가 얇으므로 노광시의 정열 키(photo align key)를 읽기가 어려운 문제가 발생하지 않는다. 넷째, 막 두께가얇으므로 접촉구의 프로파일(profile) 관리가 쉽고, 게이트 절연막까지 고려하더라도 접촉구의 단차가 크지 않아 접촉구를 채우는 금속이 단절될 가능성이 크게 감소한다.As described above, the first interlayer insulating film 500 and the a-Si: C: O film or a-Si: O: F film (low dielectric constant CVD film) deposited by a plasma enhanced chemical vapor deposition (PECVD) method are formed. Forming the two-layer insulating film 700 has the following effects. First, the low dielectric constant CVD film has a faster deposition rate than the silicon nitride film, thereby reducing the process time. Secondly, since the low dielectric constant CVD film is sufficient to have a thickness of about 3000 kPa, the stress applied to the glass substrate is significantly reduced. Third, since the film thickness is thin, there is no problem that it is difficult to read the photo align key during exposure. Fourth, since the thickness of the film is thin, it is easy to manage the profile of the contact hole, and even if the gate insulating film is taken into consideration, the possibility of disconnection of the metal filling the contact hole is greatly reduced because the step difference of the contact hole is not large.

표 1은 질화 규소막과 저유전율 CVD막의 특성을 비교한 것이다.Table 1 compares the characteristics of the silicon nitride film and the low dielectric constant CVD film.

증착두께Deposition thickness 증착속도Deposition rate 스트레스stress 식각속도Etching speed 접촉구 프로파일Contact Profile 질화 규소막Silicon nitride film 8000Å8000 yen 1600Å/min1600 Å / min 4 ×109 4 × 10 9 8000Å/min8000 Å / min 접촉구를 채우기 위해 금속층을 3000Å 이상 증착하여야 함.A metal layer must be deposited over 3000Å to fill the contacts. 저유전율 CVD막Low dielectric constant CVD film 3000Å3000Å 1.2㎛/min1.2 μm / min 1~3 ×108 1 to 3 × 10 8 1.0㎛/min1.0 μm / min 금속층을 1500Å 정도 증착하면 충분히 접촉구를 채울 수 있음.If the metal layer is deposited to 1500Å, it can fill the contact hole sufficiently.

한편, 본 실시예에서와는 달리 드레인 영역(230)이 화소 전극(800)과 바로 연결되는 것도 가능하다. 이에 대해서는 도 5 및 도 6을 참고로 하여 설명한다.Meanwhile, unlike the present exemplary embodiment, the drain region 230 may be directly connected to the pixel electrode 800. This will be described with reference to FIGS. 5 and 6.

도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치의 배치도이고, 도 6은 도 5의 VI-VI'선에 대한 단면도로서, 드레인 전극(620)을 위한 금속 패턴이 존재하지 않는 구조이다.FIG. 5 is a layout view of a liquid crystal display according to a second exemplary embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along line VI-VI ′ of FIG. 5, and has no structure for the drain electrode 620. .

도 5 및 도 6에 도시한 바와 같이, 제2 층간 절연막(700), 제1 층간 절연막(500), 게이트 절연막(300)에 드레인 영역(230)을 드러내는 접촉구(C4)가 뚫려 있으며, 이 접촉구(C4)를 통해 화소 전극(800)이 드레인 영역(230)과 직접 연결되어 있다. 이 점을 제외하면 제1 실시예와 동일한 구조를 가진다. 특히 제1 층간 절연막(500)과 제2 층간 절연막(700) 모두 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어져 있다.5 and 6, a contact hole C4 exposing the drain region 230 is formed in the second interlayer insulating film 700, the first interlayer insulating film 500, and the gate insulating film 300. The pixel electrode 800 is directly connected to the drain region 230 through the contact hole C4. Except for this point, it has the same structure as in the first embodiment. In particular, both the first interlayer insulating film 500 and the second interlayer insulating film 700 are a-Si: C: O film or a-Si: O: F film (low dielectric constant) deposited by plasma enhanced chemical vapor deposition (PECVD). CVD film).

앞서 설명한 것처럼, 유지 영역(240), 유지 전극(420), 그리고 그 사이에 위치한 게이트 절연막(300)은 유지 축전기를 이루며, 여기에서 유지 영역(240)은 도핑되어 있지 않아 그 자체로는 도체로서의 역할을 할 수 없으므로 유지 축전기의 한 전극으로서 역할을 충분히 할 수 있도록 하기 위하여 아래와 같이 전압을 인가한다.As described above, the storage region 240, the storage electrode 420, and the gate insulating film 300 interposed therebetween form a storage capacitor, where the storage region 240 is not doped so that it can serve as a conductor in itself. Since it cannot play a role, a voltage is applied as follows in order to fully function as an electrode of the holding capacitor.

도 7은 전압 인가시의 유지 축전기가 형성되는 원리를 설명하기 위한 도면으로서, 유지 전극에 가해진 전압(V)이 화상 신호 전압에 비해 박막 트랜지스터의 문턱 전압(Vth) 이상으로 가해졌을 때의 상태를 모식적으로 나타낸 단면도이다.FIG. 7 is a view for explaining the principle of the formation of the storage capacitor when voltage is applied, and shows a state when the voltage V applied to the storage electrode is applied above the threshold voltage Vth of the thin film transistor compared to the image signal voltage. It is sectional drawing shown typically.

게이트 전극(410)에 열림 전압이 인가되면 소스 영역(210)과 드레인 영역 (230) 사이에 위치하는 채널 영역(220)에 전자가 이동할 수 있는 채널(channel)이 생기고, 이 채널을 통해 소스 영역(210)으로부터의 화상 신호 전압이 데이터선 (600) 및 드레인 영역(230)을 거쳐 화소 전극(800)으로 인가된다.When an opening voltage is applied to the gate electrode 410, a channel through which electrons can move is formed in the channel region 220 positioned between the source region 210 and the drain region 230, and through this channel, a source region. The image signal voltage from 210 is applied to the pixel electrode 800 via the data line 600 and the drain region 230.

이때, 화상 신호 전압의 최고값에 비해 박막 트랜지스터의 문턱 전압 Vth이상의 값을 갖는 전압(Vst)을 유지 전극(420)에 인가하면, 유지 전극(420)이 통상의 전계 효과 트랜지스터에서의 게이트 전극의 역할을 하여 드레인 영역(230)과 인접해 있는 도핑되지 않은 유지 영역(240)의 상층부에 전하 축적층(241)이 형성된다. 이렇게 형성된 전하 축적층(241)은 도전층이므로 유지 전극의 역할을 할 수 있다.At this time, when the voltage V st having a value equal to or higher than the threshold voltage V th of the thin film transistor relative to the maximum value of the image signal voltage is applied to the sustain electrode 420, the sustain electrode 420 is gated in the conventional field effect transistor. The charge accumulation layer 241 is formed on the upper layer of the undoped storage region 240 adjacent to the drain region 230 and serving as an electrode. The charge accumulation layer 241 formed as described above is a conductive layer and thus may serve as a sustain electrode.

유지 전극(420)에 인가되는 전압 파형의 예가 도 8 및 도 9에 도시되어 있다. 도 8 및 도9는 공통 전압, 게이트 전압, 화상 전압, 유지 전압의 파형도로서,게이트 전압(Vg) 및 화상 전압(Vvideo)은 각각 하나의 게이트선 및 데이터선에 인가되는 신호 전압이고, 공통 전압(Vcom)은 공통 전극에 인가되는 신호 전압이며, 유지 전압(Vst)은 유지선 또는 유지 전극에 인가되는 전압이다.Examples of voltage waveforms applied to sustain electrode 420 are shown in FIGS. 8 and 9. 8 and 9 are waveform diagrams of a common voltage, a gate voltage, an image voltage, and a sustain voltage, wherein the gate voltage V g and the image voltage V video are signal voltages applied to one gate line and one data line, respectively. , The common voltage V com is a signal voltage applied to the common electrode, and the sustain voltage V st is a voltage applied to the sustain line or the sustain electrode.

게이트 열림 신호는 각 게이트선에 차례로 인가되며, 어떤 게이트선에 열림 신호가 인가될 때 그 게이트선과 연결되어 있는 화소의 화상 신호가 각 데이터선을 통하여 인가된다. 이 화상 신호는 열려진 박막 트랜지스터를 통하여 해당 화소의 액정 축전기에 인가된다. 이러한 방법으로 모든 화소에 화상 신호가 인가되면, 다시 각 게이트선에 차례로 게이트 열림 신호가 인가되고 앞에서 설명한 동작을 반복한다. 단, 이때 화상 신호는 공통 전압에 대하여 직전의 화상 신호와는 반대 극성, 즉 반전된 값을 가진다.The gate open signal is applied to each gate line in turn, and when an open signal is applied to a gate line, an image signal of a pixel connected to the gate line is applied through each data line. This image signal is applied to the liquid crystal capacitor of the pixel through the opened thin film transistor. When the image signals are applied to all the pixels in this way, the gate open signal is applied to each gate line in turn, and the above-described operation is repeated. However, at this time, the image signal has a polarity opposite to that of the previous image signal with respect to the common voltage, that is, an inverted value.

따라서, 도 8 및 도 9에서, 하나의 게이트선에 인가되는 게이트 전압(Vg)은 일정한 주기로 펄스 형태의 열림 전압이 인가되는 형태의 파형을 나타내며, 화상 전압(Vvideo)은 일정한 주기로 공통 전압(Vcom)에 대하여 반전되는 형태의 파형을 나타낸다.Therefore, in FIGS. 8 and 9, the gate voltage V g applied to one gate line represents a waveform in which an opening voltage in the form of a pulse is applied at a constant cycle, and the image voltage V video is a common voltage at a constant cycle. The waveform of the form inverted with respect to (V com ) is shown.

한편, 공통 전압(Vcom)은 도 8에서처럼 일정한 크기를 계속 유지하는 직류이거나, 도 9에서처럼 게이트 전압(Vg)의 주기와 동일한 주기로 낮은 값과 높은 값을 반복하는 교류의 형태를 가질 수 있으며, 이러한 공통 전압(Vcom)의 형태에 따라 유지 전압(Vst)의 파형도 변화시킬 수 있다. 즉, 도 8에서와 같이 공통 전압(Vcom)이 직류이면 유지 전압(Vst)도 직류로 하고, 도 9에서와 같이 공통 전압(Vcom)이 교류이면 유지 전압(Vst)도 교류로 할 수 있다. 후자의 경우에는 공통 전압(Vcom)이 높은 값을 가지면 유지 전압(Vst)도 높은 값을, 반대로 공통 전압(Vcom)이 낮은 값을 가지면 유지 전압(Vst)도 낮은 값을 가지도록 하는 것이 바람직하다.On the other hand, the common voltage (V com ) may be a direct current that maintains a constant magnitude as shown in FIG. 8, or may have the form of alternating current repeating low and high values at the same period as the period of the gate voltage (V g ) as shown in FIG. 9. In addition, the waveform of the sustain voltage V st may be changed according to the shape of the common voltage V com . That is, as shown in FIG. 8, when the common voltage V com is a direct current, the sustain voltage V st is also a direct current. As shown in FIG. 9, when the common voltage V com is an alternating current, the sustain voltage V st is also an alternating current. can do. In the latter case, if the common voltage (V com ) has a high value, the holding voltage (V st ) has a high value. On the contrary, if the common voltage (V com ) has a low value, the holding voltage (V st ) has a low value. It is desirable to.

도 8 및 도 9에 나타난 두 경우 모두, 유지 전극(420)에 인가되는 유지 전압(Vst)의 최소값은 화상 전압(Vds)의 최대값보다 문턱 전압(Vth) 이상 커야 한다.In both cases shown in FIGS. 8 and 9, the minimum value of the sustain voltage V st applied to the sustain electrode 420 should be larger than the maximum value of the image voltage V ds by more than the threshold voltage V th .

도 10은 유지 전압(Vst)의 크기에 따른 유지 용량(Cst)의 변화를 보여주는 그래프로서, 화상 전압(Vvideo)을 각각 0V로 하고 유지 전압(Vst)을 변화시켰을 때 유지 용량(Cst) 값의 변화를 나타내고 있다.FIG. 10 is a graph showing the change of the holding capacitor C st according to the magnitude of the holding voltage V st . When the image voltage V video is 0 V and the holding voltage V st is changed, C st ) shows the change in value.

화상 전압(Vvideo)이 0V인 경우, 유지 전압(Vst)의 값이 박막 트랜지스터의 문턱 전압(Vth)인 약 3.5 V 이상이 되면 약 575 Farad의 유지 용량이 생기며 이는 일반적인 전도성 전극을 사용한 경우와 동일한 정도의 유지 용량 값이다. 또한, 화상 전압(Vvideo)이 각각 5V, 10V 로 변할 경우 "화상 전압+Vth" 만큼을 유지 전압(Vst)으로 인가하면 575F를 얻을 수 있다.When the image voltage (V video ) is 0V, when the value of the holding voltage (V st ) is about 3.5 V or more, which is the threshold voltage (V th ) of the thin film transistor, a holding capacity of about 575 Farad is generated. It is the same value as the retention capacity. In addition, when the image voltage V video is changed to 5V and 10V, respectively, 575F can be obtained by applying "image voltage + V th " as the sustain voltage V st .

도 11은 화상 전압(Vpixel)의 최대값이 10 V이고 박막 트랜지스터의 문턱 전압이 3.5V인 경우, 유지 전압(Vst)이 각각 10V, 14V일 때의 화소의 충전 특성을 보여주는 그래프로서, 게이트 열림 전압이 인가되면(T1) 충전되기 시작하여 최대값에 도달하고 게이트 닫힘 전압이 인가되면(T2) 충전 전압이 순간적으로 약간 감소하는 곡선을 보여주고 있으며, 이때 전압 강하분을 통상 피드 스루(feed through) 전압이라 한다.FIG. 11 is a graph illustrating charging characteristics of a pixel when the sustain voltage V st is 10 V and 14 V, respectively, when the maximum value of the image voltage V pixel is 10 V and the threshold voltage of the thin film transistor is 3.5 V. FIG. When the gate open voltage is applied (T 1 ), it starts to charge and reaches its maximum value, and when the gate close voltage is applied (T 2 ), the charging voltage is momentarily decreased slightly. This is called the feed through voltage.

유지 전극(420)에 인가되는 유지 전압(Vst)이 10V인 경우, 14V인 경우에 비하여 화소에 최대 전압 10V가 빠르게 충전되지만, 게이트 전압(Vg)이 오프(off)가 되면 14V인 경우에 내려가는 전압 강하폭(ΔV1)보다 전압 강하폭(ΔV2)이 크다.When the sustain voltage V st applied to the sustain electrode 420 is 10V, the maximum voltage 10V is charged to the pixel faster than the case of 14V, but when the gate voltage V g is turned off, the voltage is 14V. The voltage drop width ΔV2 is greater than the voltage drop width ΔV1 going down to.

이 결과를 보면, 유지 전압이 14V인 경우, 즉 화상 전압의 최대값보다 문턱 전압 이상 큰 유지 전압이 인가되는 경우에는 유지 용량이 발생하여 충전 시간이 지연되고 킥 백 전압이 감소함을 알 수 있다.This result shows that when the sustain voltage is 14 V, that is, when a sustain voltage greater than or equal to the maximum value of the image voltage is applied, a sustain capacity is generated, the charging time is delayed, and the kickback voltage is reduced. .

이처럼, 유지 전극(420)에 적절한 전압을 인가함으로써 도핑되지 않은 유지 영역(240)을 유지 축전기의 한 전극으로 사용할 수 있으므로 유지 영역(240)을 도핑하기 위한 공정이 따로 필요없다.As such, since the undoped holding region 240 can be used as one electrode of the storage capacitor by applying an appropriate voltage to the storage electrode 420, a process for doping the storage region 240 is not necessary.

또한, 저유전율 CVD막을 사용하여 제1 층간 절연막(500)과 제2 층간 절연막(700)을 형성함으로써 막 두께를 얇게 할 수 있고, 이를 통하여 공정 시간 감소와 스트레스 저감 및 접촉구 프로파일 향상 등의 효과를 얻는다.In addition, by forming the first interlayer insulating film 500 and the second interlayer insulating film 700 by using a low dielectric constant CVD film, the film thickness can be reduced, thereby reducing the process time, reducing stress, and improving contact profile. Get

이상의 실시예에서는 제1 층간 절연막(500)과 제2 층간 절연막(700) 모두를저유전율 CVD막으로 형성하고 있으나 이중 어느 하나만을 저유전율 CVD막으로 형성할 수도 있다.In the above embodiment, both the first interlayer insulating film 500 and the second interlayer insulating film 700 are formed of a low dielectric constant CVD film, but only one of them may be formed of a low dielectric constant CVD film.

실시예 1, 2Examples 1 and 2

그러면, 제1 및 제2 실시예에 따른 액정 표시 장치의 제조 방법에 대하여 도 2 내지 도 6 및 도 12a 내지 도 12j를 참고로 하여 설명한다.Next, a method of manufacturing the liquid crystal display device according to the first and second embodiments will be described with reference to FIGS. 2 to 6 and 12A to 12J.

투명한 절연 기판(100) 위에 다결정 규소층(200)을 형성한다. 이때, 규소층(200)의 결정성을 증대시키기 위해 열처리나 레이저 어닐링(laser annealing)을 실시할 수도 있다(도 12a 참조).The polysilicon layer 200 is formed on the transparent insulating substrate 100. At this time, heat treatment or laser annealing may be performed to increase the crystallinity of the silicon layer 200 (see FIG. 12A).

이산화규소(SiO2)나 질화규소를 500~3,000Å 두께로 증착하여 게이트 절연막 (300)을 형성한다(도 12b 참조).Silicon dioxide (SiO 2 ) or silicon nitride is deposited to a thickness of 500 to 3,000 Å to form a gate insulating film 300 (see FIG. 12B).

게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트선(400, 410) 및 유지 전극선(420, 430) 등의 게이트 배선을 형성한다. 앞서 설명한 바와 같이, 게이트선(400)의 분지인 게이트 전극(410)과 유지 전극선(430)의 일부인 유지 전극 (420)은 규소층(200)의 상부에 위치한다(도 12c 참조).After the conductive material for the gate wiring is deposited, patterning is performed to form gate wiring such as the gate lines 400 and 410 and the storage electrode lines 420 and 430. As described above, the gate electrode 410, which is a branch of the gate line 400, and the storage electrode 420, which is part of the storage electrode line 430, are positioned on the silicon layer 200 (see FIG. 12C).

게이트 배선(400, 410, 420, 430)을 마스크로 하여 규소층(20)에 이온을 주입하고 확산하여 소스 및 드레인 영역(210, 230)을 형성한다. 이때, 게이트 전극(410) 및 유지 전극(420)의 하부는 도핑되지 않아 각각 채널 영역(220)과 유지 영역(240)을 이루는데, 유지 영역(240)은 드레인 영역(230)과 인접한다. 또한, 앞서 설명한 것처럼 유지 영역(240)과 인접하며, 드레인 영역(230)과 격리된 도핑 영역(250, 260)도 생긴다(도 12d 참조).Source and drain regions 210 and 230 are formed by implanting and diffusing ions into the silicon layer 20 using the gate wirings 400, 410, 420, and 430 as masks. In this case, the lower portions of the gate electrode 410 and the storage electrode 420 are not doped to form the channel region 220 and the storage region 240, respectively, and the storage region 240 is adjacent to the drain region 230. In addition, as described above, doped regions 250 and 260 adjacent to the storage region 240 and isolated from the drain region 230 are also formed (see FIG. 12D).

그 위에 제1 층간 절연막(500)을 형성함으로써 게이트선(400), 게이트 전극(410) 및 유지선(430)과 나중에 형성할 데이터선 및 드레인 전극 사이를 절연시킨다(도 12e 참조). 이 때, 제1 층간 절연막(500)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3)4, (SiH)4O4(CH3)4등을 기본 소스로 사용하고, N2O 또는 O2등의 산화제와 He 등을 혼합한 기체를 흘리면서 증착한다. 또, a-Si:O:F 막의 경우에는 SiH4, SiF4등에 CF4및 O2를 첨가한 기체를 흘리면서 증착한다.The first interlayer insulating film 500 is formed thereon to insulate the gate line 400, the gate electrode 410 and the sustain line 430 from the data line and drain electrode to be formed later (see FIG. 12E). At this time, the first interlayer insulating film 500 is formed by growing an a-Si: C: O film or an a-Si: O: F film by chemical vapor deposition (CVD). In this case, in the case of an a-Si: C: O film, a gaseous state of SiH (CH 3 ) 3 , SiO 2 (CH 3 ) 4 , (SiH) 4 O 4 (CH 3 ) 4, etc. is used as a basic source, N 2 O or O 2, such as to deposit a sloppy of the oxidant and a mixture of gases such as He. In the case of an a-Si: O: F film, vapor deposition is performed while flowing a gas added with CF 4 and O 2 to SiH 4 , SiF 4, and the like.

그 후, 규소층(200)의 소스 및 드레인 영역(210, 230) 상부의 게이트 절연막(300)과 제1 층간 절연막(500)을 제거함으로써, 접촉구(C1, C2)를 형성한다. 단, 제2 실시예의 구조에서는 이 단계에서 접촉구(C2)를 형성할 필요가 없다(도 12f 참조).Thereafter, the contact holes C1 and C2 are formed by removing the gate insulating film 300 and the first interlayer insulating film 500 on the source and drain regions 210 and 230 of the silicon layer 200. However, in the structure of the second embodiment, it is not necessary to form the contact hole C2 at this stage (see Fig. 12F).

크롬(Cr) 또는 몰리브덴(Mo)과 같은 데이터 배선용 금속을 증착하고 패터닝하여, 데이터선(600) 및 드레인 전극(620)을 형성한다. 이때, 데이터선(600)의 일부 및 드레인 전극(620)은 접촉구(C1, C2)를 통해 소스 및 드레인 영역(210, 230)과 각각 연결된다. 단, 제2 실시예의 구조에서는 드레인 전극(620)을 형성할 필요가 없다(도 12g 참조).A data line metal such as chromium (Cr) or molybdenum (Mo) is deposited and patterned to form a data line 600 and a drain electrode 620. In this case, a part of the data line 600 and the drain electrode 620 are connected to the source and drain regions 210 and 230 through the contact holes C1 and C2, respectively. However, in the structure of the second embodiment, it is not necessary to form the drain electrode 620 (see Fig. 12G).

그 상부에 제2 층간 절연막(700)을 도포한 후(도 12h 참조), 드레인전극(620) 상부를 식각하여 경유구(C3)를 형성한다. 이 때, 제2 층간 절연막(700)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다. 한편, 제2 실시예의 구조에서는 드레인 영역(230) 상부의 게이트 절연막(300), 제1 층간 절연막(500) 및 제2 층간 절연막(700)을 제거하여 접촉구 (C4)를 형성한다(도 12i 참조).After applying the second interlayer insulating film 700 thereon (see FIG. 12H), the upper portion of the drain electrode 620 is etched to form the gas passage C3. At this time, the second interlayer insulating film 700 is formed by growing an a-Si: C: O film or an a-Si: O: F film by chemical vapor deposition (CVD). Meanwhile, in the structure of the second embodiment, the contact hole C4 is formed by removing the gate insulating film 300, the first interlayer insulating film 500, and the second interlayer insulating film 700 over the drain region 230 (FIG. 12I). Reference).

마지막으로, ITO와 같은 투명 도전 물질을 증착하고 패터닝하여 유지 전극(420) 상부에 화소 전극(800)을 형성한다. 이 단계에서 화소 전극(800)이 경유구(C3)를 통해 드레인 전극(620)과 연결된다. 단, 제2 실시예의 구조에서는 화소 전극(800)이 접촉구(C4)를 통하여 직접 드레인 영역(230)과 연결된다(도 12j 참조). 본 발명에서는 저유전율 CVD막을 이용하여 제1 층간 절연막(500)과 제2 층간 절연막(700)을 형성함으로써 접촉구(C4)의 깊이를 얕게 할 수 있다. 따라서 화소 전극(800)을 직접 드레인 영역(230)에 연결시키더라도 단차로 인한 배선 단절의 가능성이 적어진다.Finally, a transparent conductive material such as ITO is deposited and patterned to form the pixel electrode 800 on the sustain electrode 420. In this step, the pixel electrode 800 is connected to the drain electrode 620 through the via hole C3. However, in the structure of the second embodiment, the pixel electrode 800 is directly connected to the drain region 230 through the contact hole C4 (see FIG. 12J). In the present invention, the depth of the contact hole C4 can be made shallow by forming the first interlayer insulating film 500 and the second interlayer insulating film 700 using a low dielectric constant CVD film. Therefore, even if the pixel electrode 800 is directly connected to the drain region 230, the possibility of disconnection of the wiring due to the step is reduced.

앞서 설명한 바와 같이, 유지 전극(420)에 인가되는 전압을 조절함으로써 유지 영역(240)을 유지 축전기의 한 전극으로 이용할 수 있기 때문에, 유지 영역(240)을 이온 도핑할 필요가 없어 마스크 수가 줄어든다.As described above, since the storage region 240 can be used as one electrode of the storage capacitor by adjusting the voltage applied to the storage electrode 420, the number of masks is reduced because there is no need to ion-dope the storage region 240.

그런데, 도 11에서 보면, 박막 트랜지스터에 게이트 열림 전압이 인가되더라도 화소의 전압이 갑자기 화상 전압에 도달하는 것이 아니라 일정 시간에 걸쳐 점차 화상 전압값에 도달하는 것을 알 수 있으며, 이는 배선 및 축전기의 저항 및 정전 용량 때문에 발생하는 현상이다. 따라서, 이를 등가 회로도로 나타내면 도 13과 같다. 단, 도 13에서 저항은 유지 축전기만을 고려한 것으로서, 유지 영역(240)의 저항을 Rst1로 나타내었고 이는 유지 축전기(STG)와 직렬로 연결된 것으로 볼 수 있다. 상세히 설명하면, 서로 절연되어 교차하는 게이트선(G) 및 데이터선(D)에 각각 게이트(g) 및 소스(s)가 연결된 박막 트랜지스터(TFT)의 드레인(d)에 액정 축전기(LC)와 유지 축전기(STG)가 병렬로 연결되어 있고, 드레인(d)과 유지 축전기(STG)의 사이에 저항(Rst1)이 연결되어 있는 구조이다.However, in FIG. 11, even when the gate opening voltage is applied to the thin film transistor, it is understood that the voltage of the pixel does not suddenly reach the image voltage, but gradually reaches the image voltage value over time, which is a resistance of the wiring and the capacitor. And a phenomenon occurring due to capacitance. Therefore, the equivalent circuit diagram is shown in FIG. 13. In FIG. 13, only the storage capacitor is considered, and the resistance of the storage region 240 is represented by R st1 , which may be viewed as being connected in series with the storage capacitor STG. In detail, the liquid crystal capacitor LC and the liquid crystal capacitor LC are connected to the drain d of the thin film transistor TFT in which the gate g and the source s are connected to the gate line G and the data line D that are insulated from each other. The storage capacitor STG is connected in parallel, and the resistor R st1 is connected between the drain d and the storage capacitor STG.

이때, 유지 영역(240)의 저항값은 다음과 같은 요인에 의하여 결정된다.At this time, the resistance value of the holding region 240 is determined by the following factors.

드레인 영역(230) 및 유지 전극(420)에 전압이 인가되면, 드레인 영역(230)의 전하들이 유지 영역(240)으로 이동하여 전하가 축적된다. 이때, 드레인 영역(230)의 전하들이 유지 영역(240)의 오른쪽 끝까지 이동하는 경로의 길이는 L이 되고, 저항 Rst1은 이 길이에 비례한다. 그런데, 축전기의 충전 시간은 저항에 비례하므로 전하의 이동 거리를 줄이는 것이 바람직하다.When voltage is applied to the drain region 230 and the storage electrode 420, charges in the drain region 230 move to the storage region 240 to accumulate charge. At this time, the length of the path through which charges in the drain region 230 move to the right end of the storage region 240 becomes L, and the resistance R st1 is proportional to this length. However, since the charge time of the capacitor is proportional to the resistance, it is desirable to reduce the movement distance of the charge.

따라서, 전하가 이동하는 경로를 짧게 하여 유지 영역(240)의 저항을 줄이기 위한 실시예를 제시한다.Thus, an embodiment for reducing the resistance of the holding region 240 by shortening the path through which charge travels is presented.

실시예 3Example 3

도 14는 본 발명의 제3 실시예에 따른 액정 표시 장치의 배치도로서, 규소층, 유지 전극선 및 게이트 전극만을 도시한 것이고, 도 2 또는 도 5의 구조에 적용될 수 있다.FIG. 14 is a layout view of a liquid crystal display according to a third exemplary embodiment, showing only a silicon layer, a storage electrode line, and a gate electrode, and may be applied to the structure of FIG. 2 or 5.

도 13에 도시한 바와 같이, 제3 실시예는 유지 전극선(430)의 폭(W3)이 규소층(200)의 폭(W2)보다 좁고 유지 전극선(430)의 테두리가 규소 패턴(200)의 안쪽으로 들어가도록 설계되어 있다. 도 4에 도시한 구조와 유지 용량을 동일하게 하기 위해서는 확장된 부분의 길이는 L로 동일하게 하고, 확장된 부분의 폭(W3)을 도 4에서의 규소층(200)의 확장 부분의 폭(W0)과 동일하게 하면 된다.As shown in FIG. 13, in the third embodiment, the width W 3 of the storage electrode line 430 is smaller than the width W 2 of the silicon layer 200, and the edge of the storage electrode line 430 is formed of the silicon pattern 200. It is designed to enter inside. In order to make the structure and the storage capacity shown in FIG. 4 the same, the length of the expanded portion is equal to L, and the width W 3 of the expanded portion is the width of the expanded portion of the silicon layer 200 in FIG. 4. It may be the same as (W 0 ).

이러한 구조에서는 유지 영역(240)의 위 테두리 상부 전체에 드레인 영역(230)과 연결된 도핑된 테두리 영역(250)이 생기고, 아래 테두리 하부 전체에 드레인 영역(230)과 격리되어 있는 도핑된 테두리 영역(260)이 생긴다.In such a structure, a doped edge region 250 connected to the drain region 230 is formed in the entire upper portion of the upper edge of the holding region 240, and a doped edge region is isolated from the drain region 230 in the entire lower portion of the lower edge. 260).

이러한 액정 표시 장치의 유지 전극(420)에 유지 전압(Vst)이 인가되면 유지 영역(240)의 상부에 전하 축적층(241)이 형성된다. 이때, 도핑된 테두리 영역 250)의 저항이 전하 축적층(241)의 저항보다 작기 때문에, 드레인 영역(230)의 전하들이 먼저 테두리 영역(250)으로 이동한 후 유지 영역(240)을 세로 방향으로 가로질러 W3만큼의 거리를 이동한다. 그런데, 유지선(430)의 확장부의 폭(W3)은 길이(L)보다 짧기 때문에, 도 4의 구조에 비하여 전하의 이동 거리가 짧아지고 이에 따라 유지 영역(240)의 저항도 작아진다.When the sustain voltage V st is applied to the sustain electrode 420 of the liquid crystal display, the charge accumulation layer 241 is formed on the sustain region 240. At this time, since the resistance of the doped edge region 250 is smaller than the resistance of the charge accumulation layer 241, the charges in the drain region 230 first move to the edge region 250, and then the holding region 240 is vertically moved. Move W 3 across. However, since the width W 3 of the extension portion of the holding line 430 is shorter than the length L, the movement distance of the charge is shorter than that of the structure of FIG. 4, and thus the resistance of the holding region 240 is also reduced.

도 15는 도 4에 따른 구조와 도 13에 따른 구조의 액정 표시 장치의 화소 전압(Vpixel)의 충전 특성을 나타낸 그래프이다.FIG. 15 is a graph illustrating charging characteristics of the pixel voltage V pixel of the liquid crystal display having the structure of FIG. 4 and the structure of FIG. 13.

도 15에서 도 4의 구조를 가지는 액정 표시 장치의 충전 특성 곡선이 점선으로 그려진 a이고, 도 14의 구조를 가지는 액정 표시 장치의 충전 특성 곡선이 b이다. 두 경우, 유지 용량에는 차이가 없으므로 킥백 전압(ΔV)에는 차이가 없으나, b의 경우 a보다 충전 시간이 줄어드는 것을 알 수 있다.In FIG. 15, a charging characteristic curve of the liquid crystal display having the structure of FIG. 4 is indicated by a dotted line, and a charging characteristic curve of the liquid crystal display having the structure of FIG. 14 is b. In both cases, there is no difference in kickback voltage ΔV since there is no difference in holding capacity, but in case of b, the charging time is shorter than a.

그런데, 제3 실시예에 따른 액정 표시 장치에서는 유지 영역(240)의 저항은 줄어들지만 전하가 테두리 영역(250) 부분의 저항이 유지 영역(240)의 저항에 더해진다. 이를 등가 회로도를 통하여 나타내면 도 16과 같다. 즉, 도 16에서와 같이, 유지 영역(240)의 저항(Rst2)과 드레인(d)의 사이에 테두리 영역(250)의 저항(R1)이 연결되어 있는 구조이다.In the liquid crystal display according to the third exemplary embodiment, the resistance of the storage area 240 decreases, but the charge is added to the resistance of the storage area 240 by the resistance of the edge area 250. This is shown in FIG. 16 through an equivalent circuit diagram. That is, as shown in FIG. 16, the resistor R 1 of the edge region 250 is connected between the resistor R st2 of the sustain region 240 and the drain d.

도 15에서 알 수 있는 바와 같이, 테두리 영역(250)의 저항(R1) 값은 유지 영역(240)의 저항 감소분보다는 작지만, 이 저항(R1)을 감소시키면 충전 시간을 더 빠르게 할 수 있다. 따라서, 테두리 영역(250)의 저항을 감소시킨 실시예를 제시한다.As can be seen in FIG. 15, the value of the resistance R 1 of the edge region 250 is smaller than the decrease of the resistance of the holding region 240, but reducing the resistance R 1 may result in a faster charging time. . Thus, an embodiment in which the resistance of the edge region 250 is reduced is presented.

실시예 4Example 4

배치도인 도 17 및 도 17의 XVIII-XVIII' 선에 대한 단면도인 도 18에 도시한 구조는 본 발명의 제4 실시예에 따른 액정 표시 장치로서, 도 14에 도시한 제3 실시예와 기본 구조는 동일하다. 다만, 규소층(200)의 도핑된 상부 테두리 영역(250)이 게이트 절연막(300), 제1 층간 절연막(500), 제2 층간 절연막(700)에 뚫려 있으며 가로 방향으로 배열된 다수의 접촉구(C5)를 통해서 그 위의 ITO 화소 전극(800)과 연결되어 있다.17 and 17 are cross-sectional views taken along line XVIII-XVIII 'of the layout, and the structure according to the fourth embodiment of the present invention is a liquid crystal display device according to a fourth embodiment of the present invention. Is the same. However, the doped upper edge region 250 of the silicon layer 200 is drilled through the gate insulating film 300, the first interlayer insulating film 500, and the second interlayer insulating film 700, and has a plurality of contact holes arranged in the horizontal direction. The CTO is connected to the ITO pixel electrode 800 thereon.

이러한 구조에서는 화소 전극(800)의 저항이 도핑된 테두리 영역(250)보다저항보다 작기 때문에, 전하들이 화소 전극(800)을 경로로 하여 테두리 영역(250) 전체에 퍼지고 다시 유지 영역(240)으로 이동하기 때문에 결과적으로 테두리 영역(250)의 저항도 상대적으로 작아지고, 이에 따라 충전 시간도 줄어든다.In this structure, since the resistance of the pixel electrode 800 is smaller than the resistance of the doped edge region 250, the charges are spread over the entire edge region 250 using the pixel electrode 800 as a path, and then back to the storage region 240. As a result, the resistance of the edge region 250 is also relatively small, thereby reducing the charging time.

이러한 저항 성분을 더욱 줄일 수 있는 실시예를 제시한다.An example in which this resistance component can be further reduced is provided.

실시예 5Example 5

배선도인 도 19 및 도 19의 XX-XX' 선에 대한 단면도인 도 20에 도시한 제5 실시예에서는 유지 영역(240) 하부에 위치하는 도핑된 테두리 영역(260)과 화소 전극(800)이 게이트 절연막(300), 제1 층간 절연막(500) 및 제2 층간 절연막(700)에 뚫린 접촉구(C6)를 통하여 연결되어 있다. 이 때, 제1 층간 절연막(500)과 제2 층간 절연막(700)을 저유전율 CVD막으로 형성함으로써 접촉구(C6)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C6)를 통한 전기적 연결의 신뢰성을 향상시킬 수 있다. 다른 구조는 제3 실시예와 유사하다.In the fifth embodiment illustrated in FIG. 20, which is a cross-sectional view of the wiring diagram of FIG. 19 and FIG. 19, the XX-XX ′ line, the doped edge region 260 and the pixel electrode 800 positioned below the holding region 240 are formed. The gate insulating layer 300, the first interlayer insulating layer 500, and the second interlayer insulating layer 700 are connected to each other through a contact hole C6. At this time, by forming the first interlayer insulating film 500 and the second interlayer insulating film 700 with a low dielectric constant CVD film, it is possible to make the depth of the contact hole C6 shallow, so that the electrical connection through the contact hole C6 is reduced. Reliability can be improved. The other structure is similar to that of the third embodiment.

이러한 구조에서는 드레인 영역(230)으로부터의 전하들이 상부 테두리 영역(250)뿐 아니라, 저항이 낮은 화소 전극(800)을 통하여 하부 테두리 영역(260)으로도 이동한다. 따라서, 상부 및 하부 테두리 영역(250, 260)으로부터 전하들이 동시에 유지 영역(240)으로 이동하기 때문에 두 영역(250, 260)으로부터 출발하는 전하가 실제 이동하는 거리는 유지 영역(240)의 폭의 절반 거리가 된다. 저항도 이에 따라 줄어들고 충전 시간 또한 짧아진다.In such a structure, charges from the drain region 230 move not only to the upper edge region 250 but also to the lower edge region 260 through the pixel electrode 800 having a low resistance. Thus, since charges from the upper and lower edge regions 250 and 260 simultaneously move to the holding region 240, the distance at which charges starting from the two regions 250 and 260 actually travel is half the width of the holding region 240. It becomes a distance. The resistance is thus reduced and the charging time is also shortened.

이러한 구조를 등가 회로도를 통하여 나타내면 도 21과 같으며, 편의상 유지 축전기(STG)와 저항 성분만을 도시하였다.This structure is shown in an equivalent circuit diagram as shown in FIG. 21, and shows only a storage capacitor (STG) and a resistance component for convenience.

도 21에서, R2, R3는 각각 상부 테두리 영역(250) 및 하부 테두리 영역(260)의 저항이고, Rst3및 Rst4는 각각 유지 영역(240) 중 상·하부 반쪽 영역의 저항이다. 도 19의 구조가 도 14의 구조와 동일하다면, Rst3≒ Rst4≒ ½Rst2, R2≒ R1이 된다. 하부 테두리 영역(260)의 저항이 상부 테두리 영역(250)의 저항과 비슷하다고 하면, R3≒ R2≒ R1이 되므로, 전체 저항은 ½R1+ ¼Rst2가 되어 도 14의 구조에 비하여 저항이 상당히 줄어듦을 알 수 있다.In FIG. 21, R 2 and R 3 are resistances of the upper edge region 250 and the lower edge region 260, respectively, and R st3 and R st4 are the resistances of the upper and lower half regions of the holding region 240, respectively. If the structure of FIG. 19 is the same as that of FIG. 14, R st3 ≒ R st4 ≒ ½ R st2 and R 2 ≒ R 1 . If the resistance of the lower edge region 260 is similar to the resistance of the upper edge region 250, since R 3 ≒ R 2 ≒ R 1 , the total resistance becomes ½R 1 + ¼R st2 , which is higher than that of the structure of FIG. 14. It can be seen that this is significantly reduced.

도 19의 구조에 더하여 테두리 영역(250, 260)의 저항을 더욱 줄일 수 있는 구조의 제6 및 제7 실시예에 대하여 설명한다.In addition to the structure of FIG. 19, the sixth and seventh embodiments of the structure which can further reduce the resistance of the edge regions 250 and 260 will be described.

실시예 6, 7Examples 6 and 7

도 22 및 도 23에 도시한 제6 및 제7 실시예는 도핑된 하부 테두리 영역(260)과 ITO 화소 전극(800)이 게이트 절연막(300), 제1 층간 절연막(500), 제2 층간 절연막(700)에 뚫려 있으며 가로 방향으로 배열된 다수의 접촉구(C7)를 통해 연결되거나, 도핑된 상부 및 하부 테두리 영역(250, 260) 모두와 ITO 화소 전극(800)이 게이트 절연막(300), 제1 층간 절연막(500) 및 제2 층간 절연막(700)에 뚫려 있는 다수의 접촉구(C5, C7)를 통해 연결되도록 함으로써, 테두리 영역(250, 260)의 저항을 낮추고 있다. 이는 앞서 설명하였듯이 테두리 영역(250, 260)에 비해 저항이 낮은 ITO 화소 전극(800)이 전하의 이동 경로가 되기 때문이다. 또, 제1 층간 절연막(500)과 제2 층간 절연막(700)을 저유전율 CVD막으로 형성함으로써 접촉구(C5, C7)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C5, C7)를 통한 전기적연결의 신뢰성을 향상시킬 수 있다.In the sixth and seventh exemplary embodiments illustrated in FIGS. 22 and 23, the doped lower edge region 260 and the ITO pixel electrode 800 may include the gate insulating layer 300, the first interlayer insulating layer 500, and the second interlayer insulating layer. The gate insulating film 300 includes both the upper and lower edge regions 250 and 260 or the ITO pixel electrode 800 connected through the plurality of contact holes C7 bored in the 700 and arranged in the horizontal direction. The resistance of the edge regions 250 and 260 is lowered by being connected through the plurality of contact holes C5 and C7 drilled through the first interlayer insulating film 500 and the second interlayer insulating film 700. This is because, as described above, the ITO pixel electrode 800 having a lower resistance than the edge regions 250 and 260 serves as a charge transfer path. In addition, by forming the first interlayer insulating film 500 and the second interlayer insulating film 700 with a low dielectric constant CVD film, the depths of the contact holes C5 and C7 can be made shallow, and therefore, through the contact holes C5 and C7, The reliability of the electrical connection can be improved.

도 24 내지 도 29는 테두리 영역과 ITO 화소 전극을 연결하는 대신 ITO보다 저항이 작은 금속 패턴을 테두리 영역과 연결하여 전하의 이동 경로를 금속 패턴으로 유도하는 실시예들을 보여준다.24 to 29 illustrate embodiments in which a metal pattern having a lower resistance than ITO is connected to the edge region instead of connecting the edge region and the ITO pixel electrode to induce a movement path of charge into the metal pattern.

실시예 8Example 8

도 24는 본 발명의 제8 실시예에 따른 액정 표시 장치의 배치도이고 도 25는 도 24의 XXV-XXV' 선의 단면도로서, 기본 구조는 앞선 실시예들과 같다.FIG. 24 is a layout view of a liquid crystal display according to an eighth exemplary embodiment of the present invention, and FIG. 25 is a cross-sectional view taken along line XXV-XXV 'of FIG. 24, and the basic structure thereof is the same as those of the foregoing embodiments.

다만, 도핑된 테두리 영역(250, 260) 및 유지 전극(420) 상부의 제1 층간 절연막(500) 위에 금속 패턴(630)이 형성되어 유지 전극(420)과 중첩되어 있으며, 화소 전극(800)은 금속 패턴(63)과 겹치지 않는다. 금속 패턴(630)은 도핑된 상부 및 하부 테두리 영역(250, 260)과 게이트 절연막(300) 및 제1 층간 절연막(500)에 형성되어 있는 다수의 접촉구(C8, C9)를 통해 접촉하고 있다. 이 때, 제1 층간 절연막(500)을 저유전율 CVD막으로 형성함으로써 접촉구(C8, C9)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C8, C9)를 통한 전기적 연결의 신뢰성을 향상시킬 수 있다.However, a metal pattern 630 is formed on the doped edge regions 250 and 260 and the first interlayer insulating layer 500 on the storage electrode 420 so as to overlap the storage electrode 420, and the pixel electrode 800. It does not overlap with the silver metal pattern 63. The metal pattern 630 contacts the doped upper and lower edge regions 250 and 260 through a plurality of contact holes C8 and C9 formed in the gate insulating film 300 and the first interlayer insulating film 500. . At this time, by forming the first interlayer insulating film 500 with a low dielectric constant CVD film, the depth of the contact holes C8 and C9 can be made shallow, thus improving the reliability of the electrical connection through the contact holes C8 and C9. Can be.

이 구조는 기본적으로 도 23의 구조와 유사하나 저항이 큰 화소 전극(800) 대신 저항이 작은 금속 패턴(630)을 이용하기 때문에 저항이 더 줄어든다.This structure is basically similar to that of FIG. 23, but the resistance is further reduced because the metal pattern 630 having a small resistance is used instead of the pixel electrode 800 having a large resistance.

또한, 유지 전극(420), 제1 층간 절연막(500) 그리고 금속 패턴(630)이 또 다른 하나의 유지 축전기를 이루기 때문에, 유지 용량이 증가하는 효과가 있다.In addition, since the storage electrode 420, the first interlayer insulating film 500, and the metal pattern 630 form another storage capacitor, there is an effect of increasing the storage capacitance.

실시예 9Example 9

도 26 및 도 27은 본 발명의 제9 실시예에 따른 액정 표시 장치의 배치도 및 XXVII-XXVII'의 단면도로서, 금속 패턴(640, 650)이 도핑된 테두리 영역(250, 260)의 상부에만 형성되어 있고, 이들은 게이트 절연막(300) 및 제1 층간 절연막(500)에 형성되어 있는 다수의 접촉구(C8, C9)를 통해서 연결되어 있다. 이 때, 제1 층간 절연막(500)을 저유전율 CVD막으로 형성함으로써 접촉구(C8, C9)의 깊이를 얕게 할 수 있고, 따라서 접촉구(C8, C9)를 통한 전기적 연결의 신뢰성을 향상시킬 수 있다.26 and 27 are a layout view and a cross-sectional view of the liquid crystal display according to the ninth embodiment of the present invention, and XXVII-XXVII ', and formed only on upper portions of the edge regions 250 and 260 doped with the metal patterns 640 and 650. These are connected via a plurality of contact holes C8 and C9 formed in the gate insulating film 300 and the first interlayer insulating film 500. At this time, by forming the first interlayer insulating film 500 with a low dielectric constant CVD film, the depth of the contact holes C8 and C9 can be made shallow, thus improving the reliability of the electrical connection through the contact holes C8 and C9. Can be.

제8 실시예에서와 마찬가지로 테두리 영역(250, 260)의 저항을 낮출 수 있는 구조이다. 그러나, 이 경우는 유지 전극(420)과 금속 패턴(640, 650)이 중첩되지 않으므로 유지 전극(420)과 금속 패턴(640, 650)에 의한 유지 축전기가 형성되지는 않는다.As in the eighth embodiment, the resistance of the edge regions 250 and 260 can be lowered. However, in this case, since the storage electrode 420 and the metal patterns 640 and 650 do not overlap, the storage capacitor by the storage electrode 420 and the metal patterns 640 and 650 is not formed.

실시예 10Example 10

도 28 및 도 29는 본 발명의 제10 실시예에 따른 액정 표시 장치의 배치도 및 XXVI-XXVI' 선에 대한 단면도이다.28 and 29 are layout views and cross-sectional views taken along line XXVI-XXVI 'of the liquid crystal display according to the tenth exemplary embodiment of the present invention.

그 기본 구조 및 효과는 제8 실시예와 같으나 ITO 화소 전극(800)이 유지 전극(240) 상부의 제2 층간 절연막(700) 위에 형성되어 있다는 점이 다르다.The basic structure and effects are the same as those of the eighth embodiment, except that the ITO pixel electrode 800 is formed on the second interlayer insulating film 700 on the sustain electrode 240.

본 발명의 제3 내지 제10 실시예에 따른 액정 표시 장치를 제조하는 방법은 유지 전극(420)을 규소 패턴(200)보다 안쪽으로 형성하는 것과 데이터선(600)을 만들 때 금속 패턴(630, 640, 650)을 함께 만들어 준다는 점 등을 제외하면 제1 및/또는 제2 실시예에 따른 제조 방법과 동일하다.According to the method of manufacturing the liquid crystal display device according to the third to tenth embodiments of the present invention, forming the sustain electrode 420 inwardly from the silicon pattern 200 and the metal pattern 630 when forming the data line 600 are described. 640, 650) is the same as the manufacturing method according to the first and / or second embodiment except that it is made together.

이상에서는 유지 영역(420)에는 불순물을 도핑하지 않는 구조의 박막 트랜지스터 기판에 대하여 설명하였으나, 유지 영역(420)을 불순물로 도핑하는 구조도 가능하다.Although the thin film transistor substrate having the structure in which the dopant is not doped in the holding region 420 has been described above, a structure in which the holding region 420 is doped with impurities is also possible.

실시예 11Example 11

도 30은 본 발명의 제11 실시예에 따른 박막 트랜지스터 기판의 단면도이다.30 is a cross-sectional view of a thin film transistor substrate according to an eleventh embodiment of the present invention.

제11 실시예에 따른 박막 트랜지스터 기판의 구조는 유지 영역(420)이 불순물로 도핑되어 있다는 점을 제외하고는 제1 실시예에 따른 박막 트랜지스터 기판의 구조와 동일하다. 따라서, 제2 층간 절연막(700)과 제1 층간 절연막(700)은 저유전율 CVD막으로 이루어지고, 이에 따라 공정 시간 감소 등의 효과를 얻을 수 있다.The structure of the thin film transistor substrate according to the eleventh embodiment is the same as that of the thin film transistor substrate according to the first embodiment except that the holding region 420 is doped with impurities. Therefore, the second interlayer insulating film 700 and the first interlayer insulating film 700 are made of a low dielectric constant CVD film, thereby reducing the process time and the like.

이러한 구조의 박막 트랜지스터 기판을 제조하는 방법은 유지 영역(420)을 도핑하기 위하여 별도의 도핑용 마스크 패턴을 사용한다.A method of manufacturing a thin film transistor substrate having such a structure uses a separate doping mask pattern to dope the storage region 420.

도 31a 내지 도 31d는 제11 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.31A to 31D are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate according to the eleventh embodiment, in the order of a process.

먼저, 도 31a에 나타낸 바와 같이, 투명한 절연 기판(100) 위에 다결정 규소층(200)을 형성하고, 그 위에 이온 도핑을 위하여 채널 영역만을 가리는 감광막 패턴을 형성하고, 감광막 패턴을 주입 차단층으로 하여 불순물 이온을 주입하고, 확산하여 소스 및 드레인 영역(210, 230)과 도핑된 유지 영역(260)을 형성한다.First, as shown in FIG. 31A, a polysilicon layer 200 is formed on a transparent insulating substrate 100, a photoresist pattern covering only a channel region is formed thereon for ion doping, and the photoresist pattern is used as an injection blocking layer. Impurity ions are implanted and diffused to form source and drain regions 210 and 230 and doped sustain region 260.

다음, 도 31b에 나타낸 바와 같이, 이산화규소(SiO2)나 질화규소를 500~3,000Å 두께로 증착하여 게이트 절연막(300)을 형성한다. 때에 따라서는 이온 도핑을 게이트 절연막(300)을 형성한 이후에 진행할 수도 있다.Next, as shown in FIG. 31B, a gate insulating film 300 is formed by depositing silicon dioxide (SiO 2 ) or silicon nitride to a thickness of 500 to 3,000 Å. In some cases, the ion doping may be performed after the gate insulating layer 300 is formed.

이어서, 도 31c에 나타낸 바와 같이, 게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트선(400, 410) 및 유지 전극선(420, 430) 등의 게이트 배선을 형성한다. 제1 실시예에서는 이 다음 단계에서 이온 도핑을 실시하나 본 실시예에서는 이미 이온 도핑이 이루어졌으므로 더 이상 이온 도핑을 실시하지 않는다.Subsequently, as shown in FIG. 31C, a gate wiring conductive material is deposited and then patterned to form gate wirings such as the gate lines 400 and 410 and the storage electrode lines 420 and 430. In the first embodiment, ion doping is performed in this next step, but in this embodiment, since ion doping has already been performed, no further ion doping is performed.

이후의 단계는 도 12c 내지 도 12j를 참조하여 설명한 제1 실시예에 따른 박막 트랜지스터 기판의 제조 과정과 동일하다.Subsequent steps are the same as the manufacturing process of the thin film transistor substrate according to the first embodiment described with reference to FIGS. 12C to 12J.

실시예 12Example 12

도 32는 본 발명의 제12 실시예에 따른 독립 배선 방식 박막 트랜지스터 기판의 배치도이고, 도 33은 도 32의 XXXIII-XXXIII' 선에 대한 단면도이고, 도 34는 도 33의 P 부분에 대한 단면도이다.32 is a layout view of an independent wiring type thin film transistor substrate according to a twelfth embodiment of the present invention, FIG. 33 is a cross-sectional view taken along line XXXIII-XXXIII ′ of FIG. 32, and FIG. 34 is a cross-sectional view taken along line P of FIG. 33. .

도 32 및 도 33에 도시한 바와 같이, 투명한 절연 기판(100) 위에 다결정 규소층(200)이 형성되어 있고, 다결정 규소층(200) 위에는 산화 규소(SiOx)로 이루어진 게이트 절연막(300)이 500~3,000Å의 두께로 형성되어 있다.32 and 33, the polycrystalline silicon layer 200 is formed on the transparent insulating substrate 100, and the gate insulating layer 300 made of silicon oxide (SiO x ) is formed on the polycrystalline silicon layer 200. It is formed to a thickness of 500 ~ 3,000Å.

게이트 절연막(300) 위에는 규소층(200)과 교차하는 게이트선(400)이 가로 방향으로 형성되어 있는데, 규소층(200)과 중첩되는 부분은 게이트 전극(410)이 된다. 또한 유지 전극선(430)이 게이트선(400)과 평행하게 동일한 층에 동일한 물질로 형성되어 있고 그 일부가 유지 전극(420)이 된다.A gate line 400 intersecting with the silicon layer 200 is formed in the horizontal direction on the gate insulating layer 300, and a portion overlapping with the silicon layer 200 becomes the gate electrode 410. In addition, the storage electrode line 430 is formed of the same material in the same layer in parallel with the gate line 400, and a part of the storage electrode line 430 becomes the storage electrode 420.

이때, 게이트 배선(400, 410, 420, 430)은 이중막 또는 다중막으로 형성될수 있다.In this case, the gate lines 400, 410, 420, and 430 may be formed as a double layer or multiple layers.

또한, 규소층(200)의 경우, 게이트 전극(410) 하부에 놓인 부분은 도핑되어 있지 않은 채널 영역(220)이 되며, 그 양쪽 부분은 각각 n형 불순물로 도핑되어 있어 소스 영역(210) 및 드레인 영역(230)이 된다.In addition, in the case of the silicon layer 200, a portion under the gate electrode 410 becomes an undoped channel region 220, and both portions of the silicon layer 200 are doped with n-type impurities, respectively. It becomes the drain region 230.

500~2,500Å 두께를 가지는 제1 절연막(510, 520)이 게이트선(400) 및 유지 전극선(430) 등의 게이트 배선 상부에 형성되어 있으며, 이 절연막(510, 520) 위에는 금속 패턴(610, 620)이 형성되어 있다. 게이트 배선(400, 430), 제1 절연막 510, 520) 및 금속 패턴(610, 620)은 동일한 형태를 가지며, 유지 전극(420) 상부의 제1 절연막(520) 위에 형성되어 있는 금속 패턴(620)이 유지 축전기의 또 다른 전극(620)이 된다. 제1 절연막(510, 520)은 다중막으로 형성되어 있다.First insulating films 510 and 520 having a thickness of 500 to 2,500 상부 are formed on gate wirings such as the gate line 400 and the storage electrode line 430, and the metal patterns 610 and 510 are formed on the insulating films 510 and 520. 620 is formed. The gate wirings 400 and 430, the first insulating layers 510 and 520, and the metal patterns 610 and 620 have the same shape, and the metal patterns 620 formed on the first insulating layer 520 on the storage electrode 420. ) Becomes another electrode 620 of the storage capacitor. The first insulating films 510 and 520 are formed of multiple films.

제1 절연막(610, 620) 위에는 제2 절연막, 즉 제1 층간 절연막(700)이 전면에 걸쳐 적층되어 있고, 제1 층간 절연막(700) 및 게이트 절연막(300)은 소스 및 드레인 영역(210, 230)을 드러내는 접촉구(C1, C2)를 가지고 있다. 제1 층간 절연막(700)은 저유전율 CVD막으로 형성되어 있다. 저유전율 CVD막을 사용함으로써 제1 층간 절연막(700)의 두께를 질화 규소막을 사용할 때보다 매우 얇게(약 3000Å) 할 수 있다.On the first insulating layers 610 and 620, a second insulating layer, that is, a first interlayer insulating layer 700, is stacked over the entire surface, and the first interlayer insulating layer 700 and the gate insulating layer 300 are formed of source and drain regions 210,. It has contact holes C1 and C2 exposing 230. The first interlayer insulating film 700 is formed of a low dielectric constant CVD film. By using the low dielectric constant CVD film, the thickness of the first interlayer insulating film 700 can be made very thin (about 3000 kPa) than when using the silicon nitride film.

제1 층간 절연막(700) 위에는 티타늄(800) 또는 질화 티타늄(TiN) 등으로 데이터선(800)이 세로 방향으로 형성되어 있다. 데이터선(800)으로부터 갈라져 나온 부분이 소스 영역(210)과 접촉구(C1)를 통해 연결되어 소스 전극(810)을 이루며, 게이트 전극(410)을 중심으로 소스 전극(810)의 반대편에는 접촉구(C2)를 통해 드레인 영역(230)과 연결되는 드레인 전극(820)이 형성되어 있다.The data line 800 is formed in the vertical direction on the first interlayer insulating layer 700 by titanium 800 or titanium nitride (TiN). A portion that is separated from the data line 800 is connected to the source region 210 through the contact hole C1 to form a source electrode 810, and contacts the opposite side of the source electrode 810 around the gate electrode 410. A drain electrode 820 is connected to the drain region 230 through the sphere C2.

데이터선(800)과 소스 및 드레인 전극(810, 820) 등의 데이터 배선 위에는 제2 층간 절연막(900)이 덮여 있다. 제2 층간 절연막(900)도 저유전율 CVD막으로 형성되어 있고, 따라서 질화 규소막을 사용할 때보다 매우 얇은 두께로 형성되어 있다. 제2 층간 절연막(900)에는 드레인 전극(820)을 드러내는 접촉구(C3)가 형성되어 있으며, 제2 층간 절연막(900) 및 제1 층간 절연막(700)에는 유지 축전기용 전극(620)을 드러내는 경유구(C4)가 형성되어 있다.On the data lines 800 and the data lines such as the source and drain electrodes 810 and 820, The second interlayer insulating film 900 is covered. The second interlayer insulating film 900 is also formed of a low dielectric constant CVD film, and thus is formed to a much thinner thickness than when using a silicon nitride film. A contact hole C3 exposing the drain electrode 820 is formed in the second interlayer insulating film 900, and a storage capacitor electrode 620 is exposed in the second interlayer insulating film 900 and the first interlayer insulating film 700. The diesel passage C4 is formed.

이 때, 제1 층간 절연막(700)과 제2 층간 절연막(900)을 저유전율 CVD막으로 형성함으로써 그 두께를 얇게 할 수 있고, 따라서 접촉구(C1, C2, C3) 및 경유구 C4)의 깊이를 얕게 할 수 있다. 결과적으로 접촉구(C1, C2, C3) 및 경유구(C4)를 통하여 전기적 연결의 신뢰성을 향상시킬 수 있다.At this time, by forming the first interlayer insulating film 700 and the second interlayer insulating film 900 with a low dielectric constant CVD film, the thickness thereof can be reduced, so that the contact openings C1, C2, C3 and the gas passage C4 are formed. You can make the depth shallower. As a result, the reliability of the electrical connection can be improved through the contact holes C1, C2, C3 and the via hole C4.

제2 층간 절연막(900) 위에는 데이터선(800)과 게이트선(400)이 교차하여 정의되는 영역 안에 ITO(indium-tin-oxide) 투명 화소 전극(1)이 형성되어 있다. 화소 전극(1)은 접촉구(C3)를 통해 드레인 전극(620)과 연결되며, 경유구(C4)를 통해 유지 축전기용 전극(520)과 접촉되어 있다.An indium-tin-oxide (ITO) transparent pixel electrode 1 is formed on the second interlayer insulating film 900 in a region defined by the intersection of the data line 800 and the gate line 400. The pixel electrode 1 is connected to the drain electrode 620 through the contact hole C3, and is in contact with the storage capacitor electrode 520 through the via hole C4.

유지 축전기를 이루는 유지 전극(420), 그 상부의 유지 축전기용 절연막 520) 및 금속 패턴(620)은 각각 다중막으로 형성되어 있을 수 있는데, 도 34를 참고로 하여 더 설명한다.The storage electrode 420 constituting the storage capacitor, the insulating film 520 for the storage capacitor, and the metal pattern 620 may be formed in multiple layers, respectively, which will be further described with reference to FIG. 34.

도 34는 도3의 P 부분을 확대한 단면도로서, 유지 축전기의 다중막 구조를 나타낸다.34 is an enlarged cross-sectional view of a portion P of FIG. 3 and illustrates a multilayer structure of the storage capacitor.

도 34에 도시한 바와 같이, 게이트 절연막(300) 위에 게이트 배선용 금속으로 형성된 유지 전극(420)은 알루미늄막(421) 및 티타늄막(422)으로 이루어진 이중막으로 형성되어 있다.As shown in FIG. 34, the storage electrode 420 formed of the gate wiring metal on the gate insulating film 300 is formed of a double film made of an aluminum film 421 and a titanium film 422.

유지 전극(420) 위에는 이중막 또는 삼중막으로 유지 축전기용 절연막(520)이 형성되어 있다. 절연막(520)은 이산화 규소막(521) 및 질화 규소막(522)의 이중막 또는 이산화 규소막(521), 질화 규소막(522) 및 이산화 규소막(523)의 삼중막으로 형성되어 있다. 본 실시예와는 달리, 제1 절연막(510, 520)을 저유전율 CVD막으로 형성할 수도 있다.On the storage electrode 420, an insulating film for a storage capacitor 520 is formed of a double film or a triple film. The insulating film 520 is formed of a double film of the silicon dioxide film 521 and the silicon nitride film 522 or a triple film of the silicon dioxide film 521, the silicon nitride film 522, and the silicon dioxide film 523. Unlike the present embodiment, the first insulating films 510 and 520 may be formed of a low dielectric constant CVD film.

또한, 유지 축전기용 절연막(520) 위에 형성되어 있는 금속 패턴(620)은 하층(621) 및 상층(622)의 이중막 또는 다중막으로 되어 있으며, 최상층(622)은 저유전율 CVD막인 제1 층간 절연막(700) 및 제2 층간 절연막(900)보다 식각비가 작은 크롬(Cr)막, 몰리브덴(Mo)막 또는 네오디뮴(Nd)막으로 형성되어 있다.The metal pattern 620 formed on the insulating capacitor insulating film 520 is formed of a double layer or multiple layers of the lower layer 621 and the upper layer 622, and the uppermost layer 622 is a first interlayer which is a low dielectric constant CVD film. It is formed of a chromium (Cr) film, a molybdenum (Mo) film, or a neodymium (Nd) film having a smaller etching ratio than the insulating film 700 and the second interlayer insulating film 900.

금속 패턴(620)은 화소 전극(1)과 접촉되고 있다.The metal pattern 620 is in contact with the pixel electrode 1.

이러한 구조는 전단 게이트 방식에도 적용될 수 있으며, 도 35 및 도 36을 참고로 하여 설명한다.This structure can also be applied to the shear gate method, which will be described with reference to FIGS. 35 and 36.

도 35는 전단 게이트 방식의 액정 표시 장치의 배치도이고, 도 36은 도 35의 XXXVI-XXXVI'선에 대한 단면도이다.FIG. 35 is a layout view of a liquid crystal display of a front gate type, and FIG. 36 is a cross-sectional view taken along line XXXVI-XXXVI 'of FIG. 35.

전단 게이트 방식에서는 전단 게이트선의 일부가 유지 전극의 역할을 한다.In the shear gate method, a part of the shear gate line serves as a sustain electrode.

도 35 및 36에 도시한 바와 같이, 전단 게이트선(400')의 일부인 제1 유지 전극(440'), 그 위의 유지 축전기용 절연막(540') 그리고 제2 유지 전극(640')이유지 축전기를 이루며, 제2 유지 전극(640')은 화소 전극(1)과 경유구(C4)를 통해서 접촉하고 있다.35 and 36, the first storage electrode 440 'which is a part of the front gate line 400', the insulating film 540 'for the storage capacitor thereon, and the second storage electrode 640' are held. The second storage electrode 640 'forms a capacitor and is in contact with the pixel electrode 1 via the gas passage C4.

전단 게이트선(400')과 화소 전극(1)이 중첩되는 부분에서 유지 축전기가 형성되는 점을 제외하면 앞서 설명한 독립 배선 방식의 액정 표시 장치와 구조가 동일하다.The structure is the same as that of the liquid crystal display of the independent wiring method described above, except that the storage capacitor is formed at a portion where the front gate line 400 ′ and the pixel electrode 1 overlap.

이상에서와 같이, 본 발명에 따른 액정 표시 장치에서는 유지 축전기용 절연막(520)을 작게는 500Å 정도로까지 형성할 수 있기 때문에 유지 용량을 증가시킬 수 있다.As described above, in the liquid crystal display device according to the present invention, the insulating capacitor 520 for the storage capacitor can be formed as small as about 500 kV, so that the storage capacitance can be increased.

그러면, 이러한 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 독립 배선 방식에 따른 도 32 및 도 37a 내지 도 37k를 참고로 하여 설명한다.Next, a method of manufacturing the liquid crystal display according to the exemplary embodiment of the present invention will be described with reference to FIGS. 32 and 37A to 37K according to the independent wiring method.

투명한 절연 기판(100) 위에 다결정 규소층(200)을 형성한다. 이때, 규소층(200)의 결정성을 증대시키기 위해 열처리나 레이저 어닐링(laser annealing)을 실시할 수도 있다(도 37a 참조).The polysilicon layer 200 is formed on the transparent insulating substrate 100. At this time, heat treatment or laser annealing may be performed to increase the crystallinity of the silicon layer 200 (see FIG. 37A).

질화 규소(SiNx)나 이산화 규소(SiO2)를 500~3,000Å 두께로 증착하여 게이트 절연막(300)을 형성한다(도 37b 참조).Silicon nitride (SiN x ) or silicon dioxide (SiO 2 ) is deposited to a thickness of 500 to 3,000 Å to form a gate insulating film 300 (see FIG. 37B).

알루미늄으로 게이트 배선용 도전막(401)을 증착한 후, 그 위에 이산화 규소로 이루어진 500~2,500Å의 두께의 제1 절연막(500) 및 유지 축전기용 금속막(600)을 차례로 적층한다. 이때, 게이트 배선용 도전막(401)은 알루미늄막(도시하지 않음) 및 티타늄막(도시하지 않음)을 연속 증착하여 이중막으로 형성할 수 있으며,제1 절연막(500)은 이산화 규소층 및 질화 규소층의 이중층 또는 산화 규소층, 질화 규소층 및 산화 규소층으로 이루어진 다중층으로 형성할 수도 있다. 또한, 유지 축전기용 금속막(600)을 최상부층이 ITO 물질의 식각액에 대해 식각비가 작은 몰리브덴막, 네오디뮴막 또는 크롬막인 다중막으로 적층할 수도 있다(도 37c 참조).After the gate wiring conductive film 401 is deposited from aluminum, a first insulating film 500 having a thickness of 500 to 2,500 Å and a storage capacitor metal film 600 made of silicon dioxide are sequentially stacked thereon. In this case, the gate wiring conductive film 401 may be formed of a double film by continuously depositing an aluminum film (not shown) and a titanium film (not shown), and the first insulating film 500 may be formed of a silicon dioxide layer and silicon nitride. It may be formed from a double layer of a layer or a multilayer consisting of a silicon oxide layer, a silicon nitride layer and a silicon oxide layer. In addition, the storage capacitor metal film 600 may be laminated in a multilayer film in which the uppermost layer is a molybdenum film, a neodymium film, or a chromium film having a small etching ratio with respect to an etching solution of an ITO material (see FIG. 37C).

게이트 배선용 도전막(401), 제1 절연막(500) 및 유지 축전기용 금속막(600)을 동시에 패터닝하여 게이트선(400), 게이트 전극(410), 유지 전극(420) 및 유지 전극선(430) 등의 게이트 패턴을 형성한다. 이때, 게이트 패턴 상부에 형성되는 절연막 패턴 및 금속 패턴은 게이트 패턴과 동일한 패턴으로 형성된다. 이 과정에서, 유지 전극(420), 유지 전극(420) 상부에 형성된 제1 절연막(520) 그리고 그 위에 형성된 유지 축전기용 전극(620)으로 이루어진 유지 축전기를 형성한다(도 37d 참조).The gate line 400, the gate electrode 410, the storage electrode 420, and the storage electrode line 430 are simultaneously patterned by simultaneously patterning the gate wiring conductive film 401, the first insulating film 500, and the storage capacitor metal film 600. A gate pattern such as this is formed. In this case, the insulating film pattern and the metal pattern formed on the gate pattern are formed in the same pattern as the gate pattern. In this process, a storage capacitor including a storage electrode 420, a first insulating film 520 formed on the storage electrode 420, and a storage capacitor electrode 620 formed thereon is formed (see FIG. 37D).

다음, 게이트 패턴을 마스크로 하여 규소층(200)에 이온 도핑을 실시함으로써 소스 영역(210) 및 드레인 영역(230)을 형성한다. n형 박막 트랜지스터와 p형 박막 트랜지스터를 모두 형성하기 위해서는 n형 도펀트(dopant)와 p형 도펀트를 각기 따로 이온 주입하여 도핑한다(도 37e 참조).Next, the source layer 210 and the drain region 230 are formed by ion doping the silicon layer 200 using the gate pattern as a mask. In order to form both the n-type thin film transistor and the p-type thin film transistor, the n-type dopant and the p-type dopant are ion implanted separately and doped (see FIG. 37E).

그 위에 제2 절연막(700)을 적층하고(도 37f 참조), 소스 및 드레인 영역(210, 230) 위에 위치한 게이트 절연막(300)과 제2 절연막(700)을 제거하여 각각 접촉구(C1, C2)를 형성한다(도 37g 참조). 게이트 전극(410) 상부에 접촉구가 필요한 경우에는, 소스 및 드레인 영역(210, 230)을 드러내는 접촉구(C1, C2)를 3단계에 걸쳐 실시하여야 한다. 이에 대해서는 도 38a 내지 도 38c를 참고로 하여 더 설명하겠다.The second insulating film 700 is stacked thereon (see FIG. 37F), and the gate insulating film 300 and the second insulating film 700 positioned on the source and drain regions 210 and 230 are removed to remove the contact holes C1 and C2, respectively. ) (See FIG. 37G). When a contact hole is required on the gate electrode 410, the contact holes C1 and C2 exposing the source and drain regions 210 and 230 must be performed in three steps. This will be further described with reference to FIGS. 38A to 38C.

티타늄 또는 질화 티타늄 등의 데이터 배선용 금속을 증착하고 패터닝하여 데이터선(800)과 그 분지인 소스 전극(810) 및 드레인 전극(820)을 형성한다. 이때, 소스 및 드레인 전극(810, 820)은 접촉구(C1, C2)를 통해 각각 소스 및 드레인 영역(210, 230)과 연결된다(도 37h 참조).A data line metal such as titanium or titanium nitride is deposited and patterned to form a data line 800, a source electrode 810, and a drain electrode 820, which are branches thereof. In this case, the source and drain electrodes 810 and 820 are connected to the source and drain regions 210 and 230 through the contact holes C1 and C2, respectively (see FIG. 37H).

그 위에 제2 층간 절연막(900)을 증착한다. 이때, 제2 층간 절연막(900)은 제2 절연막(700)과 식각비가 같은 물질로 형성한다(도 37i 참조).The second interlayer insulating film 900 is deposited thereon. In this case, the second interlayer insulating film 900 is formed of the same etching rate as the second insulating film 700 (see FIG. 37I).

다음, 드레인 전극(820) 상부의 제2 층간 절연막(900), 유지 축전기용 전극(620) 상부의 제2 층간 절연막(900) 및 제2 절연막(700)을 식각하여 각각 접촉구(C3)와 경유구(C4)를 형성한다. 이때, 유지 축전기용 전극(620) 상부의 절연층 700, 900)의 두께가 드레인 전극(820) 상부의 절연층(900) 두께보다 두껍기 때문에 드레인 전극(820) 상부에서는 과식각이 발생한다(도 37j 참조).Next, the second interlayer insulating film 900 on the drain electrode 820, the second interlayer insulating film 900 and the second insulating film 700 on the storage capacitor electrode 620 are etched to form a contact hole C3. The gas passage C4 is formed. At this time, since the thickness of the insulating layers 700 and 900 on the storage capacitor electrode 620 is thicker than the thickness of the insulating layer 900 on the drain electrode 820, overetching occurs on the drain electrode 820. 37j).

다음, ITO 물질을 증착한 후 패터닝하여 화소 전극(1)을 형성하는데, 화소 전극(1)은 접촉구(C3)를 통해 드레인 전극(820)과 접촉하며 경유구(C4)를 통해 유지 축전기용 전극(620)과 접촉한다(도 37k 참조). 앞서 설명한 바와 같이, 다중막으로 형성되어 있는 유지 축전기용 전극(620)의 최상층은 ITO 식각액에 대해 내성이 강한 물질로 형성되어 있기 때문에 에치 스토퍼의 역할을 한다. 따라서, 그 하부의 절연막(520)의 두께를 균일하게 유지할 수 있다. 또한, 드레인 전극(820)은 티타늄 또는 질화 티타늄으로 형성되어 있기 때문에 과식각되어 있는 접촉구(C3)를통해 ITO 식각액이 스며들어도 드레인 전극(820)의 부식이 잘 일어나지 않는다.Next, an ITO material is deposited and then patterned to form the pixel electrode 1, which is in contact with the drain electrode 820 through the contact hole C3 and for the storage capacitor through the via hole C4. Contact with electrode 620 (see FIG. 37K). As described above, since the uppermost layer of the storage capacitor electrode 620 formed of multiple layers is formed of a material resistant to the ITO etchant, it serves as an etch stopper. Therefore, the thickness of the insulating film 520 beneath it can be kept uniform. In addition, since the drain electrode 820 is formed of titanium or titanium nitride, corrosion of the drain electrode 820 does not occur well even if the ITO etching solution is penetrated through the contact hole C3 that is overetched.

그러면, 도 38a 내지 도 38c를 참고로 하여 도 37g 공정 즉, 소스 및 드레인 영역 상부에 접촉구를 형성하는 과정을 좀 더 자세히 설명한다.Next, the process of FIG. 37G, that is, the process of forming contact holes on the source and drain regions, will be described in more detail with reference to FIGS. 38A to 38C.

먼저 소스 및 드레인 영역(210, 230) 상부 및 유지 축전기용 전극(620) 상부의 제2 절연막(700)을 식각하고(도 38a 참조), 게이트 전극(410) 상부의 금속 패턴(610)을 식각한 다음(도 38b 참조), 소스 및 드레인 영역(210, 230) 상부에 위치한 게이트 절연막(300) 및 게이트 전극(410) 상부의 제1 절연막(510)을 식각함으로써, 소스 및 드레인 영역(210, 230)과 게이트 전극(410)을 드러낸다(도 38c 참조).First, the second insulating layer 700 is etched on the source and drain regions 210 and 230 and the electrode for the storage capacitor 620 (see FIG. 38A), and the metal pattern 610 on the gate electrode 410 is etched. Next, as shown in FIG. 38B, the gate insulating layer 300 located on the source and drain regions 210 and 230 and the first insulating layer 510 on the gate electrode 410 are etched to thereby etch the source and drain regions 210 and 330. 230 and gate electrode 410 are exposed (see FIG. 38C).

이와 같은 게이트 전극 상부의 접촉구(C5)는 데이터 배선과 게이트 배선을 회로적으로 연결할 필요가 있을 때 형성한다.The contact hole C5 above the gate electrode is formed when it is necessary to connect the data line and the gate line in a circuit.

이러한 실시예와 같이, 유지 축전기용 두 전극과 그 사이에 위치한 절연층으로 구성되는 유지 축전기는 도핑된 규소 패턴을 유지 축전기의 전극으로 이용하지 않고 게이트 배선용 금속으로 한 전극을 형성하기 때문에 규소 패턴의 이온 도핑 공정이 생략된다. 또한, 게이트 배선 공정에서 동시에 유지 축전기가 형성되기 때문에 별도로 공정을 추가할 필요가 없다.As in this embodiment, the holding capacitor composed of two electrodes for the holding capacitor and an insulating layer disposed therebetween is formed of a silicon pattern because it forms an electrode made of metal for gate wiring without using the doped silicon pattern as the electrode of the holding capacitor. The ion doping process is omitted. In addition, since the storage capacitor is formed at the same time in the gate wiring process, there is no need to add a process separately.

한편, 이상에서 설명한 박막 트랜지스터 기판을 형성하기 위하여는 7회 내지 8회의 사진 식각 공정을 사용하여야 한다. 그런데 사진식각 공정의 수가 늘수록 공정 비용과 공정 오류의 확률이 증가하여 제조 원가를 높이는 원인이 되므로, 다결정 규소 박막 트랜지스터를 제조하는 공정에서 마스크의 수를 줄일 수 있는 기술개발이 절실히 요구되고 있다. 따라서 이하에서는 사진 식각 공정 수를 줄일 수 있는 방법에 대하여 설명한다.Meanwhile, in order to form the thin film transistor substrate described above, 7 to 8 photo etching processes should be used. However, as the number of photolithography processes increases, the process cost and the probability of process error increase, which increases the manufacturing cost. Therefore, there is an urgent need for technology development that can reduce the number of masks in the process of manufacturing polycrystalline silicon thin film transistors. Therefore, hereinafter, a method of reducing the number of photolithography processes will be described.

실시예 13Example 13

도 39는 본 발명의 제13 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고, 도 40은 도 39의 A-A'선 및 A'-A"선에 대한 단면도이고, 도 41은 도 39의 B-B'선에 대한 단면도이다.39 is a layout view of a polysilicon thin film transistor substrate according to a thirteenth embodiment of the present invention, FIG. 40 is a cross-sectional view taken along line A-A 'and line A'-A "in FIG. 39, and FIG. 41 is shown in FIG. It is sectional drawing about the B-B 'line | wire.

도 39와 도 40을 참조하면, 유기, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(100) 상에 규소 산화물로 이루어진 차단막(102)이 형성되어 있다. 상기 차단막(102) 상에 다결정 규소 액티브 패턴(104)이 형성되어 있다. 상기 액티브 패턴(104)에는 캐패시터의 하부 전극(105T)이 일체로 형성되어 있다.39 and 40, a blocking layer 102 made of silicon oxide is formed on a transparent substrate 100 made of an insulating material such as organic, quartz, or sapphire. The polysilicon active pattern 104 is formed on the blocking layer 102. The lower electrode 105T of the capacitor is integrally formed on the active pattern 104.

상기 액티브 패턴(104) 및 차단막(102) 상에 규소 질화물 또는 규소 산화물로 이루어진 게이트 절연막(106)이 형성되어 있다. 상기 게이트 절연막(106) 상에는 액티브 패턴(104)을 가로질러 소스/드레인 영역(105S, 105D)과 채널 영역(105C)을 한정하는 게이트 전극(108a)이 형성되어 있다. 즉, 액티브 패턴(104)과 게이트 전극(108a)이 겹치는 부분은 트랜지스터의 채널 영역(105C)이 되며, 상기 채널 영역(105C)을 사이에 두고 분할된 액티브 패턴(104)의 한 쪽이 소스 영역(105S), 다른 쪽이 드레인 영역(105D)이 된다. 이때, 상기 소스 영역(105S)과 드레인 영역(105D)은 그 위치가 서로 바뀔 수 있다.A gate insulating layer 106 made of silicon nitride or silicon oxide is formed on the active pattern 104 and the blocking layer 102. The gate electrode 108a defining the source / drain regions 105S and 105D and the channel region 105C is formed on the gate insulating layer 106 across the active pattern 104. That is, the portion where the active pattern 104 and the gate electrode 108a overlap is the channel region 105C of the transistor, and one side of the active pattern 104 divided with the channel region 105C therebetween is a source region. 105S, the other becomes a drain region 105D. At this time, the positions of the source region 105S and the drain region 105D may be interchanged.

또한, 상기 게이트 전극(108)과 동일한 층에 유지 전극선(즉, 캐패시터의 상부 전극)(108b) 및 외부의 집적 회로부(도시하지 않음)로부터 주사 신호를 인가받기 위한 게이트 패드(108c)가 형성되어 있다. 이때, 캐패시터 용량을 증가시키기 위하여 상기 액티브 패턴(104)의 소스 영역(105S)이 상기 유지 전극선(108b)과 겹치도록 액티브 패턴(104)을 넓게 형성할 수 있다.In addition, a gate pad 108c is formed on the same layer as the gate electrode 108 to receive a scan signal from a storage electrode line (ie, an upper electrode of a capacitor) 108b and an external integrated circuit (not shown). have. In this case, in order to increase the capacitor capacitance, the active pattern 104 may be formed wide so that the source region 105S of the active pattern 104 overlaps the storage electrode line 108b.

상기 게이트 전극(108a), 유지 전극선(108b), 게이트 패드(108c) 및 게이트 절연막(106) 상에는 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 층간 절연막(110)이 형성되어 있다.An a-Si: C: O film or a-Si deposited on the gate electrode 108a, the storage electrode line 108b, the gate pad 108c, and the gate insulating film 106 by a plasma enhanced chemical vapor deposition (PECVD) method An interlayer insulating film 110 made of a: O: F film (low dielectric constant CVD film) is formed.

상기 층간 절연막(110) 상에는 동일한 층으로 이루어진 데이터 배선(114a), 화소 전극(114b) 및 게이트 패드 도전패턴(114c)이 형성되어 있다. 상기 데이터 배선(114a)은 드레인 영역(105D) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제1 접촉구(112a)를 통해 상기 드레인 영역(105D)과 연결되어 있다. 상기 데이터 배선(114a)은 화상 신호를 드레인 영역(105D)에 전달하는 역할을 한다.The data line 114a, the pixel electrode 114b, and the gate pad conductive pattern 114c formed of the same layer are formed on the interlayer insulating layer 110. The data line 114a is connected to the drain region 105D through the first contact hole 112a formed over the gate insulating layer 106 and the interlayer insulating layer 110 over the drain region 105D. The data line 114a serves to transfer an image signal to the drain region 105D.

상기 화소 전극(114b)은 소스 영역(105S) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제2 접촉구(112b)를 통해 상기 소스 영역(105S)과 직접 연결된다. 상기 화소 전극(114b)은 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극(도시하지 않음)과 함께 전기장을 생성하는 역할을 하며, 소스 영역(105S)으로부터 화상 신호를 전달받는다.The pixel electrode 114b is directly connected to the source region 105S through the second contact hole 112b formed over the gate region 106 and the interlayer insulating layer 110 over the source region 105S. The pixel electrode 114b receives an image signal from the thin film transistor and generates an electric field together with an electrode (not shown) of the upper plate, and receives the image signal from the source region 105S.

상기 게이트 패드 도전패턴(114c)은 게이트 패드(108c) 위로 층간 절연막 110)에 형성된 제4 접촉구(112c)를 통해 상기 게이트 패드(108c)와 연결되어 있다.The gate pad conductive pattern 114c is connected to the gate pad 108c through a fourth contact hole 112c formed in the interlayer insulating layer 110 over the gate pad 108c.

본 발명의 제13 실시예에 의하면, 상기 층간 절연막(110)을 식각하여 제1 접촉구(112a)와 제2 접촉구(112b)를 동시에 형성한 후, 도전막을 증착하고 이를 패터닝하여 데이터 배선(114a) 및 화소 전극(114b)을 동시에 형성한다.According to the thirteenth embodiment of the present invention, the interlayer insulating layer 110 is etched to simultaneously form the first contact hole 112a and the second contact hole 112b, and then a conductive film is deposited and patterned to form a data line ( 114a and the pixel electrode 114b are formed simultaneously.

도 39 및 도 41을 참조하면, 투명 기판 상에 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층으로 이루어진 게이트 배선이 형성되어 있다. 상기 게이트 배선은 유지 전극선(108b)과 나란히 제1 방향(즉, 횡방향)으로 신장되는 게이트 라인(108), 상기 게이트 라인(108)의 끝에 연결되어 외부로부터 주사 신호를 인가받아 게이트 라인(108)으로 전달하는 게이트 패드(도 2의 108c 참조), 및 게이트 라인(108)의 일부분인 박막 트랜지스터의 게이트 전극(도 2의 108a 참조)을 포함한다.39 and 41, a single layer of an aluminum-containing metal such as aluminum (Al) or aluminum neodymium (AlNd) on a transparent substrate, or a multilayer layer in which chromium (Cr) or molybdenum (Mo) alloy is laminated on aluminum The gate wiring which consists of is formed. The gate line is connected to the gate line 108 extending in the first direction (ie, the transverse direction) in parallel with the storage electrode line 108b and to the end of the gate line 108, and receives a scan signal from the outside to receive the gate line 108. ), A gate pad (see 108c in FIG. 2), and a gate electrode (see 108a in FIG. 2) of the thin film transistor that is part of the gate line 108.

상기 게이트 배선 위에는 제2 방향(즉, 종방향)으로 신장되는 데이터 배선 114a)이 위치하며, 상기 데이터 배선(114a)과 겹치도록 액티브 패턴(104)이 형성되어 있다. 상기 액티브 패턴(104)은 게이트 라인(108)의 일부인 게이트 전극에 의해 횡단된다. 상기 유지 전극선(108b)의 상당 부분이 액티브 패턴(104)에서 게이트 전극으로 횡단된 아래쪽 영역, 즉 소스 영역과 겹쳐진다. 상기 액티브 패턴(104) 중 데이터 배선(114a)과 겹치는 부분은 드레인 영역이 된다. 즉, 상기 드레인 영역 위에 형성되는 제1 접촉구(112a)를 통해 데이터 배선(114a)이 드레인 영역에 직접 연결되어 있다. 상기 액티브 패턴(104) 중 소스 영역 위에 제2 접촉구(112b)가 형성되어 있으며, 상기 데이터 배선(114a)과 동일한 층으로 형성되는 화소 전극(114b)이 제2 접촉구(112b)를 통해 소스 영역과 직접 연결되어 있다.The data line 114a extending in the second direction (ie, the longitudinal direction) is positioned on the gate line, and the active pattern 104 is formed to overlap the data line 114a. The active pattern 104 is crossed by a gate electrode that is part of the gate line 108. A substantial portion of the storage electrode line 108b overlaps the lower region, that is, the source region, which is crossed by the gate electrode in the active pattern 104. A portion of the active pattern 104 that overlaps the data line 114a becomes a drain region. That is, the data line 114a is directly connected to the drain region through the first contact hole 112a formed on the drain region. The second contact hole 112b is formed on the source region of the active pattern 104, and the pixel electrode 114b formed of the same layer as the data line 114a is formed through the second contact hole 112b. It is directly connected to the area.

또한, 상기 게이트 라인(108)으로부터 소정 간격을 두고 신호전달용 배선(108d)이 게이트 라인(108)과 수직한 제2 방향(즉, 종방향)으로 길게 형성되어 있다. 상기 신호전달용 배선(108d)은 게이트 배선을 위한 게이트막의 패터닝시 함께 형성된다. 상기 신호전달용 배선(108d)은 데이터 배선(114a)을 통해 박막 트랜지스터의 드레인 영역(105D)과 연결되어 상기 드레인 영역(105D)에 화상 신호를 전달한다. 이때, 상기 데이터 배선(114a)은 드레인 영역(105D)에 형성된 제1 접촉구(112a)와 신호전달용 배선(108d)에 형성된 제3 접촉구(112d)를 통해 상기 신호전달용 배선(108d)과 드레인 영역(105D)을 연결한다.In addition, the signal transmission wiring 108d is formed long in the second direction (ie, the longitudinal direction) perpendicular to the gate line 108 at a predetermined distance from the gate line 108. The signal transfer wiring 108d is formed together with the patterning of the gate film for the gate wiring. The signal transmission line 108d is connected to the drain region 105D of the thin film transistor through the data line 114a to transfer an image signal to the drain region 105D. At this time, the data line 114a is connected to the signal transmission line 108d through the first contact hole 112a formed in the drain region 105D and the third contact hole 112d formed in the signal transfer line 108d. And drain region 105D are connected.

도 42a 내지 도 42e는 도 39의 A-A'선 및 A'-A"선에 대한 단면도들로써, 본 발명의 제13 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 순서대로 나타낸 것이다.42A to 42E are cross-sectional views taken along line A-A 'and line A'-A "of FIG. 39, and illustrate a method of manufacturing a polysilicon thin film transistor substrate according to a thirteenth embodiment of the present invention in order.

도 42a는 액티브 패턴(104)을 형성하는 단계를 도시한다. 유리, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(100) 상에 규소 산화물을 약 1000Å의 두께로 증착하여 차단막(102)을 형성한다. 상기 차단막(102)은 생략될 수 있지만, 후속의 비정질규소막의 결정화 동안에 상기 기판(100) 내의 각종 불순물들이 규소막으로 침투하는 것을 방지하기 위해 사용하는 것이 바람직하다.42A illustrates forming an active pattern 104. A silicon oxide is deposited on a transparent substrate 100 made of an insulating material such as glass, quartz, or sapphire to a thickness of about 1000 GPa to form a blocking film 102. The blocking film 102 may be omitted, but is preferably used to prevent various impurities in the substrate 100 from penetrating into the silicon film during the subsequent crystallization of the amorphous silicon film.

상기 차단막(102) 상에 비정질규소막을 화학 기상 증착(chemical vapor deposition, CVD) 방법에 의해 약 500Å의 두께로 증착한 후, 레이저 어닐링 또는 퍼니스 어닐링(furnace annealing)을 실시하여 상기 비정질규소막을 다결정 규소막으로 결정화시킨다. 이어서, 상기 다결정 규소막을 사진식각 공정으로 패터닝하여액티브 패턴(104)을 형성한다(제1 마스크 사용).After depositing an amorphous silicon film to a thickness of about 500 GPa by chemical vapor deposition (CVD) on the blocking film 102, laser annealing or furnace annealing is performed to form the amorphous silicon film as polycrystalline silicon. Crystallize into a film. Subsequently, the polysilicon film is patterned by a photolithography process to form an active pattern 104 (using a first mask).

도 42b는 게이트 배선을 형성하는 단계를 도시한다. 상기 액티브 패턴(104) 및 차단막(102) 상에 규소 질화물 또는 규소 산화물을 CVD 방법으로 증착하여 게이트 절연막(106)을 형성한다. 상기 게이트 절연막(106) 상에 게이트 도전막으로, 예컨대 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층을 증착한 후, 사진식각 공정으로 상기 게이트 도전막을 패터닝하여 게이트 배선 및 유지 전극선(108b)을 형성한다.42B shows a step of forming a gate wiring. Silicon nitride or silicon oxide is deposited on the active pattern 104 and the blocking layer 102 by CVD to form a gate insulating layer 106. A single layer of an aluminum-containing metal such as aluminum (Al) or aluminum neodymium (AlNd), or multiple stacked chromium (Cr) or molybdenum (Mo) alloys on aluminum as a gate conductive film on the gate insulating film 106 After depositing the layer, the gate conductive layer is patterned by a photolithography process to form a gate wiring and a storage electrode line 108b.

상기 게이트 배선은 표시영역 내에 형성되는 게이트 라인(도 39의 108 참조), 상기 게이트 라인의 일부인 게이트 전극(108a) 및 표시 영역의 바깥에 위치한 패드 영역에 형성되는 게이트 패드(108c)를 포함한다. 상기 게이트 패드(108c)는 외부로부터 주사 신호를 인가받아 게이트 라인(108)으로 전달하는 역할을 한다. 본 실시예에 의하면, 상기 게이트 배선을 형성할 때 게이트 라인(108)과 소정 간격으로 이격되면서 게이트 라인(108)과 수직한 방향으로 신장되는 신호전달용 배선(도 39의 108d 참조)을 형성한다. 상기 신호전달용 배선은 후속 공정에서 데이터 배선과 연결되어 드레인 영역(105D)에 화상 신호를 전달하는 역할을 한다.The gate line includes a gate line (see 108 in FIG. 39) formed in a display area, a gate electrode 108a which is a part of the gate line, and a gate pad 108c formed in a pad area outside the display area. The gate pad 108c receives a scan signal from the outside and transfers the scan signal to the gate line 108. According to the present exemplary embodiment, when the gate wiring is formed, a signal transmission wiring (refer to 108d in FIG. 39) which is spaced apart from the gate line 108 at a predetermined interval and extends in a direction perpendicular to the gate line 108 is formed. . The signal transfer wiring is connected to the data wiring in a subsequent process to transfer an image signal to the drain region 105D.

이하, 게이트 패터닝 공정을 상세히 설명한다.Hereinafter, the gate patterning process will be described in detail.

먼저, 사진식각 공정으로 p형 박막 트랜지스터 영역의 게이트 도전막을 식각하여 p형 박막 트랜지스터의 게이트 전극(도시하지 않음)을 형성한 후(제2 마스크), 소스/드레인 영역을 형성하기 위해 p형 불순물을 이온주입한다. 계속해서, 사진식각 공정으로 n형 박막 트랜지스터 영역의 게이트 도전막을 식각하여 n형 박막 트랜지스터의 게이트 전극(108a)을 형성한 후(제3 마스크 사용), 소스/드레인 영역(105S, 105D)을 형성하기 위해 n형 불순물을 이온주입한다. 상기 소스/드레인 이온주입시 게이트 전극(108a)은 불순물을 차단하여 그 하부의 액티브 패턴(104)에 채널 영역(105C)을 정의한다. 여기서, 상기 p형 박막 트랜지스터와 n형 박막 트랜지스터의 게이트 및 소스/드레인 형성 공정은 그 순서가 바뀌어져도 무방하다. 또한, 상기 n형 박막 트랜지스터의 소스/드레인을 LDD 구조로 형성할 수도 있다.First, a gate electrode (not shown) of the p-type thin film transistor is formed by etching the gate conductive layer of the p-type thin film transistor region by a photolithography process (second mask), and then a p-type impurity is formed to form the source / drain region. Ion implantation. Subsequently, the gate conductive film of the n-type thin film transistor region is etched by the photolithography process to form the gate electrode 108a of the n-type thin film transistor (using a third mask), and then the source / drain regions 105S and 105D are formed. In order to do this, the n-type impurities are implanted. In the source / drain ion implantation, the gate electrode 108a blocks impurities to define the channel region 105C in the active pattern 104 underneath. Here, the order of gate and source / drain formation of the p-type thin film transistor and the n-type thin film transistor may be changed. In addition, the source / drain of the n-type thin film transistor may be formed in an LDD structure.

도시된 화소부 영역에는 표시되지 않았으나, CMOS 구조를 갖는 구동회로 형성을 위해 구동회로부에는 p형 트랜지스터의 게이트 전극 패터닝 및 소스/드레인 이온주입을 위한 마스크 공정과 n형 트랜지스터의 게이트 전극 패터닝 및 소스/드레인 이온주입을 위한 마스크 공정이 이루어진다. 예컨대, 구동회로부의 n형 트랜지스터 영역에 대한 마스크 공정에서 화소부 n형 트랜지스터의 형성을 위한 게이트 전극 패터닝과 소스/드레인 이온주입이 함께 이루어진다.Although not shown in the illustrated pixel region, a mask process for gate electrode patterning and source / drain ion implantation of a p-type transistor and a gate electrode patterning and source / type of an n-type transistor are formed in a driving circuit to form a driving circuit having a CMOS structure. A mask process for drain ion implantation is performed. For example, the gate electrode patterning and the source / drain ion implantation for forming the pixel portion n-type transistor are performed together in a mask process for the n-type transistor region of the driving circuit portion.

도 42c는 층간 절연막(110)을 형성하는 단계를 도시한다. 상술한 바와 같이 게이트 전극 패터닝 및 소스/드레인 이온주입 공정을 완료한 후, 도핑된 이온을 활성화시키고 반도체층의 손상을 치유하기 위해 레이저 빔 등을 이용한 어닐링을 실시한다. 이어서, 상기 게이트 배선, 유지 전극선(108b) 및 게이트 절연막(106) 상에 층간 절연막(110)을 수천Å의 두께로 형성한다. 상기 층간 절연막(110)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3)4, (SiH)4O4(CH3)4등을 기본 소스로 사용하고, N2O 또는 O2등의 산화제와 He 등을 혼합한 기체를 흘리면서 증착한다. 또, a-Si:O:F 막의 경우에는 SiH4, SiF4등에 CF4및 O2를 첨가한 기체를 흘리면서 증착한다. 층간 절연막(110)의 상면에 부분적인 광량을 조절하는 노광을 통해 엠보싱(다수의 렌즈 형상을 갖는 볼록부위)(110a)을 형성하고, 그 위에 반사물질로 이루어진 화소 전극을 형성함으로써 상기 엠보싱 부분은 액정을 투과하는 빛을 산란시켜 시야각을 개선할 수 있다.42C shows the step of forming the interlayer insulating film 110. After completing the gate electrode patterning and source / drain ion implantation processes as described above, annealing using a laser beam or the like is performed to activate the doped ions and heal the damage of the semiconductor layer. Subsequently, an interlayer insulating film 110 is formed on the gate wiring, the storage electrode line 108b, and the gate insulating film 106 to a thickness of thousands of kHz. The interlayer insulating layer 110 is formed by growing an a-Si: C: O film or an a-Si: O: F film by chemical vapor deposition (CVD). In this case, in the case of an a-Si: C: O film, a gaseous state of SiH (CH 3 ) 3 , SiO 2 (CH 3 ) 4 , (SiH) 4 O 4 (CH 3 ) 4, etc. is used as a basic source, N 2 O or O 2, such as to deposit a sloppy of the oxidant and a mixture of gases such as He. In the case of an a-Si: O: F film, vapor deposition is performed while flowing a gas added with CF 4 and O 2 to SiH 4 , SiF 4, and the like. Embossing (convex portions having a plurality of lens shapes) 110a is formed on the upper surface of the interlayer insulating film 110 through exposure to adjust the amount of light, and the embossed portion is formed by forming a pixel electrode made of a reflective material thereon. The viewing angle may be improved by scattering light passing through the liquid crystal.

도 42d는 접촉구들을 형성하는 단계를 도시한다. 사진식각 공정으로 상기 층간 절연막(110)을 식각 또는 현상한 후, 게이트 절연막(106)을 건식 식각하여 액티브 패턴(104)의 드레인 영역(105D)을 노출시키는 제1 접촉구(112a), 소스 영역(105S)을 노출시키는 제2 접촉구(112b), 신호전달용 배선(도 39의 108d 참조)을 노출시키는 제3 접촉구(112d) 및 게이트 패드(108c)를 노출시키는 제4 접촉구(112c)를 형성한다(제4 마스크 사용).42D illustrates the step of forming contacts. After etching or developing the interlayer insulating layer 110 by a photolithography process, the gate insulating layer 106 is dry etched to expose the drain region 105D of the active pattern 104 to expose the drain region 105D and the source region. The second contact hole 112b exposing the 105S, the third contact hole 112d exposing the signal transmission wiring (see 108d in FIG. 39), and the fourth contact hole 112c exposing the gate pad 108c. ) (Using a fourth mask).

도 42e는 상기 제1 내지 제3 접촉구(112a, 112b, 112c)와 층간 절연막(110) 상에 도전막(114)을 증착하는 단계를 도시한다. 본 실시예에서는 상기 도전막(114)을 패터닝하여 데이터 배선(114a)과 화소 전극(114b)을 형성하기 때문에, 반사형 액정표시장치의 경우 도전막(114)으로 알루미늄(Al)과 같이 반사율이 높은 금속을 사용한다. 투과형 액정표시장치의 경우에는 ITO(indium-tin-oxide) 또는 IZO (indium-zinc-oxide)와 같은 투명 도전막을 사용한다.42E illustrates depositing a conductive film 114 on the first to third contact holes 112a, 112b and 112c and the interlayer insulating film 110. In the present exemplary embodiment, since the data line 114a and the pixel electrode 114b are formed by patterning the conductive film 114, in the case of a reflective liquid crystal display device, the reflectivity of the conductive film 114 is similar to that of aluminum (Al). Use high metals. In the case of a transmissive liquid crystal display, a transparent conductive film such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) is used.

이어서, 사진식각 공정으로 상기 도전막(114)을 패터닝하여 도 40에 도시한 바와 같이 데이터 배선(114a), 화소 전극(114b) 및 게이트 패드 도전패턴(114c)을 형성한다(제5 마스크 사용). 상기 데이터 배선(114a)은 드레인 영역(105D) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제1 접촉구(112a)를 통해 상기 드레인 영역(105D)과 연결된다. 또한, 상기 데이터 배선(114b)은 드레인 영역(105D) 위에 형성된 제1 접촉구(112a)와 신호전달용 배선(도 39의 108d 참조) 위에 형성된 제3 접촉구(도 39의 112d 참조)를 통해 상기 신호전달용 배선(108d)과 드레인 영역(105D)을 연결한다.Subsequently, the conductive layer 114 is patterned by a photolithography process to form a data line 114a, a pixel electrode 114b, and a gate pad conductive pattern 114c as shown in FIG. 40 (using a fifth mask). . The data line 114a is connected to the drain region 105D through the first contact hole 112a formed over the gate insulating layer 106 and the interlayer insulating layer 110 over the drain region 105D. In addition, the data line 114b is formed through the first contact hole 112a formed on the drain region 105D and the third contact hole formed on the signal transmission line (see 108d of FIG. 39) (see 112d of FIG. 39). The signal transmission wiring 108d and the drain region 105D are connected to each other.

상기 화소 전극(114b)은 소스 영역(105S) 위로 게이트 절연막(106)과 층간 절연막(110)에 걸쳐 형성된 제2 접촉구(112b)를 통해 상기 소스 영역(105S)과 직접 연결된다. 상기 게이트 패드 도전패턴(114c)은 게이트 패드(108c) 위로 층간 절연막(110)에 형성된 제3 접촉구(112c)를 통해 상기 게이트 패드(108c)와 연결된다.The pixel electrode 114b is directly connected to the source region 105S through the second contact hole 112b formed over the gate region 106 and the interlayer insulating layer 110 over the source region 105S. The gate pad conductive pattern 114c is connected to the gate pad 108c through the third contact hole 112c formed in the interlayer insulating layer 110 over the gate pad 108c.

상술한 본 발명의 제13 실시예에 의하면, 동일 물질로 사용할 수 있는 데이터 배선(114a)과 화소 전극(114b)을 동일한 층으로 형성하고 상기 화소 전극(114b)과 데이터 배선(114a)을 액티브 패턴(104)의 소스 영역(105S)과 드레인 영역(105D)에 각각 연결하기 위한 접촉구들(112a, 112b)을 동시에 형성한다. 따라서, 마스크의 수를 종래의 7매에서 5매로 줄여 공정 단순화를 도모할 수 있다.According to the thirteenth embodiment of the present invention, the data line 114a and the pixel electrode 114b which can be used with the same material are formed in the same layer, and the pixel electrode 114b and the data line 114a are formed in the active pattern. Contact holes 112a and 112b for connecting to the source region 105S and the drain region 105D of 104, respectively, are formed at the same time. Therefore, the number of masks can be reduced to five from the conventional seven, so that the process can be simplified.

실시예 14Example 14

도 43은 본 발명의 제14 실시예에 의한 다결정 규소 박막 트랜지스터의 단면도이다.43 is a cross-sectional view of a polysilicon thin film transistor according to a fourteenth embodiment of the present invention.

도 43을 참조하면, 상술한 본 발명의 제13 실시예와 동일한 방법으로 데이터 배선(114a), 화소 전극(114b) 및 게이트 패드 도전패턴(114c)을 동시에 형성한 후(제5 마스크), 결과물의 전면에 규소 질화물(SiNx)과 같은 무기 절연물질을 증착하여 보호막(passivation layer)(116)을 형성한다. 이어서, 사진식각 공정으로 상기 게이트 패드 도전패턴(114c) 상의 보호막(116)을 식각하여 게이트 패드 도전패턴 (114c)을 노출시킨다(제6 마스크 사용). 상기 보호막(116)은 화소 전극(114b)과 그 상판의 전극이 전기장을 생성하는데 영향을 미치지 않을 정도의 두께로 형성하는 것이 바람직하다.Referring to FIG. 43, after the data line 114a, the pixel electrode 114b, and the gate pad conductive pattern 114c are simultaneously formed in the same manner as in the thirteenth embodiment of the present invention (fifth mask), the resultant product is formed. An inorganic insulating material such as silicon nitride (SiNx) is deposited on the entire surface of the semiconductor layer to form a passivation layer 116. Subsequently, the passivation layer 116 on the gate pad conductive pattern 114c is etched by a photolithography process to expose the gate pad conductive pattern 114c (using a sixth mask). The passivation layer 116 is preferably formed to a thickness such that the pixel electrode 114b and the electrode on the upper plate do not affect the generation of the electric field.

상술한 본 발명의 제14 실시예에 의하면, 상기 데이터 배선(114a)과 화소 전극(114b)이 외부에 노출되는 것을 방지하기 위해 그 위에 보호막(116)을 형성한다. 이때, 패드 영역의 보호막은 제거되어야 하므로 상술한 제12 실시예에 비해 보호막(116)의 패터닝을 위한 마스크가 하나 더 추가된다. 따라서, 마스크의 수는 총 5매가 되지만, 상기 데이터 배선(114a) 및 화소 전극(114b)이 오염되는 것을 방지하고 패턴을 보호할 수 있다는 장점이 있다.According to the fourteenth embodiment of the present invention described above, the protective film 116 is formed thereon to prevent the data line 114a and the pixel electrode 114b from being exposed to the outside. In this case, since the protective layer of the pad region needs to be removed, one more mask for patterning the protective layer 116 is added, as compared with the twelfth embodiment described above. Accordingly, the total number of masks is five, but there is an advantage in that the data line 114a and the pixel electrode 114b are prevented from being contaminated and the pattern can be protected.

실시예 15Example 15

도 44a 내지 도 44d는 본 발명의 제15 실시예에 의한 다결정 규소 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.44A to 44D are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor according to a fifteenth embodiment of the present invention.

도 44a를 참조하면, 상술한 본 발명의 제13 실시예와 동일한 방법으로 투명 기판(100) 상에 차단막(102), 액티브 패턴(104), 게이트 절연막(106), 게이트 배선 및 유지 전극선(108b)을 형성한다. 상기 게이트 배선은 표시영역 내에 형성되는 게이트 라인, 상기 게이트 라인의 일부인 게이트 전극(108a) 및 표시 영역의 바깥에 위치한 패드 영역에 형성되는 게이트 패드(108c)를 포함한다. 상기 게이트 배선의 형성시, 게이트 라인과 소정 간격으로 이격되면서 게이트 라인과 수직한 방향으로 신장되는 신호전달용 배선(도시하지 않음)을 함께 형성한다.Referring to FIG. 44A, the blocking film 102, the active pattern 104, the gate insulating film 106, the gate wiring and the storage electrode line 108b are disposed on the transparent substrate 100 in the same manner as in the thirteenth embodiment of the present invention. ). The gate wiring includes a gate line formed in a display area, a gate electrode 108a which is a part of the gate line, and a gate pad 108c formed in a pad area outside the display area. In forming the gate wirings, signal wirings (not shown) which are spaced apart from the gate lines at predetermined intervals and extend in a direction perpendicular to the gate lines are formed together.

이어서, 상기 게이트 배선, 유지 전극선(108b) 및 게이트 절연막(106) 상에 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)을 수천Å의 두께로 증착하여 층간 절연막(110)을 형성한 후, 상기 층간 절연막(110) 상에 포토레지스트막(111)을 도포한다.Subsequently, an a-Si: C: O film or an a-Si: O: F film (low dielectric constant) is deposited on the gate wiring, the sustain electrode line 108b and the gate insulating film 106 by plasma enhanced chemical vapor deposition (PECVD). CVD film) is deposited to a thickness of several thousand micrometers to form an interlayer insulating film 110, and then a photoresist film 111 is coated on the interlayer insulating film 110.

도 44b를 참조하면, 상기 포토레지스트막(111)을 노광 및 현상하여 접촉구 영역들을 정의하는 포토레지스트 패턴(111a)을 형성한다.Referring to FIG. 44B, the photoresist film 111 is exposed and developed to form a photoresist pattern 111a defining contact hole regions.

도 44c를 참조하면, 상기 포토레지스트 패턴(111a)을 마스크로 이용하여 노출된 층간 절연막(110)을 식각한다. 그러면, 접촉구 영역들의 층간 절연막(110)이 제거된다.Referring to FIG. 44C, the exposed interlayer insulating layer 110 is etched using the photoresist pattern 111a as a mask. Then, the interlayer insulating layer 110 of the contact region is removed.

도 44d를 참조하면, 상기 포토레지스트 패턴(111a)을 식각 마스크로 이용하여 노출된 게이트 절연막(106)을 건식 식각한다. 그러면, 액티브 패턴(104)의 드레인 영역(105D)을 노출시키는 제1 접촉구(112a), 소스 영역(105S)을 노출시키는 제2 접촉구(112b), 신호전달용 배선을 노출시키는 제3 접촉구(도시하지 않음) 및 게이트 패드(108c)를 노출시키는 제4 접촉구(112c)가 동시에 형성된다.Referring to FIG. 44D, the exposed gate insulating layer 106 is dry etched using the photoresist pattern 111a as an etching mask. Then, the first contact hole 112a exposing the drain region 105D of the active pattern 104, the second contact hole 112b exposing the source region 105S, and the third contact exposing the signal transmission wiring. The fourth contact hole 112c exposing the sphere (not shown) and the gate pad 108c are formed at the same time.

이어서, 도시하지는 않았으나, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(111a)을 제거한다. 그런 다음, 상기 접촉구들 및 층간 절연막(110) 상에 도전막을 증착하고 이를 사진식각 공정으로 패터닝하여 데이터 배선, 화소 전극 및 게이트 패드 도전패턴을 동시에 형성한다.Subsequently, although not shown, the photoresist pattern 111a is removed by an ashing and stripping process. Then, a conductive film is deposited on the contact holes and the interlayer insulating film 110 and patterned by a photolithography process to simultaneously form a data line, a pixel electrode, and a gate pad conductive pattern.

상술한 본 발명의 제15 실시예에 의하면, 저유전율 CVD막으로 이루어진 층간 절연막(110)을 현상한 후 게이트 절연막(106)을 건식 식각할 때 상기 건식 식각 공정의 고밀도 플라즈마에 의해 층간 절연막(110)의 표면이 손상되는 것을 방지하기 위해 포토레지스트 패턴(111a)으로 층간 절연막(110)의 표면을 보호한다. 즉, 상기 포토레지스트 패턴(111a)에 의해 층간 절연막(110)의 표면이 노출되지 않은 상태에서 게이트 절연막(106)을 식각하기 때문에, 층간 절연막(110)의 표면이 손상되는 것을 방지할 수 있다.According to the fifteenth embodiment of the present invention, when the interlayer insulating film 110 formed of the low dielectric constant CVD film is developed and then the dry etching of the gate insulating film 106 is performed, the interlayer insulating film 110 is formed by the high density plasma of the dry etching process. The surface of the interlayer insulating film 110 is protected by the photoresist pattern 111a in order to prevent the surface of the film from being damaged. That is, since the gate insulating layer 106 is etched while the surface of the interlayer insulating layer 110 is not exposed by the photoresist pattern 111a, the surface of the interlayer insulating layer 110 can be prevented from being damaged.

실시예 16Example 16

도 45는 본 발명의 제16 실시예에 의한 다결정 규소 박막 트랜지스터 기판의 배치도이고, 도 46은 도 45의 C-C'선에 대한 단면도이다.45 is a layout view of a polysilicon thin film transistor substrate according to a sixteenth embodiment of the present invention, and FIG. 46 is a cross-sectional view taken along line CC ′ in FIG. 45.

도 45와 도 46을 참조하면, 유기, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(300) 상에 규소 산화물로 이루어진 차단막(302)이 형성된다. 상기 차단막(302) 상에 다결정 규소 액티브 패턴(304)이 형성된다. 상기 액티브 패턴(304)에는 캐패시터의 하부 전극(305T)이 일체로 형성된다.45 and 46, a blocking layer 302 made of silicon oxide is formed on a transparent substrate 300 made of an insulating material such as organic, quartz, or sapphire. The polysilicon active pattern 304 is formed on the blocking layer 302. The lower electrode 305T of the capacitor is integrally formed on the active pattern 304.

상기 액티브 패턴(304) 및 차단막(302) 상에 규소 질화물 또는 규소 산화물로 이루어진 게이트 절연막(306)이 형성된다. 상기 게이트 절연막(306) 상에는 액티브 패턴(304)을 가로질러 소스/드레인 영역(305S, 305D)과 채널 영역(305C)을 한정하는 게이트 전극(308a)이 형성된다. 즉, 액티브 패턴(304)과 게이트 전극(308a)이 겹치는 부분은 트랜지스터의 채널 영역(305C)이 되며, 상기 채널 영역(305C)을 사이에 두고 분할된 액티브 패턴(304)의 한 쪽이 소스 영역(305S), 다른 쪽이 드레인 영역(305D)이 된다. 이때, 상기 소스 영역(305S)과 드레인 영역(305D)은 그 위치가 서로 바뀔 수 있다.A gate insulating layer 306 made of silicon nitride or silicon oxide is formed on the active pattern 304 and the blocking layer 302. A gate electrode 308a is formed on the gate insulating layer 306 to define the source / drain regions 305S and 305D and the channel region 305C across the active pattern 304. That is, the portion where the active pattern 304 and the gate electrode 308a overlap is the channel region 305C of the transistor, and one side of the active pattern 304 divided with the channel region 305C therebetween is a source region. 305S, the other is a drain region 305D. At this time, the positions of the source region 305S and the drain region 305D may be interchanged.

또한, 상기 게이트 전극(308a)과 동일한 층에 유지 전극선(즉, 캐패시터의 상부 전극)(308b) 및 외부의 집적 회로부로부터 주사 신호를 인가받기 위한 게이트 패드(도시하지 않음)가 형성된다. 이때, 캐패시터 용량을 증가시키기 위하여 상기 액티브 패턴(304)의 소스 영역(305S)이 연장되어 상기 유지 전극선(308b)과 겹치는 액티브 패턴(305T)을 이루고 있다.Further, a storage electrode line (ie, an upper electrode of the capacitor) 308b and a gate pad (not shown) for receiving a scan signal from an external integrated circuit part are formed on the same layer as the gate electrode 308a. In this case, the source region 305S of the active pattern 304 is extended to increase the capacitor capacitance to form an active pattern 305T overlapping the storage electrode line 308b.

상기 게이트 전극(308a), 유지 전극선(308b) 및 게이트 절연막(306) 상에는 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 제1 층간 절연막(310)이 형성된다.An a-Si: C: O film or an a-Si: O: F film deposited on the gate electrode 308a, the storage electrode line 308b, and the gate insulating film 306 by a plasma enhanced chemical vapor deposition (PECVD) method ( A first interlayer insulating film 310 made of a low dielectric constant CVD film is formed.

상기 제1 층간 절연막(310) 상에는 알루미늄(Al) 또는 알루미늄 네오디뮴 (AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층으로 이루어진 데이터 배선(312)이 형성된다. 상기 데이터 배선(312)은 화상 신호를 드레인 영역(305D)에 전달하는 역할을 하므로, 신호 전달 손실을 낮추기 위해 도전성이 좋은 금속으로 형성하는 것이 바람직하다.On the first interlayer insulating layer 310, a data line composed of a single layer of an aluminum-containing metal such as aluminum (Al) or aluminum neodymium (AlNd), or a multilayer layer in which chromium (Cr) or molybdenum (Mo) alloy is laminated on aluminum. 312 is formed. Since the data line 312 serves to transfer the image signal to the drain region 305D, the data line 312 is preferably formed of a metal having high conductivity in order to reduce signal transmission loss.

상기 데이터 배선(312) 및 제1 층간 절연막(310) 상에 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 제2 층간 절연막(314)이 형성된다. 상기 제2 층간 절연막(314) 상에는 소스 영역(305S) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제2 접촉구(316b)를 통해 상기 소스 영역(305S)과 직접 연결되는 화소 전극(318b)이 형성된다. 또한, 상기 제2 층간 절연막(310) 상에는 드레인 영역(305D) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제1 접촉구(316a)와 데이터 배선(312) 위로 제2 층간 절연막(314)에 형성된 제3 접촉구(316c)를 통해 상기 데이터 배선(312)과 드레인 영역(305D)을 연결시키는 드레인 전극(318a)이 형성된다.An a-Si: C: O film or an a-Si: O: F film (low dielectric constant CVD) deposited on the data line 312 and the first interlayer insulating film 310 by plasma enhanced chemical vapor deposition (PECVD) A second interlayer insulating film 314 is formed. The source is formed on the second interlayer insulating layer 314 through a second contact hole 316b formed over the source region 305S and across the gate insulating layer 306, the first interlayer insulating layer 310, and the second interlayer insulating layer 314. The pixel electrode 318b directly connected to the region 305S is formed. In addition, the first contact hole 316a and the data formed on the second interlayer insulating layer 310 over the drain region 305D and across the gate insulating layer 306, the first interlayer insulating layer 310, and the second interlayer insulating layer 314. A drain electrode 318a is formed to connect the data line 312 and the drain region 305D through the third contact hole 316c formed in the second interlayer insulating layer 314 over the wiring 312.

상기 드레인 전극(318a) 및 화소 전극(318b)은 동일한 층으로 형성된다. 상기 소스 영역(305S)과 드레인 영역(305D)의 위치가 바뀌어져 있는 경우에는 데이터 배선(312)에 연결되는 전극은 소스 전극이 되며, 화소 전극(318b)은 드레인 영역(305D)과 직접 연결된다.The drain electrode 318a and the pixel electrode 318b are formed of the same layer. When the positions of the source region 305S and the drain region 305D are changed, the electrode connected to the data line 312 becomes a source electrode, and the pixel electrode 318b is directly connected to the drain region 305D. .

도 45를 참조하면, 투명 기판 상에 알루미늄(Al) 또는 알루미늄 네오디뮴 (AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층으로 이루어진 게이트 배선이 형성된다. 상기 게이트 배선은 유지 전극선(308b)과 나란히 제1 방향(즉, 횡방향)으로 신장되는 게이트 라인(308), 상기 게이트 라인(308)의 끝에 연결되어 외부로부터 주사 신호를 인가받아 게이트 라인(308)으로 전달하는 게이트 패드(도시하지 않음) 및 상기 게이트 라인(308)의 일부분인 게이트 전극(도 46의 308a 참조)을 포함한다.Referring to FIG. 45, a gate made of a single layer of an aluminum-containing metal such as aluminum (Al) or aluminum neodymium (AlNd) on a transparent substrate, or a multilayer layer of chromium (Cr) or molybdenum (Mo) alloys laminated on aluminum Wiring is formed. The gate line is connected to an end of the gate line 308 extending in a first direction (that is, a transverse direction) in parallel with the storage electrode line 308b and the gate line 308 to receive a scan signal from the outside, and thus the gate line 308. Gate pad (not shown) and a gate electrode (see 308a in FIG. 46) that is part of the gate line 308.

상기 게이트 배선 위에는 상기 제1 방향과 수직한 제2 방향(즉, 종방향)으로데이터 배선(312)이 길게 형성된다. 상기 데이터 배선(312)으로부터 소정 간격으로 이격되어 액티브 패턴(304)이 형성된다. 상기 액티브 패턴(304)은 게이트 라인 (308)의 일부인 게이트 전극에 의해 횡단된다. 상기 유지 전극선(308b)의 상당 부분이 상기 액티브 패턴(304)에서 게이트 전극으로 횡단된 아래쪽 영역, 즉 소스 영역과 겹쳐진다. 상기 액티브 패턴(304)에서 게이트 전극으로 횡단된 위쪽 영역, 즉 드레인 영역은 드레인 전극(316c)에 의해 상기 데이터 배선(312)과 연결된다. 이 연결을 위해 상기 드레인 영역에 제1 접촉구(316a)가 형성되고, 상기 데이터 배선(312)의 소정 영역에 제3 접촉구(316c)가 형성된다.The data line 312 is elongated in the second direction (ie, the longitudinal direction) perpendicular to the first direction on the gate line. The active pattern 304 is formed spaced apart from the data line 312 at predetermined intervals. The active pattern 304 is crossed by a gate electrode that is part of the gate line 308. A substantial portion of the storage electrode line 308b overlaps a lower region, that is, a source region, which is crossed by the active electrode 304 to the gate electrode. The upper region, that is, the drain region, which is crossed by the gate electrode in the active pattern 304 is connected to the data line 312 by the drain electrode 316c. For this connection, a first contact hole 316a is formed in the drain region, and a third contact hole 316c is formed in a predetermined region of the data line 312.

상기 액티브 패턴(304) 중 소스 영역에 제2 접촉구(316b)가 형성되며, 드레인 전극(316c)과 동일한 층으로 형성되는 화소 전극(316b)이 제2 접촉구(316b)를 통해 상기 소스 영역과 직접 연결된다.A second contact hole 316b is formed in the source region of the active pattern 304, and the pixel electrode 316b formed of the same layer as the drain electrode 316c is formed through the second contact hole 316b. Directly connected to the

도 47a 내지 도 47e는 도 45의 C-C'선에 대한 단면도로써 본 발명의 제15 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 순서대로 나타낸 것이다.47A to 47E are cross-sectional views taken along line C-C 'of FIG. 45, and illustrate a method of manufacturing a polysilicon thin film transistor substrate according to a fifteenth embodiment of the present invention in order.

도 47a는 액티브 패턴(304)을 형성하는 단계를 도시한다. 유리, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(300) 상에 규소 산화물을 약 1000Å의 두께로 증착하여 차단막(302)을 형성한다.47A illustrates forming an active pattern 304. A silicon oxide is deposited to a thickness of about 1000 GPa on a transparent substrate 300 made of an insulating material such as glass, quartz, or sapphire to form a blocking film 302.

상기 차단막(302) 상에 비정질규소막을 화학 기상 증착(CVD) 방법에 의해 약 500Å의 두께로 증착한 후, 레이저 어닐링 또는 퍼니스 어닐링(furnace annealing)을 실시하여 상기 비정질규소막을 다결정 규소막으로 결정화시킨다. 이어서, 상기다결정 규소막을 사진식각 공정으로 패터닝하여 액티브 패턴(304)을 형성한다(제1 마스크 사용).An amorphous silicon film is deposited on the blocking film 302 to a thickness of about 500 kPa by chemical vapor deposition (CVD), followed by laser annealing or furnace annealing to crystallize the amorphous silicon film into a polycrystalline silicon film. . Subsequently, the polycrystalline silicon film is patterned by a photolithography process to form an active pattern 304 (using a first mask).

도 47b는 게이트 배선을 형성하는 단계를 도시한다. 상기 액티브 패턴(304) 및 차단막(302) 상에 규소 질화물 또는 규소 산화물을 CVD 방법으로 증착하여 게이트 절연막(306)을 형성한다. 상기 게이트 절연막(306) 상에 게이트 도전막으로, 예컨대 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층을 증착한다. 이어서, 사진식각 공정으로 p형 및 n형 트랜지스터의 게이트 도전막을 각각 패터닝하여 게이트 배선을 형성하고, p형 및 n형 소스/드레인 이온주입 공정을 실시한다(제2 마스크 및 제3 마스크 사용). 이때, 상기 게이트선(308)과 나란히 유지 전극선(308b)을 동시에 형성할 수 있다.47B shows a step of forming a gate wiring. Silicon nitride or silicon oxide is deposited on the active pattern 304 and the blocking layer 302 by CVD to form a gate insulating layer 306. A single layer of an aluminum-containing metal such as aluminum (Al) or aluminum neodymium (AlNd), or multiple layers of chromium (Cr) or molybdenum (Mo) alloy laminated on aluminum as a gate conductive layer on the gate insulating layer 306 Deposit a layer. Subsequently, the gate conductive films of the p-type and n-type transistors are patterned by photolithography to form gate wirings, and p-type and n-type source / drain ion implantation processes are performed (using a second mask and a third mask). In this case, the storage electrode line 308b may be simultaneously formed in parallel with the gate line 308.

상기 게이트 배선은 표시영역 내에 형성되는 게이트 라인(도 45의 308 참조), 상기 게이트 라인의 일부인 게이트 전극(308a) 및 표시 영역의 바깥에 위치한 패드 영역에 형성되는 게이트 패드(도시하지 않음)를 포함한다. 상기 게이트 패드는 외부로부터 주사 신호를 인가받아 상기 게이트 라인(308)으로 전달하는 역할을 한다.The gate wiring includes a gate line (see 308 of FIG. 45) formed in the display area, a gate electrode 308a which is a part of the gate line, and a gate pad (not shown) formed in a pad area outside the display area. do. The gate pad receives a scan signal from the outside and transfers the scan signal to the gate line 308.

도 47c는 제1 층간 절연막(310), 데이터 배선(312) 및 제2 층간 절연막(314)을 형성하는 단계를 도시한다. 상술한 바와 같이 게이트 전극 패터닝 및 소스/드레인 이온주입 공정을 완료한 후, 도핑된 이온을 활성화시키고 반도체층의 손상을 치유하기 위해 레이저 빔 등을 이용한 어닐링을 실시한다. 이어서, 상기 게이트 배선, 유지 전극선(308b) 및 게이트 절연막(306) 상에 제1 층간 절연막(310)을 수천Å의 두께로 형성한다. 상기 제1 층간 절연막(310)은 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다. 이 때, a-Si:C:O 막의 경우에는 기체 상태의 SiH(CH3)3, SiO2(CH3)4, (SiH)4O4(CH3)4등을 기본 소스로 사용하고, N2O 또는 O2등의 산화제와 He 등을 혼합한 기체를 흘리면서 증착한다. 또, a-Si:O:F 막의 경우에는 SiH4, SiF4등에 CF4및 O2를 첨가한 기체를 흘리면서 증착한다.47C illustrates the steps of forming the first interlayer insulating film 310, the data wiring 312, and the second interlayer insulating film 314. After completing the gate electrode patterning and source / drain ion implantation processes as described above, annealing using a laser beam or the like is performed to activate the doped ions and heal the damage of the semiconductor layer. Subsequently, a first interlayer insulating film 310 is formed on the gate wiring, the storage electrode line 308b and the gate insulating film 306 to a thickness of thousands of kHz. The first interlayer insulating layer 310 is formed by growing an a-Si: C: O film or an a-Si: O: F film by chemical vapor deposition (CVD). In this case, in the case of an a-Si: C: O film, a gaseous state of SiH (CH 3 ) 3 , SiO 2 (CH 3 ) 4 , (SiH) 4 O 4 (CH 3 ) 4, etc. is used as a basic source, N 2 O or O 2, such as to deposit a sloppy of the oxidant and a mixture of gases such as He. In the case of an a-Si: O: F film, vapor deposition is performed while flowing a gas added with CF 4 and O 2 to SiH 4 , SiF 4, and the like.

상기 제1 층간 절연막(310) 상에 도전막을 약 2000Å의 두께로 증착하고, 사진식각 공정으로 상기 도전막을 패터닝하여 데이터 배선(312)을 형성한다(제4 마스크 사용). 상기 데이터 배선은 신호 전달시 손실을 줄이기 위해 도전성이 좋은 금속으로 형성하는 것이 바람직하며, 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함유 금속의 단일층이나, 알루미늄 위에 크롬(Cr)이나 몰리브덴(Mo) 합금을 적층한 다중층을 사용할 수 있다.A conductive film is deposited on the first interlayer insulating film 310 to a thickness of about 2000 mW, and the data layer 312 is formed by patterning the conductive film by a photolithography process (using a fourth mask). The data line is preferably formed of a highly conductive metal to reduce loss in signal transmission, and is a single layer of an aluminum-containing metal such as aluminum (Al) or aluminum neodymium (AlNd), or chromium (Cr) or molybdenum on aluminum. The multilayer which laminated | stacked (Mo) alloy can be used.

상기 데이터 배선(312) 및 제1 층간 절연막(310) 상에 제2 층간 절연막(314)을 수천Å의 두께로 형성한다. 바람직하게는, 제2 층간 절연막(314)은 제1 층간 절연막과 마찬가지로 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 형성한다.A second interlayer insulating layer 314 is formed on the data line 312 and the first interlayer insulating layer 310 to have a thickness of several thousand kHz. Preferably, the second interlayer insulating film 314 is formed by growing an a-Si: C: O film or an a-Si: O: F film by chemical vapor deposition (CVD) like the first interlayer insulating film.

도 47d는 접촉구들을 형성하는 단계를 도시한다. 사진식각 공정으로 제2 층간 절연막(314), 제1 층간 절연막(310) 및 게이트 절연막(306)을 부분적으로 식각하여 액티브 패턴(304)의 드레인 영역(305D)을 노출시키는 제1 접촉구(316a), 소스 영역(305S)을 노출시키는 제2 접촉구(316b) 및 데이터 배선(312)을 노출시키는 제3 접촉구(316c)를 형성한다(제5 마스크 사용). 또한, 도시하지는 않았으나, 상기 접촉구들을 형성할 때 게이트 패드를 노출시키는 제4 접촉구도 함께 형성된다.47D shows the step of forming the contacts. The first contact hole 316a exposing the drain region 305D of the active pattern 304 by partially etching the second interlayer insulating layer 314, the first interlayer insulating layer 310, and the gate insulating layer 306 by a photolithography process. ), A second contact hole 316b exposing the source region 305S and a third contact hole 316c exposing the data line 312 are formed (using a fifth mask). Although not shown, a fourth contact hole for exposing a gate pad when the contact holes are formed is also formed.

여기서, 상기 제1 및 제2 접촉구(316a, 316b)는 제2 층간 절연막(314), 제1 층간 절연막(310) 및 게이트 절연막(306)을 식각해야 하고, 상기 제3 접촉구(316c)는 제2 층간 절연막(314)을 식각해야 하며, 상기 제4 접촉구는 제2 층간 절연막(314)과 제1 층간 절연막(310)을 식각해야 한다. 따라서, 식각되는 층들의 수가 다르기 때문에 접촉구들이 동시에 형성되지 못하는 문제가 발생할 수도 있다.Here, the first and second contact holes 316a and 316b must etch the second interlayer insulating film 314, the first interlayer insulating film 310, and the gate insulating film 306, and the third contact hole 316c. The second interlayer insulating layer 314 must be etched, and the fourth contact hole must etch the second interlayer insulating layer 314 and the first interlayer insulating layer 310. Therefore, a problem may arise in that contact holes are not formed at the same time because the number of layers to be etched is different.

이를 해결하기 위해 본 실시예에서는 상기 식각 공정을 불소(Fluorine) 계열의 가스를 사용하는 건식 식각으로 수행되는데, 층간 절연막이나 게이트 절연막을 이루고 있는 산화막이나 질화막은 휘발성 부산물이 만들어지면서 계속 식각이 진행되는 반면에, 데이터 배선을 이루고 있는 금속막은 불소 계열의 가스와 비휘발성 부산물이 만들어져 그 표면이 패시베이션되므로 더 이상의 식각이 진행되지 않거나 식각 속도가 현저하게 낮아진다. 따라서, 이러한 특성을 이용하면 제1/제2 접촉구(316a, 316b), 제3 접촉구(316c) 및 제4 접촉구와 같이 깊이가 서로 다른 접촉구들을 동시에 형성할 수 있다.In order to solve this problem, in the present embodiment, the etching process is performed by dry etching using a fluorine-based gas. The oxide or nitride film forming the interlayer insulating film or gate insulating film is continuously etched while volatile byproducts are formed. On the other hand, the metal layer constituting the data line is made of fluorine-based gas and nonvolatile by-products and passivated on the surface thereof, so that no further etching proceeds or the etching rate is significantly lowered. Therefore, by using this characteristic, contact holes having different depths, such as the first and second contact holes 316a and 316b, the third contact hole 316c, and the fourth contact hole, may be simultaneously formed.

도 47e는 상기 접촉구들(316a, 316b, 316c) 및 제2 층간 절연막(314) 상에 도전막(318)을 증착하는 단계를 도시한다. 본 실시예에서는 상기 도전막(318)이 화소 전극으로 패터닝되기 때문에, 반사형 액정표시장치의 경우 도전막(318)으로 알루미늄(Al)과 같이 반사율이 높은 금속을 사용한다. 투과형 액정표시장치의 경우에는 ITO(indium-tin-oxide) 또는 IZO(indium-zinc-oxide)와 같은 투명 도전막을 사용한다.47E illustrates depositing a conductive film 318 on the contact holes 316a, 316b, and 316c and the second interlayer insulating film 314. In the present embodiment, since the conductive film 318 is patterned by the pixel electrode, a reflective metal such as aluminum (Al) is used as the conductive film 318 in the reflective liquid crystal display device. In the case of a transmissive liquid crystal display, a transparent conductive film such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) is used.

이어서, 사진식각 공정으로 상기 도전막(318)을 패터닝하여 도 45에 도시한 바와 같이 드레인 전극(318a) 및 화소 전극(318b)을 형성한다(제6 마스크 사용). 상기 드레인 전극(318a)은 드레인 영역(305D) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제1 접촉구(316a)와, 데이터 배선(312) 위로 제2 층간 절연막(314)에 형성된 제3 접촉구(316c)를 통해 상기 드레인 영역(305D)과 데이터 배선(312)을 연결시킨다.Subsequently, the conductive film 318 is patterned by a photolithography process to form a drain electrode 318a and a pixel electrode 318b as shown in FIG. 45 (using a sixth mask). The drain electrode 318a includes a first contact hole 316a formed over the gate region 306, the first interlayer insulating layer 310, and the second interlayer insulating layer 314 over the drain region 305D, and the data line 312. The drain region 305D is connected to the data line 312 through a third contact hole 316c formed in the second interlayer insulating layer 314.

상기 화소 전극(318b)은 소스 영역(305S) 위로 게이트 절연막(306), 제1 층간 절연막(310) 및 제2 층간 절연막(314)에 걸쳐 형성된 제2 접촉구(316b)를 통해 상기 소스 영역(305S)과 직접 연결된다.The pixel electrode 318b is formed on the source region 305S through a second contact hole 316b formed over the gate insulating layer 306, the first interlayer insulating layer 310, and the second interlayer insulating layer 314. 305S).

또한, 도시하지는 않았으나, 상기 도전막(318)의 패터닝시 상기 게이트 패드 영역에 게이트 패드 도전패턴이 형성된다. 상기 게이트 패드 도전패턴은 게이트 패드 위로 제1 층간 절연막(310)과 제2 층간 절연막(314)에 걸쳐 형성된 제4 접촉구를 통해 상기 게이트 패드와 연결된다.Although not shown, a gate pad conductive pattern is formed in the gate pad region when the conductive layer 318 is patterned. The gate pad conductive pattern is connected to the gate pad through a fourth contact hole formed over the first pad interlayer insulating layer 310 and the second interlayer insulating layer 314.

상술한 본 발명의 제16 실시예에 의하면, 데이터 배선(312)과 드레인 영역(305D)을 연결하기 위한 접촉구(316a, 316c) 및 화소 전극(318b)을 소스 영역 (305S)과 연결하기 위한 접촉구(316b)를 동시에 형성함으로써 마스크 수를 종래의 7매에서 6매로 줄일 수 있다.According to the sixteenth embodiment of the present invention, the contact holes 316a and 316c for connecting the data line 312 and the drain region 305D and the pixel electrode 318b for connecting the source region 305S with each other are provided. By simultaneously forming the contact holes 316b, the number of masks can be reduced from the conventional seven to six.

실시예 17Example 17

도 48a 및 도 48b는 본 발명의 제17 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.48A and 48B are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor substrate according to a seventeenth exemplary embodiment of the present invention.

도 48a를 참조하면, 상술한 본 발명의 제16 실시예와 동일한 방법으로 게이트 전극(308a), 게이트 라인 및 게이트 패드를 포함하는 게이트 배선과 유지 전극선(308b)을 형성한 후, 그 위에 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 제1 층간 절연막(310)을 형성한다.Referring to FIG. 48A, after the gate wiring and the storage electrode line 308b including the gate electrode 308a, the gate line, and the gate pad are formed in the same manner as in the sixteenth embodiment of the present invention described above, a- thereon A Si: C: O film or an a-Si: O: F film is grown by chemical vapor deposition (CVD) to form a first interlayer insulating film 310.

상기 제1 층간 절연막(310) 상에 금속으로 이루어진 데이터 배선(312)을 형성한 후, 상기 제1 층간 절연막(310) 및 데이터 배선(312) 상에 감광성 유기 물질을 도포하여 제2 층간 절연막(315)을 형성한다.After forming the data wiring 312 made of metal on the first interlayer insulating film 310, a photosensitive organic material is coated on the first interlayer insulating film 310 and the data wiring 312 to form a second interlayer insulating film ( 315).

이어서, 마스크를 이용하여 상기 제2 층간 절연막(315)을 노광 및 현상하면, 데이터 배선(312) 위의 콘택 3 영역에서는 제2 층간 절연막(315)이 제거되어 상기 데이터 배선(312)을 노출시키는 제3 접촉구(316c)가 형성된다. 이에 반하여, 소스/드레인(305S, 305D) 위의 콘택 2 영역 및 콘택 1 영역에서는 제1 층간 절연막(310)과 게이트 절연막(306)이 남게 된다. 또한, 도시하지는 않았으나, 게이트 패드 위의 콘택 4 영역에서는 제1 층간 절연막(310)이 남게 된다.Subsequently, when the second interlayer insulating layer 315 is exposed and developed using a mask, the second interlayer insulating layer 315 is removed in the contact 3 region on the data line 312 to expose the data line 312. The third contact hole 316c is formed. In contrast, the first interlayer insulating layer 310 and the gate insulating layer 306 remain in the contact 2 region and the contact 1 region on the source / drain 305S and 305D. Although not shown, the first interlayer insulating layer 310 remains in the contact 4 region on the gate pad.

도 48b를 참조하면, 상기 제3 접촉구(316c)가 형성된 상태에서 불소 계열의 가스를 사용하는 건식 식각 공정을 진행하면, 금속막으로 이루어진 데이터 배선(312)의 표면이 패시베이션되어 데이터 배선(312)이 더 이상 식각되지 않거나 식각이 매우 더디게 진행되는 반면에, 저유전율 CVD막으로 이루어진 제1 층간 절연막(310) 및 SiNx 또는 SiO2등으로 이루어진 게이트 절연막(306)은 계속 식각이 진행되어 콘택 1, 콘택 2 및 콘택 4 영역들이 완전히 오픈됨으로써 제1 접촉구 (316a), 제2 접촉구(316b) 및 제4 접촉구(도시하지 않음)가 형성된다.Referring to FIG. 48B, when a dry etching process using a fluorine-based gas is performed while the third contact hole 316c is formed, the surface of the data line 312 made of a metal film is passivated to form a data line 312. ) Is no longer etched or etched very slowly, while the first interlayer insulating film 310 made of a low dielectric constant CVD film and the gate insulating film 306 made of SiNx or SiO 2, etc. continue to be etched to make contact 1 The first contact hole 316a, the second contact hole 316b, and the fourth contact hole (not shown) are formed by completely opening the contact 2 and contact 4 regions.

따라서, 상기 제2 층간 절연막(315)을 감광성 유기물로 형성하는 경우에도, 제1/제2 접촉구(316a, 316b), 제3 접촉구(316c) 및 제4 접촉구와 같이 깊이가 서로 다른 접촉구들을 1회의 사진 공정으로 형성할 수 있다.Therefore, even when the second interlayer insulating layer 315 is formed of a photosensitive organic material, contacts having different depths such as first / second contact holes 316a and 316b, third contact holes 316c, and fourth contact holes The spheres can be formed in one photographic process.

여기서, 상기 감광성 유기물로 이루어진 제2 층간 절연막(315)의 상면에 부분적인 광량을 조절하는 노광을 통해 엠보싱을 형성하고, 그 위에 반사물질로 이루어진 화소 전극을 형성한다. 상기 엠보싱 부분은 마이크로 렌즈의 역할을 하여 시야각등과 같은 화질이 개선된 반사형 액정표시장치를 제공할 수 있다.Here, embossing is formed on the upper surface of the second interlayer insulating film 315 made of the photosensitive organic material through exposure to control the amount of light, and a pixel electrode made of a reflective material is formed thereon. The embossed portion may serve as a micro lens to provide a reflective liquid crystal display device having an improved image quality such as a viewing angle.

실시예 18Example 18

도 49a 및 도 49b는 본 발명의 제18 실시예에 의한 다결정 규소 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.49A and 49B are cross-sectional views illustrating a method of manufacturing a polysilicon thin film transistor according to an eighteenth embodiment of the present invention.

도 49a를 참조하면, 상술한 본 발명의 제16 실시예와 동일한 방법으로 게이트 전극(308a), 게이트 라인 및 게이트 패드를 포함하는 게이트 배선과 유지 전극선(308b)을 형성한 후, 그 위에 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 제1 층간 절연막(310)을 형성한다.Referring to FIG. 49A, after the gate wiring and the storage electrode line 308b including the gate electrode 308a, the gate line, and the gate pad are formed in the same manner as in the sixteenth embodiment of the present invention described above, a- thereon A Si: C: O film or an a-Si: O: F film is grown by chemical vapor deposition (CVD) to form a first interlayer insulating film 310.

상기 제1 층간 절연막(310) 상에 금속으로 이루어진 데이터 배선(312)을 형성한 후, 상기 제1 층간 절연막(310) 및 데이터 배선(312) 상에 역시 a-Si:C:O 막또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시켜 제2 층간 절연막(316)을 형성한다.After the data line 312 made of metal is formed on the first interlayer insulating film 310, an a-Si: C: O film or a is also formed on the first interlayer insulating film 310 and the data wiring 312. The Si: O: F film is grown by chemical vapor deposition (CVD) to form a second interlayer insulating film 316.

상기 제2 층간 절연막(316) 상에 포토레지스트막을 도포한 후, 회절에 의해 노광 강도를 낮추기 위한 슬릿 패턴과 완전(full)-노광 패턴을 동시에 갖는 마스크(400) 또는 하프-톤(half-tone) 마스크를 이용하여 상기 포토레지스트막을 노광 및 현상한다. 그러면, 상기 데이터 배선(312) 위의 콘택 3 영역에서는 제1 두께를 갖고, 상기 소스/드레인(305S, 305D) 위의 콘택 2 영역 및 콘택 1 영역에서는 완전히 제거되며, 나머지 영역에서는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 포토레지스트 패턴(320)이 형성된다.After applying the photoresist film on the second interlayer insulating film 316, a mask 400 or a half-tone simultaneously having a slit pattern and a full-exposure pattern for lowering the exposure intensity by diffraction The photoresist film is exposed and developed using a mask. Then, a first thickness is formed in the contact 3 region on the data line 312, completely removed from the contact 2 region and the contact 1 region on the source / drain 305S and 305D, and the first thickness in the remaining region. The first photoresist pattern 320 having a thicker second thickness is formed.

도 49b를 참조하면, 상기 제1 포토레지스트 패턴(320)을 식각 마스크로 이용하여 상기 제2 층간 절연막(316)을 식각한다. 그러면, 콘택 1 및 콘택 2 영역에서는 제2 층간 절연막(316)이 완전히 제거되지만, 콘택 3 영역에서는 제2 층간 절연막(316)이 그대로 남아있게 된다.Referring to FIG. 49B, the second interlayer insulating layer 316 is etched using the first photoresist pattern 320 as an etching mask. Then, the second interlayer insulating film 316 is completely removed in the contact 1 and contact 2 regions, but the second interlayer insulating film 316 remains in the contact 3 region.

도 49c를 참조하면, 상기 제1 포토레지스트 패턴(320)을 에치백하여 균일한 두께를 갖는 제2 포토레지스트 패턴(320a)을 형성한다.Referring to FIG. 49C, the first photoresist pattern 320 is etched back to form a second photoresist pattern 320a having a uniform thickness.

도 49d를 참조하면, 상기 제2 포토레지스트 패턴(320a)을 식각 마스크로 이용하여 노출된 제2 층간 절연막(316), 제1 층간 절연막(310) 및 게이트 절연막(306)을 건식 식각한다. 그러면, 액티브 패턴(304)의 드레인 영역(305D)을 노출시키는 제1 접촉구(316a), 소스 영역(305S)을 노출시키는 제2 접촉구(316b) 및 데이터 배선(312)을 노출시키는 제3 접촉구(316c)가 동시에 형성된다.Referring to FIG. 49D, the exposed second interlayer insulating layer 316, the first interlayer insulating layer 310, and the gate insulating layer 306 may be dry-etched using the second photoresist pattern 320a as an etching mask. Then, the first contact hole 316a exposing the drain region 305D of the active pattern 304, the second contact hole 316b exposing the source region 305S, and the third contacting the data line 312 are exposed. Contact holes 316c are formed at the same time.

이어서, 도시하지는 않았으나, 에싱 및 스트립 공정으로 상기 제2 포토레지스트 패턴(320a)을 제거한 후, 상기 접촉구들(316a, 316b, 316c) 및 제2 층간 절연막(316) 상에 도전막을 증착한다. 계속해서, 사진식각 공정으로 상기 도전막을 패터닝하여 도 46에 도시한 바와 같이 드레인 전극(318a) 및 화소 전극(318b)을 형성한다.Subsequently, although not shown, after the second photoresist pattern 320a is removed by an ashing and stripping process, a conductive film is deposited on the contact holes 316a, 316b, and 316c and the second interlayer insulating layer 316. Subsequently, the conductive film is patterned by a photolithography process to form a drain electrode 318a and a pixel electrode 318b as shown in FIG. 46.

상술한 본 발명의 제18 실시예에 의하면, 서로 다른 깊이를 갖는 접촉구들을 슬릿 마스크 또는 하프-톤 마스크를 이용하여 동시에 형성할 수 있다.According to the eighteenth embodiment of the present invention described above, contact holes having different depths may be simultaneously formed using a slit mask or a half-tone mask.

이상에서와 같이, 본 발명에 따른 박막 트랜지스터 기판에서는 제1 층간 절연막과 보호막 등을 저유전율 CVD막으로 형성함으로써 다음과 같은 효과들을 얻는다. 첫째, 저유전율 CVD막은 질화 규소막에 비하여 증착 속도가 빨라 공정 시간이 감소한다. 둘째, 저유전율 CVD막은 3000Å 정도의 두께로 형성하면 충분하므로 유리 기판이 받는 스트레스가 현저히 감소한다. 셋째, 막 두께가 얇으므로 노광시의 정열 키(photo align key)를 읽기가 어려운 문제가 발생하지 않는다. 넷째, 막 두께가 얇으므로 접촉구의 프로파일(profile) 관리가 쉽고, 게이트 절연막까지 고려하더라도 접촉구의 단차가 크지 않아 접촉구를 채우는 금속이 단절될 가능성이 크게 감소한다.As described above, in the thin film transistor substrate according to the present invention, the following effects are obtained by forming the first interlayer insulating film, the protective film, and the like as a low dielectric constant CVD film. First, the low dielectric constant CVD film has a faster deposition rate than the silicon nitride film, thereby reducing the process time. Secondly, since the low dielectric constant CVD film is sufficient to have a thickness of about 3000 kPa, the stress applied to the glass substrate is significantly reduced. Third, since the film thickness is thin, there is no problem that it is difficult to read the photo align key during exposure. Fourth, because the film thickness is thin, it is easy to manage the profile of the contact hole, and even if the gate insulating film is taken into consideration, the possibility of disconnection of the metal filling the contact hole is greatly reduced because the step difference of the contact hole is not large.

Claims (33)

투명한 절연 기판,Transparent insulation substrate, 상기 기판 위에 형성되어 있는 다결정 규소층,A polycrystalline silicon layer formed on the substrate, 상기 다결정 규소층을 덮고 있는 게이트 절연막,A gate insulating film covering the polycrystalline silicon layer, 상기 게이트 절연막 위에 형성되어 있는 게이트 전극,A gate electrode formed on the gate insulating film, 상기 게이트 전극을 덮고 있는 제1 층간 절연막,A first interlayer insulating film covering the gate electrode, 을 포함하며, 상기 다결정 규소층은 도핑되어 있는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하며 도핑되지 않은 채널 영역을 포함하고, 상기 제1 층간 절연막은 저유전율 CVD막으로 이루어진 박막 트랜지스터 기판.Wherein the polycrystalline silicon layer comprises a doped source region and a drain region, and an undoped channel region between the source region and the drain region, wherein the first interlayer insulating layer is a thin film made of a low dielectric constant CVD film. Transistor substrate. 제1항에서,In claim 1, 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 소스 영역과 연결되어 있는 데이터선,A data line formed on the first interlayer insulating layer and connected to the source region through a contact hole of the first interlayer insulating layer; 상기 데이터선을 덮고 있으며, 저유전율 CVD막으로 이루어진 제2 층간 절연막,A second interlayer insulating film covering the data line and made of a low dielectric constant CVD film, 상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막 및 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 드레인 영역과 연결되어 있는 화소 전극A pixel electrode formed on the second interlayer insulating layer and connected to the drain region through contact holes of the second interlayer insulating layer and the first interlayer insulating layer; 을 더 포함하는 박막 트랜지스터 기판.Thin film transistor substrate further comprising. 제1항에서,In claim 1, 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 소스 영역과 연결되어 있는 데이터선,A data line formed on the first interlayer insulating layer and connected to the source region through a contact hole of the first interlayer insulating layer; 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 드레인 영역과 연결되어 있는 드레인 전극,A drain electrode formed on the first interlayer insulating layer and connected to the drain region through a contact hole of the first interlayer insulating layer; 상기 데이터선 및 드레인 전극을 덮고 있으며, 저유전율 CVD막으로 이루어진 제2 층간 절연막,A second interlayer insulating film covering the data line and the drain electrode and made of a low dielectric constant CVD film, 상기 제2 층간 절연막 위에 형성되어 있으며, 상기 제2 층간 절연막이 가지는 접촉구를 통하여 상기 드레인 전극과 연결되어 있는 화소 전극A pixel electrode formed on the second interlayer insulating layer and connected to the drain electrode through a contact hole of the second interlayer insulating layer; 을 더 포함하는 박막 트랜지스터 기판.Thin film transistor substrate further comprising. 제1항에서,In claim 1, 상기 게이트 절연막 위에 형성되어 있는 유지 축전기용 유지 전극을 더 포함하고,A sustain electrode for a storage capacitor formed on the gate insulating film, 상기 다결정 규소층은 상기 드레인 영역과 인접하고 상기 채널 영역과 분리되어 있으며 도핑되지 않은 유지 영역, 그리고 상기 유지 영역의 테두리에 인접하고 상기 드레인 영역과 연결되어 있으며 도핑되어 있는 제1 영역을 더 포함하며,The polycrystalline silicon layer further includes an undoped storage region adjacent to the drain region and separated from the channel region, and a first region adjacent to the edge of the storage region and connected to the drain region and doped. , 상기 유지 전극은 상기 유지 영역과 적어도 일부분이 중첩되어 있는 박막 트랜지스터 기판.And the storage electrode overlaps at least a portion of the storage region. 제4항에서,In claim 4, 상기 유지 영역은 제1 방향으로 길게 형성되어 있고, 상기 드레인 영역은 상기 유지 영역의 제1 방향 한쪽 끝에 위치하며, 상기 제1 영역은 상기 제1 방향의 상기 유지 영역 테두리를 따라 형성되어 있는 박막 트랜지스터 기판.The holding region is formed to be elongated in a first direction, the drain region is located at one end of the first direction of the holding region, and the first region is formed along the edge of the holding region in the first direction. Board. 제5항에서,In claim 5, 상기 유지 영역을 중심으로 상기 제1 영역의 반대편에 위치하고 상기 유지 영역과 인접하며 상기 드레인 영역 및 상기 제1 영역과 분리되어 있는 도핑된 제2 영역을 더 포함하는 박막 트랜지스터 기판.And a doped second region, which is opposite to the first region with respect to the storage region, adjacent to the storage region, and is separated from the drain region and the first region. 제6항에서,In claim 6, 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막이 가지는 접촉구를 통하여 상기 소스 영역과 연결되어 있는 데이터선,A data line formed on the first interlayer insulating layer and connected to the source region through a contact hole of the first interlayer insulating layer; 상기 데이터선을 덮고 있으며, 저유전율 CVD막으로 이루어진 제2 층간 절연막,A second interlayer insulating film covering the data line and made of a low dielectric constant CVD film, 상기 제2 층간 절연막 위에 형성되어 있으며, 상기 드레인 영역과 연결되어 있는 화소 전극을 더 포함하고,A pixel electrode formed on the second interlayer insulating layer and connected to the drain region; 상기 화소 전극은 상기 유지 영역, 상기 제1 영역 및 상기 제2 영역과 중첩하고, 상기 화소 전극은 상기 제1 영역과 상기 제1 방향을 따라 다수의 위치에서연결되어 있는 박막 트랜지스터 기판.The pixel electrode overlaps the storage region, the first region, and the second region, and the pixel electrode is connected to the first region at a plurality of positions along the first direction. 제7항에서,In claim 7, 상기 화소 전극은 상기 제2 영역과 상기 제1 방향을 따라 다수의 위치에서 연결되어 있는 박막 트랜지스터 기판.The pixel electrode is connected to the second region at a plurality of positions along the first direction. 제6항에서,In claim 6, 상기 유지 전극을 덮고 있는 제1 층간 절연막,A first interlayer insulating film covering the sustain electrode, 상기 유지 전극 위의 상기 제1 층간 절연막 위에 형성되어 있으며 상기 제1 영역 및 제2 영역과 각각 연결되어 있는 제1 및 제2 금속 패턴First and second metal patterns formed on the first interlayer insulating layer on the sustain electrode and connected to the first and second regions, respectively; 을 더 포함하는 박막 트랜지스터 기판.Thin film transistor substrate further comprising. 제9항에서,In claim 9, 상기 제1 및 제2 금속 패턴은 서로 연결되어 있는 박막 트랜지스터 기판.The thin film transistor substrate of which the first and second metal patterns are connected to each other. 제9항에서,In claim 9, 상기 게이트 절연막에는 상기 제1 영역 및 상기 제2 영역을 드러내는 다수의 접촉구가 형성되어 있어 상기 접촉구를 통해 상기 제1 및 제2 금속 패턴과 상기 제1 및 제2 영역이 연결되는 박막 트랜지스터 기판.A plurality of contact holes are formed in the gate insulating layer to expose the first region and the second region, and the thin film transistor substrate is connected to the first and second metal patterns and the first and second regions through the contact holes. . 제11항에서,In claim 11, 상기 금속 패턴 위에 저유전율 CVD막으로 이루어진 제2 층간 절연막이 더 형성되어 있으며, 상기 화소 전극은 상기 유지 전극과 중첩되도록 제2 층간 절연막 위에 형성되어 있는 박막 트랜지스터 기판.A second interlayer insulating film made of a low dielectric constant CVD film is further formed on the metal pattern, and the pixel electrode is formed on the second interlayer insulating film to overlap the sustain electrode. 제1항에서,In claim 1, 상기 게이트 전극은 상기 게이트 절연막 위에 가로 방향으로 형성되어 있는 게이트선의 일부이고,The gate electrode is a portion of the gate line formed in the horizontal direction on the gate insulating film, 상기 게이트 전극과 동일한 층에 형성되어 있는 신호 전달용 배선,A signal transmission wiring formed on the same layer as the gate electrode, 상기 제1 층간 절연막 위에 형성되어 있고 상기 게이트선을 건너 상기 신호 전달용 배선 사이를 연결하며 상기 다결정 규소층의 소스 영역과 연결되어 있는 데이터 배선,A data line formed on the first interlayer insulating layer and connected between the signal transfer line across the gate line and connected to a source region of the polysilicon layer; 상기 제1 층간 절연막 위에 형성되어 있으며 상기 다결정 규소층의 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.And a pixel electrode formed on the first interlayer insulating layer and connected to the drain electrode of the polysilicon layer. 제13항에서,In claim 13, 상기 게이트 절연막 위에 가로 방향으로 뻗어 있으며, 상기 다결정 규소층의 적어도 일부와 중첩되어 있는 유지 전극선을 더 포함하는 박막 트랜지스터 기판.And a storage electrode line extending in the horizontal direction on the gate insulating layer and overlapping at least a portion of the polysilicon layer. 제13항에서,In claim 13, 상기 데이터 배선과 상기 화소 전극을 덮고 있는 보호막을 더 포함하는 박막 트랜지스터 기판.And a passivation layer covering the data line and the pixel electrode. 제1항에서,In claim 1, 상기 게이트 전극은 상기 게이트 절연막 위에 가로 방향으로 뻗어 있는 게이트선의 일부이고,The gate electrode is a portion of a gate line extending in a horizontal direction on the gate insulating film, 상기 제1 층간 절연막 위에 세로 방향으로 뻗어 있는 데이터선,A data line extending in the vertical direction on the first interlayer insulating film; 상기 데이터선 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 제2 층간 절연막,A second interlayer insulating film formed on the data line and made of a low dielectric constant CVD film, 상기 제2 층간 절연막 위에 형성되어 있고 상기 데이터선과 상기 다결정 규소층의 소스 영역을 연결하는 소스 전극,A source electrode formed on the second interlayer insulating film and connecting the data line and the source region of the polysilicon layer; 상기 제2 층간 절연막 위에 형성되어 있으며 상기 다결정 규소층의 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 기판.And a pixel electrode formed on the second interlayer insulating layer and connected to the drain electrode of the polycrystalline silicon layer. 제1항에서,In claim 1, 상기 저유전율 CVD막의 유전율은 2에서 4 사이의 값을 가지는 박막 트랜지스터 기판.The dielectric constant of the low dielectric constant CVD film has a value between 2 and 4. 투명한 절연 기판,Transparent insulation substrate, 상기 기판 위에 형성되어 있으며 도핑된 소스 및 드레인 영역과 상기 소스및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층,A silicon layer formed over the substrate and including a undoped channel region between the doped source and drain regions and the source and drain regions; 상기 규소층을 덮고 있는 게이트 절연막,A gate insulating film covering the silicon layer, 상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역 위에 위치하는 게이트 전극,A gate electrode formed on the gate insulating layer and positioned on the channel region; 상기 게이트 절연막 위에 형성되어 있는 유지 전극,A storage electrode formed on the gate insulating film, 상기 유지 전극 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 유지 축전기용 절연막,An insulating film for a storage capacitor formed on the storage electrode and made of a low dielectric constant CVD film; 상기 유지 축전기용 절연막 위에 형성되어 있는 유지 축전기용 전극,A storage capacitor electrode formed on the insulating film for the storage capacitor, 상기 드레인 영역과 전기적으로 연결되어 있으며 상기 유지 축전기용 전극과 접촉하고 있는 화소 전극A pixel electrode electrically connected to the drain region and in contact with the storage capacitor electrode 을 포함하는 박막 트랜지스터 기판.Thin film transistor substrate comprising a. 제18항에서,The method of claim 18, 상기 유지 축전기용 전극 및 상기 유지 축전기용 절연막은 상기 유지 전극과 동일한 모양으로 형성되어 있는 박막 트랜지스터 기판.The storage capacitor electrode and the storage capacitor insulating film are formed in the same shape as the storage electrode. 제19항에서,The method of claim 19, 상기 게이트 전극 및 상기 유지 축전기용 전극이 형성되어 있는 상기 게이트 절연막 위에 형성되어 있으며 저유전율 CVD막으로 이루어진 제1 층간 절연막을 더 포함하며, 상기 제1 층간 절연막 및 상기 게이트 절연막에는 상기 소스 및 드레인영역을 각각 드러내는 제1 및 제2 접촉구가 형성되어 있으며, 상기 제1 및 제2 접촉구를 통해 상기 소스 및 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 더 포함하는 박막 트랜지스터 기판.And a first interlayer insulating film formed on the gate insulating film on which the gate electrode and the storage capacitor electrode are formed, the first insulating film including a low dielectric constant CVD film, wherein the source and drain regions are formed on the first interlayer insulating film and the gate insulating film. And a first contact hole and a second contact hole respectively exposing the first and second contact holes, the source and drain electrodes being respectively connected to the source and drain regions through the first and second contact holes. 제20항에서,The method of claim 20, 상기 소스 및 드레인 전극을 덮고 있으며 저유전율 CVD막으로 이루어진 제2 층간 절연막을 더 포함하며, 상기 제2 층간 절연막 및 상기 제1 층간 절연막은 상기 드레인 전극을 드러내는 제3 접촉구 및 상기 유지 축전기용 전극 패턴을 드러내는 경유구를 가지고 있고, 상기 화소 전극이 상기 제3 접촉구를 통해 상기 드레인 전극과 연결되어 있으며 상기 경유구를 통해 상기 유지 축전기용 전극과 접촉하고 있는 박막 트랜지스터 기판.And a second interlayer insulating film covering the source and drain electrodes and formed of a low dielectric constant CVD film, wherein the second interlayer insulating film and the first interlayer insulating film include a third contact hole exposing the drain electrode and the electrode for the storage capacitor. A thin film transistor substrate having a light passage port that exposes a pattern, wherein the pixel electrode is connected to the drain electrode through the third contact hole, and is in contact with the storage capacitor electrode through the light passage port. 제21항에서,The method of claim 21, 상기 유지 축전기용 전극은 단일막 또는 다중막으로 형성되어 있으며, 상기 단일막 또는 다중막의 최상층은 상기 제1 층간 절연막 및 상기 제2 층간 절연막보다 식각비가 작은 물질로 형성되어 있는 박막 트랜지스터 기판.The electrode for the storage capacitor is formed of a single layer or multiple layers, wherein the uppermost layer of the single layer or multiple layers is formed of a material having a smaller etching ratio than the first interlayer insulating layer and the second interlayer insulating layer. 제22항에서,The method of claim 22, 상기 최상층은 몰리브덴, 크롬 또는 네오디뮴으로 형성되어 있는 박막 트랜지스터 기판.The top layer is a thin film transistor substrate formed of molybdenum, chromium or neodymium. 제20항에서,The method of claim 20, 상기 게이트 전극 및 상기 유지 전극은 알루미늄막인 하부층과 티타늄막인 상부층의 이중층으로 이루어진 박막 트랜지스터 기판.The gate electrode and the sustain electrode are formed of a double layer of a lower layer of an aluminum film and an upper layer of a titanium film. 투명한 절연 기판,Transparent insulation substrate, 상기 기판 위에 형성되어 있으며 도핑된 소스 및 드레인 영역과 상기 소스 및 드레인 영역의 사이의 도핑되지 않은 채널 영역을 포함하는 규소층,A silicon layer formed over the substrate and including a doped source and drain region and an undoped channel region between the source and drain region, 상기 규소층을 덮고 있는 게이트 절연막,A gate insulating film covering the silicon layer, 상기 게이트 절연막 위에 형성되어 있으며 적어도 일부가 상기 채널 영역 위에 위치하는 게이트 배선,A gate wiring formed on the gate insulating layer and at least partially disposed on the channel region 상기 게이트 배선 위에 형성되어 있는 제1 층간 절연막,A first interlayer insulating film formed over the gate wiring, 상기 제1 층간 절연막 위에 형성되어 있는 데이터 배선,A data line formed on the first interlayer insulating film, 상기 데이터 배선 위에 형성되어 있는 제2 층간 절연막,A second interlayer insulating film formed over the data wiring, 상기 제2 층간 절연막 위에 형성되어 있는 화소 전극A pixel electrode formed on the second interlayer insulating film 을 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 어느 하나는 저유전율 CVD막으로 이루어지는 박막 트랜지스터 기판.Wherein the one of the first interlayer insulating film and the second interlayer insulating film is formed of a low dielectric constant CVD film. 제25항에서,The method of claim 25, 상기 게이트 배선과 같은 층에 형성되어 있는 유지 배선,A maintenance wiring formed in the same layer as the gate wiring; 상기 유지 배선을 덮고 있는 유지 축전기용 절연막을 더 포함하는 박막 트랜지스터 기판.A thin film transistor substrate further comprising an insulating film for a storage capacitor that covers the storage wiring. 투명 절연 기판 위에 규소층을 형성하는 단계,Forming a silicon layer on the transparent insulating substrate, 상기 규소층을 덮는 게이트 절연막을 형성하는 단계,Forming a gate insulating film covering the silicon layer; 상기 게이트 절연막 위에 게이트 배선용 제1 금속막, 저유전율 CVD막으로 이루어진 유지 축전기용 절연막 및 유지 축전기용 제2 금속막을 연속으로 증착하는 단계,Continuously depositing a first metal film for a gate wiring, an insulating film for a storage capacitor, and a second metal film for a storage capacitor on the gate insulating film; 상기 제1 금속막 및 상기 유지 축전기용 절연막 및 상기 제2 금속막을 동시에 패터닝하여 제1 전극 및 상기 제1 전극 위에 형성되어 있는 유지 축전기용 절연층 및 상기 절연층 위에 제2 전극을 포함하는 유지 축전기와 게이트 전극을 형성하는 단계,A storage capacitor including an insulating layer for a storage capacitor formed on the first electrode and the first electrode by simultaneously patterning the first metal film, the insulating film for the storage capacitor, and the second metal film, and a second electrode on the insulating layer Forming a gate electrode with, 상기 게이트 전극을 마스크로 하여 상기 규소층에 이온을 주입하여 도핑된 소스 및 드레인 영역을 형성하는 단계,Implanting ions into the silicon layer using the gate electrode as a mask to form doped source and drain regions; 상기 유지 축전기 및 상기 드레인 영역과 전기적으로 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode electrically connected to the storage capacitor and the drain region 를 더 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate further comprising. 제27항에서,The method of claim 27, 상기 게이트 전극 및 상기 유지 축전기 위에 저유전율 CVD막을 증착하여 제1층간 절연막을 형성하는 단계,Depositing a low dielectric constant CVD film on the gate electrode and the storage capacitor to form a first interlayer insulating film; 상기 제1 층간 절연막의 일부를 식각하여 상기 소스 및 드레인 영역을 드러내는 접촉구를 형성하는 단계,Etching a portion of the first interlayer insulating film to form contact holes exposing the source and drain regions; 상기 접촉구를 통해 상기 소스 및 드레인 영역과 연결되는 소스 및 드레인 전극을 형성하는 단계Forming source and drain electrodes connected to the source and drain regions through the contact holes; 를 더 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate further comprising. 제28항에서,The method of claim 28, 상기 소스 및 드레인 전극 위에 저유전율 CVD막을 증착하여 제2 층간 절연막을 형성하는 단계,Depositing a low dielectric constant CVD film on the source and drain electrodes to form a second interlayer insulating film; 상기 드레인 전극이 드러나도록 상기 제2 층간 절연막을 식각하는 단계Etching the second interlayer insulating layer to expose the drain electrode 를 더 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate further comprising. 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계,Forming a polycrystalline silicon layer comprising a source region, a drain region and a channel region, 상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계,Stacking a gate insulating film on the polycrystalline silicon layer, 상기 게이트 절연막 위에 게이트 배선을 형성하는 단계,Forming a gate wiring on the gate insulating film, 상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계,Doping ions into the polycrystalline silicon layer using the gate wiring as a doping mask, 상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계,Stacking a first interlayer insulating film on the gate wiring; 상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스 영역과 상기 드레인 영역을 노출시키는 제1 접촉구와 제2 접촉구를 형성하는 단계,Patterning the first interlayer insulating film and the gate insulating film to form first and second contact holes exposing the source region and the drain region, respectively; 상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선과 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,Forming a data line on the first interlayer insulating layer, the data line including a data line connected to the source region and a drain electrode connected to the drain region; 상기 데이터 배선 위에 제2 층간 절연막을 적층하는 단계,Stacking a second interlayer insulating film on the data line; 상기 제2 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제3 접촉구를 형성하는 단계,Patterning the second interlayer insulating film to form a third contact hole exposing the drain electrode; 상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode on the second interlayer insulating layer, the pixel electrode electrically connected to the drain electrode 를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 박막 트랜지스터 기판의 제조 방법.Wherein at least one of the first interlayer insulating film and the second interlayer insulating film is formed by depositing a low dielectric constant CVD film. 소스 영역, 드레인 영역 및 채널 영역을 포함하는 다결정 규소층을 형성하는 단계,Forming a polycrystalline silicon layer comprising a source region, a drain region and a channel region, 상기 다결정 규소층 위에 게이트 절연막을 적층하는 단계,Stacking a gate insulating film on the polycrystalline silicon layer, 상기 게이트 절연막 위에 게이트 배선을 형성하는 단계,Forming a gate wiring on the gate insulating film, 상기 게이트 배선을 도핑 마스크로 하여 상기 다결정 규소층에 이온을 도핑하는 단계,Doping ions into the polycrystalline silicon layer using the gate wiring as a doping mask, 상기 게이트 배선 위에 제1 층간 절연막을 적층하는 단계,Stacking a first interlayer insulating film on the gate wiring; 상기 제1 층간 절연막과 상기 게이트 절연막을 패터닝하여 각각 상기 소스영역과 상기 드레인 영역을 노출시키는 제1 접촉구를 형성하는 단계,Patterning the first interlayer insulating film and the gate insulating film to form first contact holes exposing the source region and the drain region, respectively; 상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 데이터선을 포함하는 데이터 배선을 형성하는 단계,Forming a data line on the first interlayer insulating layer, the data line including a data line connected to the source region; 상기 데이터 배선 위에 제2 층간 절연막을 적층하는 단계,Stacking a second interlayer insulating film on the data line; 상기 제2 층간 절연막과 상기 제1 층간 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 제2 접촉구를 형성하는 단계,Patterning the second interlayer insulating film and the first interlayer insulating film to form a second contact hole exposing the drain electrode; 상기 제2 층간 절연막 위에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode on the second interlayer insulating layer, the pixel electrode electrically connected to the drain electrode 를 포함하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막 중의 적어도 어느 하나는 저유전율 CVD막을 증착하여 형성하는 박막 트랜지스터 기판의 제조 방법.Wherein at least one of the first interlayer insulating film and the second interlayer insulating film is formed by depositing a low dielectric constant CVD film. 기판 상에 액티브 패턴을 형성하는 단계,Forming an active pattern on the substrate, 상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계,Forming a gate insulating film on the active pattern and the substrate; 상기 게이트 절연막 상에 게이트막을 형성하는 단계,Forming a gate film on the gate insulating film, 상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을 실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계,Patterning the gate film to form a gate wiring, and performing ion implantation to form a first impurity region and a second impurity region in the active pattern; 상기 게이트 배선 및 상기 게이트 절연막 상에 저유전율 CVD막을 증착하여 층간 절연막을 형성하는 단계,Depositing a low dielectric constant CVD film on the gate wiring and the gate insulating film to form an interlayer insulating film; 상기 층간 절연막 및 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구 및 상기 제1 불순물 영역을 노출시키는 제2접촉구를 형성하는 단계,Partially etching the interlayer insulating film and the gate insulating film to form a first contact hole exposing the second impurity region and a second contact hole exposing the first impurity region; 상기 층간 절연막과 상기 제1 및 제2 접촉구 상에 도전막을 형성하는 단계, 및Forming a conductive film on the interlayer insulating film and the first and second contact holes, and 상기 도전막을 패터닝하여 상기 제1 접촉구를 통해 상기 제2 불순물 영역과 연결되는 데이터 배선 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 다결정 규소 박막 트랜지스터의 제조방법.Patterning the conductive layer to form a data line connected to the second impurity region through the first contact hole and a pixel electrode connected to the first impurity region through the second contact hole. A method for producing a polycrystalline silicon thin film transistor. 기판 상에 액티브 패턴을 형성하는 단계,Forming an active pattern on the substrate, 상기 액티브 패턴 및 상기 기판 상에 게이트 절연막을 형성하는 단계,Forming a gate insulating film on the active pattern and the substrate; 상기 게이트 절연막 상에 게이트막을 형성하는 단계,Forming a gate film on the gate insulating film, 상기 게이트막을 패터닝하여 게이트 배선을 형성하고, 이온주입을 실시하여 상기 액티브 패턴에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계,Patterning the gate film to form a gate wiring, and performing ion implantation to form a first impurity region and a second impurity region in the active pattern; 상기 게이트 배선 및 상기 게이트 절연막 상에 제1 층간 절연막을 형성하는 단계,Forming a first interlayer insulating film on the gate wiring and the gate insulating film, 상기 제1 층간 절연막 상에 데이터 배선을 형성하는 단계,Forming a data line on the first interlayer insulating film; 상기 제1 층간 절연막 및 상기 데이터 배선 상에 제2 층간 절연막을 형성하는 단계,Forming a second interlayer insulating film on the first interlayer insulating film and the data line; 상기 제2 층간 절연막, 상기 제1 층간 절연막 또는 상기 게이트 절연막을 부분적으로 식각하여 상기 제2 불순물 영역을 노출시키는 제1 접촉구, 상기 제1 불순물 영역을 노출시키는 제2 접촉구 및 상기 데이터 배선을 노출시키는 제3 접촉구를 형성하는 단계,A first contact hole exposing the second impurity region by partially etching the second interlayer insulating film, the first interlayer insulating film or the gate insulating film, a second contact hole exposing the first impurity region, and the data line Forming a third contact hole to expose, 상기 제2 층간 절연막 상에 도전막을 형성하는 단계, 및Forming a conductive film on the second interlayer insulating film, and 상기 도전막을 패터닝하여 상기 제1 접촉구와 상기 제3 접촉구를 통해 상기 데이터 배선과 상기 제2 불순물 영역을 연결시키는 전극 및 상기 제2 접촉구를 통해 상기 제1 불순물 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고,Patterning the conductive layer to form an electrode connecting the data line and the second impurity region through the first and third contact holes, and a pixel electrode connected to the first impurity region through the second contact hole. Including the steps of: 상기 제1 층간 절연막 및 상기 제2 층간 절연막 중의 적어도 하나는 저유전율 CVD막으로 이루어지는 것을 특징으로 하는 다결정 규소 박막 트랜지스터 기판의 제조방법.And at least one of the first interlayer insulating film and the second interlayer insulating film is made of a low dielectric constant CVD film.
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