KR20030022272A - 반도체 구조에서 텅스텐 또는 텅스텐 질화물 전극게이트를 에칭하는 방법 - Google Patents

반도체 구조에서 텅스텐 또는 텅스텐 질화물 전극게이트를 에칭하는 방법 Download PDF

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Abstract

본 발명은 반도체 구조에서 텅스텐이나 텅스텐 질화물을 에칭하는 방법에 관한 것으로, 특히 에칭 공정에 대하여 정교한 제어를 요구하는 게이트 전극의 에칭에 관한 것이다. 우리는, 예를들어 인접 산화물층 대신에 텅스텐이나 텅스텐 질화물을 에칭하는 데 유리하게 약 175 : 1 의 우수한 선택도를 제공하면서, 정교한 에칭 프로파일 제어를 가능하게 하는 텅스텐이나 텅스텐 질화물을 에칭하는 방법을 발견하였다. 일반적으로, 산화물은 실리콘 산화물, 실리콘 산질화물, 탄탈륨 산화물, 지르코늄 산화물, 및 그들의 조합으로부터 선택된다. 본 방법은, 물리 기상 증착이나 화학 기상 증착에 의해 증착되건 간에, 텅스텐이나 텅스텐 질화물에 적용가능하다. 특히, 텅스텐이나 텅스텐 질화물 에칭공정 (메인 에칭) 의 대부분 동안 사용되는 초기 에칭 화학반응은, 화학적 기능 에천트종이 6불화황 (SF6) 과 질소 (N2) 의 조합, 또는 다른 방법으로, 3불화질소 (NF3), 염소 (Cl2), 및 4불화 탄소 (CF4) 의 조합으로부터 생성되는 플라즈마 소스 가스의 이용을 채택할 수 있다. 메인 에칭 공정의 후반부에는, 화학적 기능 에천트종이 Cl2와 O2로부터 생성되는 제 2 화학 반응이 이용된다. 적어도, 에칭이 텅스텐이나 텅스텐 질화물 하부에 있는 표면에 수행되기 때문에, 에칭 공정의 이런 최종 부분은 "오버에칭" 공정이라고 말한다. 한편, 선택적으로는, 이 제 2 에칭 화학반응은, 플라즈마 소스 가스 산소 함량과 플라즈마 소스 전력이 제 2 단계에서 증가되는 2 단계로 분할될 수 있다.

Description

반도체 구조에서 텅스텐 또는 텅스텐 질화물 전극 게이트를 에칭하는 방법 {METHOD OF ETCHING TUNGSTEN OR TUNGSTEN NITRIDE ELECTRODE GATES IN SEMICONDUCTOR STRUCTURES}
발명의 배경
1.발명의 분야
본 발명은 반도체 구조에서 텅스텐 또는 텅스텐 질화물 전극 게이트를 에칭하는 방법에 관한 것이다. 특히, 하나의 화학 반응이 에칭 공정의 대부분 동안 이용되며, 두 번째 화학 반응이 에칭 공정의 후반부에 이용된다.
2.배경 기술의 간단한 설명
일반적으로, 반도체 장치는 전체적으로 서로 다른 조성의 다층막으로 제조된 자기정렬 콘택 구조 및 게이트 전극을 구비한다. 텅스텐 질화물막은 이전에는 배리어층으로서 사용되었고, 텅스텐은 다양한 반도체 장치 구조에서 도체로서 사용되어 왔다. 최근들어, 텅스텐과 텅스텐 질화물 양쪽은 보다 소형의 장치 지오메트리로 인하여 게이트 재료로서 개발되고 있다.
많은 경우에, 텅스텐 또는 텅스텐 질화물막 (층) 은 얇은 실리콘 산화물 비유기 유전체층 (약 50Å 두께 이하) 상에 증착된다. 다층막 구조물의 패턴화 에칭동안, 텅스텐 또는 텅스텐 질화물층을 플라즈마 건식 에칭하고 실리콘 산화물층 표면에서 에칭을 중단하는 것이 바람직하다. 이는, 텅스텐 또는 텅스텐 질화물 (실리콘 산화물에 비하여 우위에 있음) 의 에칭에 대해 에칭 선택도가 높다는 사실을 중요하게 한다. (용어 "선택도" 는 일반적으로 2 가지 물질의 에칭율의 비를 말한다). 또한, 장치 지오메트리가 점차 소형화됨에 따라서, 물질층의 에칭이 더욱 정교해져서, 주어진 표면 영역 위에 더 많은 장치를 배치하는 것이 가능한 프로파일을 제공하여야 한다. 예를들어, 텅스텐 게이트의 경우에 게이트는 얇은 라인이나 패드 형태일 수 있고, 에칭된 게이트 피처 (feature) 의 단면 프로파일은 에칭된 피처의 사이드월이 예를들어 하위 실리콘 산화물 기판층에 실질적으로 수직인 것이 바람직하다. 이는 텅스텐을 실리콘 산화물 기판층의 표면까지 완전히 에칭하여야 함을 의미한다 (에칭된 텅스텐 사이드월의 바닥에 잔여 "피트(feet) 가 없음). 에칭 공정의 제어는, 적절하게 에칭된 텅스텐 피처 프로파일을 제공하면서도 하위 실리콘 산화물막 기판의 임계 두께를 에칭해 버리는 것을 피하는 데, 결정적으로 중요하다.
1993년 11월 9일자로 발명자 Hori 등에게 허여된 미국특허번호 제5,295,923호에는, 텅스텐, 몰리브데늄, 및 그들의 실리사이드로부터 선택한 하나를 포함하는 다층막이 제 1 층으로서 에칭되는 건식 에칭 방법을 설명하고 있다. 제 1 막의 하부에는, 실리콘 산화물 절연막위에 놓여진 다결정 실리콘의 제 2 층이 있다. 제 1 층의 에칭 단계는 불소, 6불화황, 및 3불화질소 중에서 선택한 제 1 가스, 또는 염화 수소, 브롬화 수소, 염소, 브롬, 및 4염화탄소 중에서 선택한 제 2 가스와 제 1 가스를 함유하는 혼합 가스로 이루어진 플라즈마 에천트 소스 가스를 사용한다. 다결정 실리콘의 제 2 층의 에칭은 불활성 가스, 질소 가스, 산소 가스, 4염화 실리콘 가스, 및 일산화 탄소 가스 중에서 선택한 제 3 가스와 제 2 가스로 이루어진 플라즈마 에천트 소스 가스를 사용하여 수행된다. 바람직하게는, 제 2 에칭 단계에서 제 2 가스에 추가되는 제 3 가스의 양은 전체 에칭 가스 혼합물의 0 내지 10 체적% 사이의 범위이다.
1997년 2월 4일자로 Dorleans 등에게 허여된 미국특허번호 제5,599,725호에는 인버스-T 내화 금속 게이트 구조를 갖는 실리콘기반 MOS 트랜지스터를 제조하는 방법을 개시하고 있다. 이 발명에 따라서 제조된 게이트는, 메인 CVD 텅스텐부, 및 CVD 부의 바닥으로부터 외향 연장하는 스퍼터링된 하부 텅스텐부를 구비한다. Cl2/O2플라즈마 에칭은 CVD 텅스텐층을 에칭하기 위해서 사용되며, 화학 에칭 (KH2PO4/KOH/K3Fe(CN)6) 은 스퍼터링된 텅스텐부를 에칭하기 위해서 사용된다. 스퍼터링된 텅스텐층은 제조 공정에 걸쳐서 이온 손상으로부터 하부 게이트 산화물층을 보호하는 실드로서 기능한다고 알려져 있다. 특히, 스퍼터링된 텅스텐은 CVD 텅스텐 보다 Cl2/O2반응성 이온 에칭 (reactive ion etching) 에 더 큰 내성을 갖는다고 알려져 있다.
Jeng 등의 미국특허번호 제6,033,962호는 자기정렬 콘택홀에 대한 사이드월 스페이서를 제조하는 방법을 개시하고 있다. 그 주된 요지는 게이트 구조의 측면에 질화 실리콘 스페이서를 형성하는 것과 관련되지만, 포토레지스트 마스킹을 사용하지 않고 플라즈마 생성을 위해 Cl2--SF6--BCl3--Ar 에천트 가스 혼합물을 사용하여, 종래의 에치백 공정 (etchback procedure) 을 이용하여 RIE 에칭된 텅스텐등의 금속 증착에 대해서도 설명되어 있다.
발명의 요약
본 발명은 반도체 구조에서 텅스텐이나 텅스텐 질화물을 에칭하는 방법에 관한 것으로, 특히 에칭 공정에 걸쳐서 정교한 제어를 요구하는 게이트 전극의 에칭에 관한 것이다. 우리는 하부 산화물 박층보다 텅스텐 (또는 텅스텐 질화물) 의 에칭에 대하여 우수한 선택도를 제공하면서도 정교한 에칭 프로파일 제어를 가능하게 하는 텅스텐이나 텅스텐 질화물의 에칭 방법을 발견하였다. 일반적으로, 산화물은 실리콘 산화물, 실리콘 산질화물, 탄탈륨 산화물, 지르코늄 산화물, 및 그들의 조합으로부터 선택한다. 본 방법은, 물리 기상 증착 (PVD) 이나 화학 기상 증착 (CVD) 으로 증착하건 간에, 텅스텐이나 텅스텐 질화물에 적용가능한 것으로 나타난다.
특히, 텅스텐이나 텅스텐 질화물 에칭 공정 (메인 에칭) 의 대부분동안 이용되는 초기 에칭 화학반응은, 화학적 기능 에천트종 (chemically functional etchant species) 이 6불화황(SF6) 와 질소 (N2) 의 조합으로부터, 또는 다른 방법으로는 3불화질소 (NF3), 염소 (Cl2), 및 4불화탄소 (CF4) 의 조합으로부터 생성되는 플라즈마 소스 가스의 이용을 채택한다. 메인 에칭 공정의 후반부에는, 화학적 기능 에천트종이 Cl2와 O2로부터 생성되는 제 2 화학 반응을 이용한다. 에칭 공정의 이 후반부는, 에칭이 적어도 텅스텐이나 텅스텐 질화물의 하부에 있는 표면에 수행되기 때문에, "오버에칭 (overetch)" 공정이라고 말하기도 한다. 그러나, 선택적으로, 이 제 2 에칭 화학반응은 플라즈마 소스 가스 산소함량과 플라즈마 소스 전력이 제 2 단계에서 증가되는 2 개의 단계로 분리될 수 있다.
우리는, 충분히 높은 O2농도를 충분히 높은 플라즈마 밀도와 결합하여 사용할 때, 실리콘 산화물에 우위하여 텅스텐에 대한 예상치 못하게 높은 에칭 선택도 (예를들어, 175 : 1 의 범위내) 이 획득될 수 있다는 것을 발견하였다. 특히, O2농도가 플라즈마 소스 가스의 약 20체적% 보다 클 경우에는, 활성 산소종에 에너지를 공급하는 전력 공급이 부족하기 때문에, O2함량의 추가적인 증가는 약 8 × 1010e-/cm3보다 낮은 플라즈마 밀도에서 제한된 효과를 갖는다. 하부 산화물에 대하여 텅스텐 또는 텅스텐 질화물을 식각하는 유리한 선택도를 달성하기 위해서는 플라즈마를 생성 및 유지하기 위해 인가된 플라즈마 소스 가스의 산소함량과 소스 전력 양쪽을 증가시키는 것이 필요하다. 예를들어, 1.6 ×1010e-/cm3의 플라즈마 밀도에서, 약 30 체적 퍼센트 내지 약 40 체적 퍼센트의 플라즈마 소스 가스 산소함량의 증가는 약 40 : 1 로부터 약 75 : 1 까지 선택도의 증가를 유발한다. 그러나, 40체적% O2에서 플라즈마 밀도가 약 1.8 ×1010e-/cm3으로 증가되는 경우, 선택도는 약 75 : 1 로부터 약 160 : 1 까지 증가한다.
최고 선택도를 유발하는 조건에서 "오버에칭" 단계를 수행하는 것이 하부 산화물층을 보호하지만, 에칭된 텅스텐 또는 텅스텐 질화물 피처 프로파일은 획득한 고속 텅스텐 에칭율에 의해 영향을 받을 수 있다 (예를들어, 175 : 1 선택도를 유발하는 조건에서 약 1,800Å/min). 피처의 기저에서 잔여 텅스텐 "피트" 를 제거하면서 피처 프로파일의 유지가 가능하게 하기 위해서는, 예를들어 약 30 : 1 의 낮은 선택도와 약 1000Å/min 의 텅스텐 에칭율을 제공하는 조건하에서 에칭한 후, 공정 조건을 에칭 후반부에서 제한된 시간동안 175 : 1 의 선택도가 제공되는 조건으로 변경하여, 일반적으로 에칭된 피처를 포위하는 산화물 평탄면 (oxide flat surface) 으로부터 잔여물을 세정하는 것이 유리할 수 있다.
도 1 은 여기서 설명하는 에칭 공정을 수행하는 데 사용한 플라즈마 공정 장치를 나타낸다.
도 2A 및 2B 는, 오버에칭 공정이 사용되지 않고, 즉 텅스텐 에칭 후반부에 에칭 화학반응에 변화가 없고, 하부 실리콘 산화물 기판을 에칭하는 것을 피하기 위하여 에칭이 충분한 시간에 중단될 경우의, 에칭된 텅스텐의 광현미경사진을 나타낸다.
도 3 은 텅스텐 에칭 후반부에 에칭 화학반응의 변화가 있고 에칭이 실리콘 산화물 기판의 표면에 계속될 수 있는 경우의, 에칭된 텅스텐의 광현미경 사진을 나타낸다.
도 4 는 모든 다른 공정 변수가 상수로 고정될 때, 플라즈마 소스 가스의 산소함량의 증가가 실리콘 산화물 기판의 에칭율에 감소 효과를 갖는 것을 나타내는 그래프이다.
도 5A 산소 농도가 약 20체적% 일 때, 텅스텐의 에칭율; 실리콘 산화물의에칭율; 및 오버에칭 공정 동안의 선택도 (실리콘 산화물의 에칭율에 대한 텅스텐의 에칭율 증가의 관점에서) 에 대한 플라즈마 소스 전력을 증가시키는 효과를 나타내는 그래프이다.
도 5B 는, 모든 다른 변수가 상수일 경우, 오버에칭 단계에서의 텅스텐 에칭율을 플라즈마 소스 전력과 산소 유량의 함수로서 나타내는 3 차원 그래프이다.
도 5C 는 모든 다른 변수가 상수일 경우, 오버에칭 단계에서의 실리콘 산화물 에칭율을 플라즈마 소스 전력과 산소 유량의 함수로서 나타내는 3 차원 그래프이다.
도 5D 는 모든 다른 변수가 상수일 경우, 선택도 (W : SiOx 의 에칭율비) 를 플라즈마 소스 전력과 산소 유량의 함수로서 나타내는 3 차원 그래프이다.
바람직한 실시형태의 상세한 설명
본 개시는 반도체 구조에서 텅스텐이나 텅스텐 질화물을 에칭하는 방법에 관한 것이다. 특히, 본 방법은, 하부 산화물의 박층 (일반적으로, 약 50Å 이하) 에 대한 텅스텐이나 텅스텐 질화물의 에칭 선택도의 제어가 가장 중요한 0.5μ이하의 피처 크기 (feature size) 의 에칭에 관한 것이다. 일반적으로, 용어 "피처" 은, 기판 표면의 토폴로지를 구성하는 다른 구조들뿐만 아니라 유전층의 금속 라인, 트렌치 및 개구를 말한다.
특히, 텅스텐 또는 텅스텐 질화물 에칭 공정의 대부분 동안 사용되는 초기 에칭 화학반응은 바람직하게는 플라즈마 소스 가스를 사용하는 것으로, 여기서는화학적 기능 에천트종이 6불화황 (SF6) 과 질소 (N2) 로부터 또는 NF3, Cl2, 및 CF4의 조합으로부터 생성된다. 이 에칭 화학 반응은 우수한 에칭 프로파일 특성을 갖는 높은 텅스텐 에칭율을 제공한다.
예를들어, 일실시형태에서, 메인 에칭은 SF6와 N2를 함유하는 소스 가스를 이용하여 수행된다. 일반적으로, SF6에 대한 체적 유량은, CENTURADPSTM공정 챔버에서 약 30sccm 내지 100sccm 의 범위이다. 일반적으로, N2에 대한 체적 유량도 마찬가지로 약 30sccm 내지 약 100sccm 의 범위이다. 일반적으로 SF6: N2의 바람직한 체적비는 약 20 : 50 내지 60 : 10 의 범위이다. 공정 챔버 압력은 약 2mTorr 내지 약 20mTorr 의 범위이고, 바람직하게는 약 2mTorr 내지 10mTorr 의 범위내의 압력으로 유지된다. 기판 비용이 낮고 게이트 산화물에 대한 손상의 가능성이 감소되기 때문에, 기판온도는 낮은 온도가 바람직하여 약 20℃ 내지 약 100℃ 의 범위이다. 인가된 플라즈마 소스 전력은 약 200W 내지 약 2000W 의 범위이고, 인가된 기판 바이어싱 전력은 약 40W 내지 200W 의 범위이다. (용어 "플라즈마 소스 전력" 은 일반적으로 챔버내의 중성종 (neutral species) 을 이온화하기 위한 에너지의 대부분을 제공함으로써, 플라즈마를 유지하는 기능을 하는 전력을 말하며, 용어 "기판 바이어스 전력" 은 일반적으로 기판으로 고에너지 플라즈마종을 끌어당기기 위해서 기판에 인가되는 전력을 말한다.) 방금 설명한 범위내의 조건을 이용하여, 장치 변수에 대해 조절하여, 약 1,500Å/min 내지약 4000Å/min 의 범위의 텅스텐 또는 텅스텐 질화물 에칭율이 얻어진다. 미세 (약 0.15 μm 폭) 라인의 에칭동안, 하부 기판 표면에 대한 라인 사이드월의 프로파일은 약 88°내지 90°로 수직이다 (사이드월의 기저 부분에 형성될 수 있는 "feet" 를 무시함).
에칭 공정의 후반부에는, 화학적 기능 에천트종이 Cl2와 O2로부터 생성되는 제 2 화학 반응이 이용된다. 에칭이 하부막 표면에 수행되고 제한된 거리에 대하여 하부 막표면을 에칭하기 때문에, 텅스텐의 잔여 부분의 에칭동안의 공정은 오버에칭 공정이라고 말한다. 그러나, 선택적으로 이 제 2 에칭 화학반응은 산소 함량과 플라즈마 소스 전력이 제 2 단계동안 증가되는 2 단계로 분할될 수 있다.
텅스텐이나 텅스텐 질화물에 대한 만족스러운 에칭율, 및 하부 산화물 게이트층에 대하여 텅스텐을 에칭하는 데 유리한 선택도를 얻기 위해서, Cl2/O2소스 가스 혼합물내 O2의 체적 퍼센티지는 20% 초과, 약 45% 까지의 범위이다. 바람직하게는, Cl2/O2소스 가스 혼합물내의 O2의 체적 퍼센티지는 약 35% 내지 약 45% 의 범위이다. 그러나, 위에서 명시한 O2함량의 이익을 얻기 위해서, 에칭 공정 챔버의 플라즈마 밀도는 충분히 높아야 한다. 우리는, 적어도 약 8 × 1010e-/cm3(Santa Clara, California 소재의 Applied Materials, Inc. 로부터 입수가능한 CENTURDPSTM공정 챔버내에서 약 800W 의 플라즈마 소스 전력) 의 플라즈마 밀도가 산소의 체적 퍼센티지를 20% 보다 높게 증가시키는 이익을 얻기 위해서 요구된다고 결정하였다. (여기서 사용하는 용어 "분리 플라즈마 소스" 또는 "DPS" 는 플라즈마를 유지하기 위해서 사용되는 유도 결합 RF 소스 전력과 고에너지종을 기판으로 보내기 위해서 반도체 기판에 인가되는 바이어스 전력에 대한 개별 제어 기능을 갖는 플라즈마 에칭 장치를 말한다).
단일의 오버에칭 단계를 이용하는 것에 대한 다른 방법은 2 단계 오버에칭 공정을 이용하는 것이다. 예를들어, 메인 에칭 단계후에, 제 1 오버에칭 단계가 수행되며, 여기서는 플라즈마 소스 가스 성분이 Cl2와 O2의 혼합물이며, O2의 체적 함량은 20% 초과, 약 35% 까지의 범위이다. 일반적으로, 플라즈마 밀도는 약 8.0 × 1010e-/cm3(800W 인가 소스 전력) 내지 약 1.6 × 1011e-/cm3(1600 W 인가 소스 전력) 의 범위이다. 공정 챔버 압력은 약 2mTorr 내지 약 10mTorr 의 범위이고, 바람직하게는 약 2mTorr 내지 6mTorr 의 범위이다. 기판 온도는 약 20℃ 내지 약 100℃ 의 범위이다. 인가된 기판 바이어싱 전력은 약 40W 내지 약 200W 의 범위이다. 이런 범위내의 조건을 이용하고, 장치 변수들에 대하여 조절하여, 88°내지 90°수직 프로파일로 라인 프로파일을 유지하면서 미세 라인의 바닥에 형성된 "푸트" 가 제거될 수 있다.
후속하여, 막에 현저한 에칭없이, 하부 산화물 박막의 표면으로부터 에칭 잔여물을 세정하여, 제 2 오버에칭 또는 마무리 단계가 수행된다 (산화물 박막 두께의 10% 이하가 에칭됨). 제 2 오버에칭 단계에서는, 하부 산화물막에 대하여 텅스텐이나 텅스텐 질화물을 에칭하는 데 유리한 선택도가 중요하다. 산화물 박층을 에칭하지 않고 에칭 피처를 포위하는 산화물 박층의 평탄면으로부터 텅스텐 또는 텅스텐 질화물 잔여물을 제거하는 것이 바람직하다. 또한, 플라즈마 소스 가스의 화학적 에천트는 Cl2와 O2이고, 여기서 혼합물의 O2체적 퍼센티지는 일반적으로 약 36% 내지 약 41% 의 범위이다. 일반적으로, 플라즈마 밀도는 약 1.6 × 1011내지 2.0 × 1011의 범위이며, 다른 공정 조건은 제 1 에칭 단계에 대하여 위에서 명시한 것과 동일하다. 이들 공정 조건하에서 텅스텐 에칭율은 약 1,750 Å/min 이고, 선택도 (W : SiOx) 는 약 175 : 1 이다. 증가된 플라즈마 소스 가스 O2함량과 증가된 플라즈마 밀도도 유용할 것으로 예상된다.
방금 설명한 공정 조건을 이용하여 획득한 175 : 1 의 선택도는, 처음에는 그다지 다르게 나타나지 않지만 놀라울 정도로 다른 결과를 유발하는 다른 공정 조건을 이용하여 획득한 선택도와 비교될 수 있다. 예를들어, 1.6 × 1011e-/cm3(1,600W) 의 플라즈마 밀도와 결합하여 36% 의 O2의 체적 농도를 제공하는 O2유량의 변화는, 약 75 : 1 의 W : SiOx 의 선택도를 제공하고, 1.5 × 1011e-/cm3(1,500W) 의 플라즈마 밀도와 결합하여 20% 의 O2의 체적 농도는 약 28 : 1 의 W : SiOx 선택도를 제공한다. 이 데이터가 나타내듯이, 실리콘 산화물에 대하여 텅스텐이나 텅스텐 질화물을 에칭하는 데 유리한 선택도의 예상치 못한 증가가 존재하며, 이는 동시에 특정 범위보다 높게 산소 유량과 플라즈마 밀도를 증가시킨 결과로서 발생한다. 아래 제공되는 실시예에서 이에 대해 추가적으로 설명한다.
실시예의 상세한 설명에 대한 서론으로서, 이 명세서와 첨부된 청구항에서 사용하는 바와 같이 단수형은 문맥에서 명백하게 달리 명시하지 않는 경우에는 복수의 대상을 포함한다. 따라서, 예를들어 "반도체" 는 반도체의 동작 특성을 갖는 것으로 알려진 다른 다양한 물질들을 포함한다.
I. 본 발명을 실시하기 위한 장치
여기서 설명하는 실시형태의 에칭 공정은, California, Santa Clara 소재의 Applied Materials, Inc. 로부터 입수가능한 Centura집적 공정 시스템에서 수행할 수 있다. 이 시스템은, 그 개시내용을 여기서 참조하는 미국특허번호 제5,186,718호에 도시 및 설명되어 있다. 여기 제시한 실시예에서 사용하는 에칭 공정 챔버를 도 1 에 개략적으로 나타내었으나, 산업계에서 이용가능한 임의의 에칭 공정 장치는 다른 공정 파라미터를 일부 조정을 하여 여기 설명한 에칭 화학반응을 이용할 수 있어야 한다. 도 1 에 개략적으로 나타낸 장비는, 1996년 5월 7일자 11차 플라즈마 공정 국제 심포지움 회보에서 Yan Yet et al. 에 의해 설명되고 전기화학 협회 회보, 96-12판, pp. 222-233 (1996) 에 공개된 유형의 분리 플라즈마 소스 (DPS) 를 포함한다. 플라즈마 공정 챔버는 8 인치 (200mm) 직경 웨이퍼의 처리를 가능하게 한다.
도 1 은 개별 CENTURADPSTM폴리실리콘 에칭 챔버 (100) 의 측면을 개략적으로 나타낸다. 에칭 챔버 (100) 는 세라믹 돔 (106; ceramic dome) 과 하부챔버 (108) 를 갖는 상부 챔버 (104) 로 이루어진다. 하부 챔버 (108) 는 모노폴라 정전기 척 (ESC; electrostatic chuck) 캐소드를 구비한다. 균일한 가스 분산을 위해서 가스 주입 노즐 (114) 을 통하여 가스가 챔버로 도입된다. 챔버 압력은 트로틀 밸브 (118; trottle valve) 를 이용하여 폐루프 압력 제어 시스템 (미도시) 에 의해 제어된다. 공정중에, 기판 (120) 은 인렛 (122) 을 통하여 하부 챔버 (108) 로 도입된다. 기판 (120) 은 척 표면상의 유전막 (미도시) 아래에 위치한 도전층 (미도시) 에 DC 전압을 인가하여 정전기 척 (ESC) 캐소드 (110) 의 표면상에 발생한 정전하에 의해 제 위치에 고정된다. 그후, 캐소드 (110) 와 기판 (120) 은 웨이퍼 리프트 (124) 에 의해서 들어올려지고, 처리를 위해서 제 위치에 있는 상부 챔버 (104) 에 대하여 밀봉된다. 에칭 가스는 가스 주입 노즐 (114) 을 통하여 상부 챔버 (104) 로 도입된다. 에칭 챔버 (100) 는 고밀도 플라즈마를 발생시키고 유지하기 위하여 12.56MHZ 로 동작하는 매칭 네트워크 (128) 와 유도 결합 플라즈마 소스 전력 (126) 을 이용한다. 웨이퍼는 13.56 MHZ에서 동작하는 매칭 네트워크 (132) 와 RF 소스 (130) 로 바이어싱된다. 플라즈마 소스 전력 (126) 과 기판 바이어싱 수단 (130) 은 별도 제어기 (미도시) 에 의해 제어된다.
II. 본 발명의 실시형태의 실시예
도 2A 는, 에칭된 패턴이 라인 (203) 과 스페이스 (205) 인 에칭된 텅스텐 구조 (200) 의 개략적인 측단면을 나타낸다. 라인 폭은 대략적으로 0.165μm 이고, 스페이스 폭은 대략적으로 0.21μm 이다. 이 구조는 실리콘 기판 (202)상에 실리콘 산화물 박층 (213;45Å) 을 포함하고, 오버라잉 실리콘 산화물층 (213) 은 1,650Å 두께의 텅스텐 층 (204), 400Å 두께의 이미지 포커싱 무반사층 (206), 및 에칭 구조 (200) 를 패턴화하는 데 사용되는 포토레지스트층의 잔여물 (208) 이다. 도 2B 는 트렌치 (스페이서 205) 바닥의 에칭된 텅스텐의 표면 마무리 (222) 및 오버라잉 포토레지스트층 잔여물 (208) 의 더 부드러운 상부 표면 (224) 을 나타내는 동일한 에칭된 구조 (200) 를 3 차원으로 나타낸다. 양쪽 도면은 실리콘 산화물층 (213) 의 상부 표면 (210) 위에 덮힌 나머지 에칭되지 않은 텅스텐의 두께 (214) 를 나타낸다. 에칭되지 않는 텅스텐의 두께 (214) 는 약 0.023μm 이다.
텅스텐 (204) 에칭은 단일 에칭 화학반응을 이용하여 수행되며, 여기서 플라즈마의 에천트종은 30sccm 의 SF6 와 50sccm 의 N2였다. (텅스텐층 (204) 의 마지막 부분을 에칭하기 위해서 이용되는 제 2 에칭 화학반응이 산화물층 (213) 의 표면 (210) 에는 없었다, 즉 오버에칭이 발생하지 않았다) 다른 에칭 공정 조건은 다음과 같았다. 에칭 공정 챔버 압력은 약 4mTorr 이었고, 기판 온도는 약 50℃ 이었고, 플라즈마 소스 전력은 약 500W 이었고, 기판 바이어스전력은 약 80W 이었다. 획득한 에칭 프로파일은 에칭된 라인 (203) 의 실리콘 산화물층 (213) 표면 (203) 으로부터의 사이드월 각도가 약 89°로서 우수했으나, 텅스텐이 실리콘 산화물층 (210) 의 표면 (210) 으로 계속 에칭되지 않았기 때문에, 라인의 기저에는 프로파일의 일부 테이퍼링 (tapering) 이 존재하였다. 텅스텐 에칭율은 약1,500Å/min 이었다. 라인과 스페이스의 에칭된 패턴에 관하여 용어 "테이퍼형" 프로파일은 라인의 폭이 라인의 상부 표면에서보다 라인의 기저에서 더 넓은 단면 프로파일을 말한다. "수직형" 프로파일은 라인의 사이드월이 실리콘 산화물 기판의 표면에 수직인 경우이다. "언더컷형" 프로파일은 라인의 폭이 라인의 상부면에서보다 라인의 기저에서 더 좁은 경우이다. 주어진 표면 영역상의 디바이스 구조의 보다 근접한 배치가 가능하기 때문에, 수직 프로파일이 일반적으로 바람직하다.
도 2B 에 나타낸 바와 같이, 스페이서 (205) 의 바닥의 에칭된 텅스텐 표면 (222) 은 라인 (203) 상부 포토레지스트 잔여물 (208) 표면 (224) 에서보다 더 거친 마무리 (finish) 를 나타냈다.
도 3 은 텅스텐 (304) 에칭 후반부에 에칭 화학반응의 변화가 발생하고, 에칭이 실리콘 산화물층 (313) 의 표면 (310) 으로 계속될 수 있는, 에칭된 텅스텐 (300) 의 마이크로 사진을 개략적으로 나타낸다. 또한, 에칭된 텅스텐 구조는 라인 (303) 과 스페이스 (305) 의 패턴이었다. 라인폭은 대략적으로 약 0.120μm 이고 스페이스 폭은 약 0.165μm 이다. 이 구조는, 실리콘 기판 (302) 상의 실리콘 산화물 박층 (313;45Å), 1,650Å 두께의 오버라잉 텅스텐층 (304), 400Å 두께의 이미지 포커싱 무반사 코팅층 (306), 및 포토레지스터층 잔여물 (308) 을 포함했다.
텅스텐 (304) 에칭은 단지 2 개의 에칭 화학반응을 이용하여 수행되었다.에칭의 제 1 부분동안, 플라즈마에서 화학적 반응 에천트종은 30sccm 의 SF6와 50sccm 의 N2이었다. 다른 에칭 공정 조건은 다음과 같다. 에칭 공정 챔버 압력은 약 4mTorr 이었고, 기판 온도는 약 50℃ 이었고, 플라즈마 소스 전력은 500W 이었고, 기판 바이어스 전력은 약 80W 이었다. 획득한 에칭 프로파일은 실리콘 산화물 기판 (302) 표면 (310) 으로부터의 에칭된 라인 (303) 의 사이드월 각도가 약 89°로서 우수했다. 텅스텐 에칭율은 약 1,650 Å/min 이었다. 텅스텐층 (304) 의 초기 1,650Å 두께중 1,500Å 가 이 제 1 에칭 화학반응을 이용하여 에칭되었다.
텅스텐층 (304) 의 잔여 150Å 의 에칭이, 화학적 반응 에천트종이 약 70sccm 유량의 Cl2와 약 40sccm 유량의 O2의 소스 가스로부터 생성된 플라즈마를 이용하여 수행되었다. 다른 에칭 공정 조건은 다음과 같았다. 에칭 공정 챔버 압력은 약 6mTorr 이었고, 기판 온도는 약 50℃ 이었고, 플라즈마 소스 전력은 600W 이었고; 기판 바이어스 전력은 약 80W 이었다. 획득한 에칭 프로파일은, 실리콘 산화물 기판 (302) 표면 (310) 으로부터 에칭된 라인 (303) 의 사이드월 각도가 약 89°내지 90°로서 우수했다. 텅스텐 에칭율은 약 1,500Å/min 이었다. 에칭은 실리콘 산화물 표면 (310) 의 상부 표면이 가볍게 에칭될 때까지 계속될 수 있었다. 실리콘 산화물 에칭율은 약 19Å/min 인 것으로 판정되었다. 텅스텐 : 실리콘 산화물의 에칭율 선택도는 약 79 : 1 이었다. 텅스텐 잔여물은 스페이스 (305) 개방 영역으로부터 세정되었지만, 라인들간의 스페이싱이 도 3 에 나타낸 것보다 작은 영역의 텅스텐 라인 (303) 의 바닥에 약간의 텅스텐 "푸트 (미도시)" 가 존재했다. 후속 실험은 45sccm 으로의 O2유량, 및 1,800W 로의 플라즈마 소스 전력 조절, 3mTorr 로의 공정 챔버 압력의 조절은 "푸트" 의 제거를 유발했다.
도 4 는 실리콘 산화물의 에칭율 (축 404 상에 나타냄) 을 플라즈마 소스 가스 산소 유량 (축 402 상에 나타냄) 의 함수로서 나타내는 그래프 400 이다. 그래프 400 에 나타낸 데이터는 실리콘 웨이퍼상에 증착된 실리콘 산화물층만을 에칭하여 획득하였다. 사용한 Cl2와 O2의 전체 유량은 110sccm 이었고, 플라즈마 소스 가스의 산소 체적% 는 축 402 상에 나타낸 sccm 을 총 가스 유량 100sccm 으로 나누고 100 을 곱하여 계산할 수 있다. 실리콘 산화물 에칭중에 사용한 다른 에칭 공정 조건은 다음과 같았다. 에칭 공정 챔버 압력은 약 6mTorr 이었고, 기판 온도는 약 50℃ 이었고, 플라즈마 소스 전력은 약 1,600W 이었고, 기판 바이어스 전력은 약 80W 이었다. 그래프 400 는, 에칭율은 O2의 약 35sccm 과 40sccm 사이에서 약 19Å/min 으로 레벨링하면서 O2유량을 증가시켜서 획득되는 감소 효과 (diminishing effect) 가 있다는 것을 나타낸다. 나중에, 우리는 약 35sccm 이상의 O2유량의 증가의 이익을 완전히 달성하기 위해서, 플라즈마 밀도 (플라즈마 소스 전력) 를 증가시키는 것이 필요했음을 발견하였다.
도 5A 는, 약 20sccm 의 일정한 O2유량으로, 텅스텐 (W) 의 에칭율 (곡선508 로 나타냄) 과 SiOx 의 에칭율 (곡선 510 으로 나타냄) 에 대하여 플라즈마 소스 전력 (축 502 상에 Watt 로 나타냄) 을 증가시키는 효과를 나타내는 그래프이다. 각각의 경우의 에칭율 단위는 축 504 상에 나타내었다. 또한, 그래프 500 는 20sccm 의 일정한 O2유량에서, W : SiOx 에 대한 선택도를 플라즈마 소스 전력의 함수로서 곡선 512 로 나타낸다. 공칭 선택도를 축 506 상에 나타낸다. 그래프 500 에서 관찰할 수 있는 바와 같이, 플라즈마 소스 전력의 증가는 텅스텐 에칭율의 증가, SiOx 에칭율의 감소, 및 선택도의 증가를 유발한다. 그러나, 20sccm 의 O2유량에서, 약 1,600W 의 플라즈마 소스 전력 이하에서, W : SiOx 의 선택도는 단지 약 40 : 1 이다. 공정 챔버 압력은 약 6mTorr 이었고, 기판 온도는 약 50℃ 이었다.
도 5B 는 모든 변수들을 상수로 고정한 채, 오버에칭 단계에서 텅스텐 에칭율을 플라즈마 소스 전력과 실리콘 유량의 함수로 나타낸 3 차원 그래프 530 이다. 특히, 에칭된 웨이퍼는 실리콘 웨이퍼를 덮는 스퍼터링된 텅스텐층이었다. 공정 챔버 압력은 6mTorr 이었고, 기판 온도는 약 50℃ 이었다. 텅스텐 에칭율 단위 (Å/min) 는 축 534 상에 나타내었고, 플라즈마 소스 전력 단위 (W) 는 축 532 상에 나타내었고, O2유량 단위 (sccm) 는 축 536 상에 나타내었다. 곡선 538 은, 약 30sccm 로부터 약 40sccm 까지의 O2유량의 증가가, 플라즈마 소스 전력을 약 1,600W 에서 상수로 고정하여, 약 1,170 Å/min 로부터 약 1,500Å/min 까지 텅스텐 에칭율을 증가시켰음을 명확히 나타낸다. 약 30sccm 으로부터 약45sccm 까지의 O2유량과 약 1,600W 로부터 약 1,800W 까지의 플라즈마 소스 전력의 동시 증가는 약 1,170Å/min 으로부터 약 1,750Å/min 까지 텅스텐 에칭율을 증가시켰다.
도 5C 는, 모든 다른 변수를 상수로 고정한 상태에서, 오버에칭 단계의 실리콘 산화물 에칭율을 플라즈마 소스 전력과 산소 유량의 함수로서 나타내는 3 차원 그래프 540 이다. 특히, 에칭된 웨이퍼는 그 표면상의 열 실리콘 (thermal silicon) 층을 갖는 실리콘 기판이었다. 공정 챔버 압력은 6mTorr 이었고 기판온도는 약 50℃ 이었다. 실리콘 산화물 에칭율 단위 (Å/min) 는 축 544 상에 나타내었고, 플라즈마 소스 전력 단위 (w) 는 축 542 상에 나타내었고, O2유량 단위 (sccm) 은 축 546 상에 나타내었다. 곡선 538 은 플라즈마 소스 전력을 약 1,600W 에서 상수로 고정한 상태에서 약 20sccm 로부터 약 45sccm 까지의 O2유량의 증가가 실리콘 에칭율을 약 37Å/min 으로부터 약 10Å/min 까지 감소시켰음을 나타낸다. 약 20sccm 으로부터 약 45sccm 까지의 유량과 약 1600W 로부터 약 1,800W 까지의 플라즈마 소스 전력의 동시 증가는 실리콘 산화물 에칭율을 약 37Å/min 으로부터 약 10Å/min 까지 감소시켰다.
도 5D 는 모든 다른 변수들을 상수로서 고정한 상태에서, 선택도 (W : SiOx의 에칭율비) 을 플라즈마 소스 전력과 산소 유량의 함수로 나타내는 3차원 그래프 550 이다. 도 5D 는 도 5B 와 5C 로부터 유도되며, 산소 유량과 플라즈마 소스 전력 양쪽을 동시에 증가시켜서 달성할 수 있는 선택도의 현저한 증가를 명확하게한다. 선택도 (W : SiOx) 공칭 단위는 축 554 상에 나타내었고, 플라즈마 소스 전력 단위 (W) 는 축 552 상에 나타내었으며, O2유량 단위 (sccm) 은 축 556 상에 나타내었다. 곡선 558 은, 약 30sccm 으로부터 약 40sccm 까지의 O2유량의 증가가, 플라즈마 소스 전력을 약 1,600W 의 상수값으로 고정한 상태에서, 선택도를 약 50 : 1 로부터 약 80 : 1 로 증가시키는 것을 나타낸다. 약 30sccm 으로부터 약 45 sccm 으로의 산소 유량과 약 1,600W 로부터 약 1,800W 로의 플라즈마 소스 전력의 동시 증가는 선택도를 약 50 : 1 로부터 약 175 : 1 까지 증가시켰다. 예를들어, O2함량이 약 40% 이고 플라즈마 소스 전력이 약 1,670W 인 경우, 약 100 : 1 의 선택도가 획득되었다. O2함량이 약 45% 이고 플라즈마 소스 전력이 약 1,800W 일때 약 175 : 1 의 선택도가 획득되었다. 약 175 : 1 로의 선택도의 증가는 단지 산소 유량이 증가될 때 얻어지는 선택도의 더 작은 증가의 관점에서 예상되지 않는 것이었다.
선택도의 이런 놀라운 증가를 보다 잘 이해하기 위해서는, 도 5D 를 도 5A 에 비교하면 도움이 될 것이다. 도 5A 는, 산소 유량이 약 20sccm 에서 상수로 고정될 때, 플라즈마 소스 전력이 약 800W 로부터 약 1,600W 까지 증가되고, W : SiOx 의 선택도가 약 19 : 1 로부터 약 40 : 1 로 증가되었다. 또한, 도 5D 에 나타낸 바와 같이, 플라즈마 소스 전력이 1,600W 에서 상수로 고정된 상태에서 30sccm 으로부터 약 40sccm 으로의 산소 유량의 증가는, 약 50 : 1 로부터 약 80 : 1 까지의 선택도의 증가를 제공하였다. 증가된 산소 유량과 증가된 플라즈마소스 전력의 시너지 합성으로 175 : 1 의 선택도가 달성되었다.
아래에서 표 I 은, 다양한 공정 조건의 요약, 및 그런 공정 조건하에서 획득할 것으로 예상되는 텅스텐 (또는 텅스텐 질화물) 에칭율을 제공한다. 또한, 표 I 은 획득될 것으로 예상되는 실리콘 산화물에 대한 선택도, 및 획득될 것으로 예상되는 에칭된 사이드월 프로파일 각도를 나타낸다.
표 I
텅스텐이나 텅스텐 질화물의 후반부 에칭 (오버에칭) 동안의
일반적인 공정 조건
위에서 설명한 실시예는, 본 개시내용의 관점에서 당업자가 이런 실시형태들을 아래에서 청구하는 본 발명의 요지와 부합하도록 확장할 있기 때문에, 본 발명의 범위를 제한하려는 것이 아니다.

Claims (37)

  1. 텅스텐이나 텅스텐 질화물을 플라즈마 에칭하는 방법으로서,
    Cl2와 O2로부터 생성된 화학적 기능 에천트종을 포함하는 플라즈마 소스 가스를 이용하여, 인접 산화물층에 대하여 약 75 : 1 보다 큰 에칭 선택도가 획득되고,
    상기 플라즈마 소스 가스에서 O2의 체적 퍼센티지는 35% 이상이며,
    플라즈마 밀도는 1.6 × 1011e-/cm3이상인 것을 특징으로 하는 플라즈마 에칭 방법.
  2. 제 1 항에 있어서,
    상기 산화물은 실리콘 산화물, 실리콘 산질화물 (silicon oxynitride), 탄탈륨 산화물, 지르코늄 산화물, 및 그들의 조합으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 플라즈마 에칭 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 밀도는 1,600W 이상의 소스 전력 인가하여 획득되는 것을 특징으로 하는 플라즈마 에칭 방법.
  4. 제 1 항에 있어서,
    상기 에칭 선택도는 약 100 : 1 보다 크고, 상기 O2의 체적 퍼센티지는 40% 이상이며, 상기 플라즈마 밀도는 1.65 ×1011e- /cm3이상인 것을 특징으로 하는 플라즈마 에칭 방법.
  5. 제 4 항에 있어서,
    상기 플라즈마 밀도는 1,650W 이상의 소스 전력을 인가하여 획득되는 것을 특징으로 하는 플라즈마 에칭 방법.
  6. 제 1 항에 있어서,
    상기 에칭 선택도는 약 175 : 1 보다 크고, 상기 O2의 체적 퍼센티지는 45% 이상이고, 상기 플라즈마 밀도는 1.8 ×1011e-/cm3이상인 것을 특징으로 하는 플라즈마 에칭 방법.
  7. 제 6 항에 있어서,
    상기 플라즈마 밀도는 1,800W 이상의 소스 전력을 인가하여 획득되는 것을 특징으로 하는 플라즈마 에칭 방법.
  8. 반도체 구조의 하부 산화물층에 대하여 텅스텐이나 텅스텐 질화물을 선택적으로 에칭하는 방법으로서,
    하나 이상의 할로겐계 화학적 기능 에천트종을 포함하는 제 1 플라즈마 소스 가스를 이용하여, 상기 텅스텐과 상기 텅스텐 질화물의 제 1 대부분을, 플라즈마 에칭하는 단계; 및
    Cl2와 O2로부터 생성된 화학적 기능 에천트종을 포함하는 제 2 플라즈마 소스 가스를 이용하여, 상기 텅스텐이나 텅스텐 질화물의 잔여 부분을, 플라즈마 에칭하는 단계를 포함하는 것을 특징으로 하는 선택적 에칭 방법.
  9. 제 8 항에 있어서,
    상기 할로겐은 불소, 염소, 및 그들의 조합으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 선택적 에칭 방법.
  10. 제 9 항에 있어서,
    상기 플라즈마 에칭의 상기 제 1 대부분은 SF6와 N2의 조합과, NF3, Cl2및 CF4의 조합으로 이루어진 군으로부터 선택되는 제 1 플라즈마 소스를 이용하여 수행되는 것을 특징으로 하는 선택적 에칭 방법.
  11. 제 9 항에 있어서,
    상기 제 2 플라즈마 소스 가스에서 O2의 체적 퍼센티지는 20체적% 보다 큰 것을 특징으로 하는 선택적 에칭 방법.
  12. 제 11 항에 있어서,
    상기 O2체적 퍼센티지는 20% 초과, 약 45% 까지의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  13. 제 9 항에 있어서,
    상기 에천트 플라즈마의 플라즈마 밀도는 8.0 × 1010e-/cm3이상인 것을 특징으로 하는 선택적 에칭 방법.
  14. 제 13 항에 있어서,
    상기 플라즈마 밀도는 약 8.0 × 1010e-/cm3내지 약 3.0 ×1011e-/cm3의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  15. 제 14 항에 있어서,
    상기 플라즈마 밀도는 약 8.0 × 1010e-/cm3내지 약 2.0 ×1011e-/cm3의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  16. 제 13 항에 있어서,
    플라즈마 소스 전력은 약 800W 내지 약 3,000W 의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  17. 제 16 항에 있어서,
    상기 플라즈마 소스 전력은 약 800W 내지 약 2,000W 의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  18. 제 9 항에 있어서,
    Cl2와 O2로부터 생성된 상기 화학적 기능 에천트종을 포함하는 상기 플라즈마 소스 가스를 이용하여 수행되는 상기 에칭은 2 단계로 수행되며,
    제 1 단계에서 O2의 체적 농도는 20체적% 초과, 약 35체적% 까지의 범위이고,
    제 2 단계에서 O2의 체적 농도는 약 35체적% 초과, 약 45체적% 까지의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  19. 반도체 구조의 하부 산화물층에 대하여 텅스텐이나 텅스텐 질화물을 선택적으로 에칭하는 방법으로서,
    SF6와 N2로부터 생성된 화학적 기능 에천트종을 포함하는 제 1 플라즈마 소스 가스를 이용하여, 상기 텅스텐이나 텅스텐 질화물의 제 1 대부분을, 플라즈마 에칭하는 단계; 및
    Cl2와 O2로부터 생성된 화학적 기능 에천트종을 포함하는 제 2 플라즈마 소스 가스를 이용하여, 상기 텅스텐이나 텅스텐 질화물의 잔여 부분을, 플라즈마 에칭하는 단계를 포함하는 것을 특징으로 하는 선택적 에칭 방법.
  20. 제 19 항에 있어서,
    상기 제 1 플라즈마 소스 가스에서 SF6: N2의 체적비는 약 2 : 5 내지 약 6 : 1 의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 제 2 플라즈마 소스 가스에서 O2의 체적 퍼센티지는 20체적% 보다 큰 것을 특징으로 하는 선택적 에칭 방법.
  22. 제 21 항에 있어서,
    상기 O2체적 퍼센티지는 20% 초과, 약 45% 까지의 범위인 것을 특징으로 선택적 에칭 방법.
  23. 제 21 항에 있어서,
    상기 에천트 플라즈마의 플라즈마 밀도는 약 8.0 ×1010e-/cm3이상인 것을 특징으로 하는 선택적 에칭 방법.
  24. 제 23 항에 있어서,
    상기 플라즈마 밀도는 약 8.0 ×1010e-/cm3내지 약 3.0 ×1011e-/cm3의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  25. 제 24 항에 있어서,
    상기 플라즈마 밀도는 약 8.0 ×1010e-/cm3내지 약 2.0 ×1011e-/cm3의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  26. 제 21 항에 있어서,
    플라즈마 소스 전력은 약 800W 내지 약 3,000W 의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  27. 제 26 항에 있어서,
    상기 플라즈마 소스 전력은 약 800W 내지 약 2,000W 의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  28. 제 22 항에 있어서,
    상기 에천트 플라즈마의 플라즈마 밀도는 8.0 ×1010e-/cm3이상인 것을 특징으로 하는 선택적 에칭 방법.
  29. 제 28 항에 있어서,
    상기 플라즈마 밀도는 약 8.0 ×1010e-/cm3내지 약 3.0 ×1011e-/cm3의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  30. 제 28 항에 있어서,
    플라즈마 소스 전력은 약 800W 내지 약 3,000W 의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  31. 제 19 항에 있어서,
    Cl2와 O2로부터 생성된 화학적 기능 에천트종을 포함하는 상기 플라즈마 소스 가스를 이용하여 수행되는 상기 에칭은 2 단계로 수행되며,
    제 1 단계에서 O2의 체적 농도는 20체적% 초과, 약 35체적% 까지의 범위이며,
    제 2 단계에서 O2의 체적 농도는 약 34체적% 초과, 약 45체적% 까지의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  32. 제 31 항에 있어서,
    상기 제 1 단계동안의 플라즈마 밀도는 약 8 ×1010e-/cm3내지 약 1.6 ×1011e-/cm3의 범위이며,
    상기 제 2 단계 동안의 플라즈마 밀도는 약 1.6 ×1011e-/cm3내지 약 3.0 ×1011e-/cm3의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  33. 제 31 항에 있어서,
    상기 제 1 단계 동안의 플라즈마 소스 전력은 약 800W 내지 약 1,600W 의 범위이며,
    상기 제 2 단계 동안의 플라즈마 소스 전력은 약 1,600W 내지 약 3,000W 의 범위인 것을 특징으로 하는 선택적 에칭 방법.
  34. 반도체 구조의 에칭 동안 실리콘 산화물에 대하여 텅스텐 질화물을 선택적으로 에칭하는 방법으로서,
    SF6와 N2로부터 생성된 화학적 기능 에천트종을 포함하는 플라즈마 소스 가스를 이용하여, 상기 텅스텐 질화물의 대부분을, 플라즈마 에칭하는 단계; 및
    Cl2와 O2로부터 발생한 화학적 기능 에천트종을 포함하는 제 2 플라즈마 소스 가스를 이용하여, 상기 텅스텐 질화물의 잔여 부분을, 플라즈마 에칭하는 단계를 포함하며,
    상기 O2농도는 약 35체적% 이상이고,
    상기 에천트 플라즈마의 플라즈마 밀도는 약 1.6 ×1011e-/cm3이상인 것을 특징으로 하는 선택적 에칭 방법.
  35. 제 34 항에 있어서,
    상기 플라즈마 밀도는 1,600W 이상의 플라즈마 소스 전력의 인가에 의해서 생성되는 것을 특징으로 하는 선택적 에칭 방법.
  36. 제 34 항에 있어서,
    상기 O2농도는 약 40체적% 이상이고, 상기 에천트 플라즈마의 플라즈마 밀도는 약 1.8 ×1011e-/cm3이상인 것을 특징으로 하는 선택적 에칭 방법.
  37. 제 36 항에 있어서,
    상기 플라즈마 밀도는 1,800W 이상의 플라즈마 소스 전력의 인가에 의해서 생성되는 것을 특징으로 하는 선택적 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102372250A (zh) * 2011-11-15 2012-03-14 北京大学 一种刻蚀金属钨材料的方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440870B1 (en) * 2000-07-12 2002-08-27 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US6582861B2 (en) * 2001-03-16 2003-06-24 Applied Materials, Inc. Method of reshaping a patterned organic photoresist surface
US6933243B2 (en) * 2002-02-06 2005-08-23 Applied Materials, Inc. High selectivity and residue free process for metal on thin dielectric gate etch application
JP2004031546A (ja) * 2002-06-25 2004-01-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20050034887A (ko) * 2003-10-10 2005-04-15 삼성전자주식회사 전원전압 동기신호 생성 장치 및 방법
US7652321B2 (en) * 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7208424B2 (en) * 2004-09-17 2007-04-24 Freescale Semiconductor, Inc. Method of forming a semiconductor device having a metal layer
CN100449693C (zh) * 2004-11-04 2009-01-07 上海华虹(集团)有限公司 一种去除栅刻蚀横向凹槽的方法
US7754610B2 (en) * 2006-06-02 2010-07-13 Applied Materials, Inc. Process for etching tungsten silicide overlying polysilicon particularly in a flash memory
US20080242072A1 (en) * 2007-03-26 2008-10-02 Texas Instruments Incorporated Plasma dry etch process for metal-containing gates
KR101420603B1 (ko) 2007-06-29 2014-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
SG178765A1 (en) 2009-01-21 2012-03-29 Semiconductor Energy Lab Method for manufacturing soi substrate and semiconductor device
WO2010141257A2 (en) * 2009-06-03 2010-12-09 Applied Materials, Inc. Method and apparatus for etching
CN101789369A (zh) * 2010-01-28 2010-07-28 上海宏力半导体制造有限公司 多金属钨栅极刻蚀方法
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
CN104752159B (zh) * 2013-12-31 2019-03-12 北京北方华创微电子装备有限公司 基片刻蚀方法
CN107706106A (zh) * 2017-09-21 2018-02-16 信利(惠州)智能显示有限公司 Amoled显示面板的制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786360A (en) * 1987-03-30 1988-11-22 International Business Machines Corporation Anisotropic etch process for tungsten metallurgy
US4836886A (en) * 1987-11-23 1989-06-06 International Business Machines Corporation Binary chlorofluorocarbon chemistry for plasma etching
US5338398A (en) 1991-03-28 1994-08-16 Applied Materials, Inc. Tungsten silicide etch process selective to photoresist and oxide
JP3210359B2 (ja) 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
US5279669A (en) * 1991-12-13 1994-01-18 International Business Machines Corporation Plasma reactor for processing substrates comprising means for inducing electron cyclotron resonance (ECR) and ion cyclotron resonance (ICR) conditions
JPH05175170A (ja) * 1991-12-20 1993-07-13 Nippon Steel Corp タングステンのエッチング方法
EP0575280A3 (en) * 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
JP2864967B2 (ja) * 1993-11-01 1999-03-08 日本電気株式会社 高融点金属膜のドライエッチング方法
JPH0982687A (ja) * 1995-09-19 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP3028927B2 (ja) * 1996-02-16 2000-04-04 日本電気株式会社 高融点金属膜のドライエッチング方法
US6004874A (en) 1996-06-26 1999-12-21 Cypress Semiconductor Corporation Method for forming an interconnect
US5866483A (en) * 1997-04-04 1999-02-02 Applied Materials, Inc. Method for anisotropically etching tungsten using SF6, CHF3, and N2
JP4060450B2 (ja) 1998-07-10 2008-03-12 アプライド マテリアルズ インコーポレイテッド ドライエッチング方法
US6033962A (en) 1998-07-24 2000-03-07 Vanguard International Semiconductor Corporation Method of fabricating sidewall spacers for a self-aligned contact hole
US6277763B1 (en) * 1999-12-16 2001-08-21 Applied Materials, Inc. Plasma processing of tungsten using a gas mixture comprising a fluorinated gas and oxygen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102372250A (zh) * 2011-11-15 2012-03-14 北京大学 一种刻蚀金属钨材料的方法

Also Published As

Publication number Publication date
CN1441959A (zh) 2003-09-10
TW563199B (en) 2003-11-21
EP1299904A2 (en) 2003-04-09
WO2002005317A2 (en) 2002-01-17
US6423644B1 (en) 2002-07-23
WO2002005317A3 (en) 2002-04-11
JP2004503106A (ja) 2004-01-29

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