KR20030002646A - Method for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 액세스 트랜지스터의 활성영역과 필라 사이리스터(pillar thyristor)를 안정적으로 연결할 수 있는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of stably connecting an active region of a access transistor and a pillar thyristor.
일반적으로, 메모리셀 즉, TRAM셀은 전원이 공급되는 한 데이타를 유지하는 스태틱(static) 특성을 갖고 있으며, 1개의 트랜지스터와 수직 사이리스터로 구성되어 디램만큼 적은 셀 면적이 가능하다.In general, a memory cell, that is, a TRAM cell, has a static characteristic of retaining data for as long as power is supplied. The memory cell, which is composed of one transistor and a vertical thyristor, has a cell area as small as DRAM.
따라서, 에스램의 좋은 특성과 디램의 높은 생산성을 동시에 갖고 있어 메모리분야에서 획기적인 전환이 가능한 분야라고 할 수 있다.Therefore, it can be said that it has a good characteristic of SRAM and high productivity of DRAM at the same time and it is possible to make a breakthrough in memory field.
이러한 1개의 트랜지스터와 수직 사이리스터로 구성된 종래기술에 따른 반도체소자의 제조방법을 도 1를 참조하여 설명하면 다음과 같다.A method of manufacturing a semiconductor device according to the related art, which consists of one transistor and a vertical thyristor, will be described with reference to FIG.
도 1은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 개략도로서, 트랜지스터와 사이리스터로 구성된 소자의 단면도이다.1 is a schematic diagram illustrating a method of manufacturing a semiconductor device according to the prior art, which is a cross-sectional view of a device composed of a transistor and a thyristor.
종래기술에 따른 반도체소자의 제조방법은, 먼저 도 1에 도시된 바와같이, p웰(3)이 형성된 반도체기판(1)상에 워드라인(7)이 형성되어 있고, 상기 워드라인 (7) 양측아래의 반도체기판(31)내에 n+ 접합영역(13)이 형성되어 있다.In the method of manufacturing a semiconductor device according to the prior art, first, as shown in FIG. 1, a word line 7 is formed on a semiconductor substrate 1 on which a p well 3 is formed, and the word line 7 is formed. The n + junction region 13 is formed in the semiconductor substrate 31 under both sides.
또한, 상기 n+접합영역(13)중 하나는 비트라인(9)과 연결되어 있고, 다른 하나는 p+영역과 n영역 및 p영역상에 있는 Vcc배선(11)과 연결되어 있다.One of the n + junction regions 13 is connected to the bit line 9, and the other is connected to the p + region, the n region and the Vcc wiring 11 on the p region.
그리고, 트랜지스터는 워드라인(7)과 n+접합영역(13)으로 구성되고, 사이리스터는 n+접합영역(13)과 상기 p+영역과 n영역 및 p영역으로 구성되어 있다.상기 구성으로 된 반도체소자의 동작을 설명하면, 먼저 선택된 셀의 p웰(3)은 접지(GND)되고, 셀의 비트라인(9)에 일정전압(예를 들면, -0.6V)을 가하면 비트라인(9)의 n+접합영역(13)에서 전자가 주입된다.The transistor is composed of a word line 7 and an n + junction region 13, and the thyristor is composed of an n + junction region 13, the p + region, an n region and a p region. Referring to the operation, first, the p well 3 of the selected cell is grounded (GND), and n + junction of the bit line 9 is applied when a constant voltage (for example, -0.6 V) is applied to the bit line 9 of the cell. In the region 13 electrons are injected.
이렇게 주입된 전자는, p웰(3)에서 확산되어 사이리스터의 n영역에 주입되어 사이리스터를 온(on)시킨다.The electrons thus injected are diffused in the p well 3 and injected into the n region of the thyristor to turn on the thyristor.
그러나, 종래기술에 있어서는, n+접합영역(13)과 사이리스터의 연결상의 미스얼라인이 발생하면 npn 바이폴라 트랜지스터가 활성화되기 어렵고, 사이리스터가 턴온(turn on)되기 힘들뿐만 아니라 홀딩전류(holding current)가 증가하여 스탠드-바이 패일(stand-by fail)이 발생하기 쉽다.However, in the prior art, when a misalignment occurs in the connection between the n + junction region 13 and the thyristor, the npn bipolar transistor is difficult to be activated, and the holding current is not only difficult to turn on. Increasingly, stand-by fail is likely to occur.
또한, 에픽택셜 성장으로 형성된 실리콘 필라(pillar)를 액세스 트랜지스터의 활성영역과 연결시켜 주는데 있어서, 필라 콘택의 미스얼라인 (misalign)이 상기 활성영역과 실리콘필라가 도 1의 "A"에서와 같이, 오버랩(overlap)되지 않는 방향으로 발생하는 경우에, 그 접합면적이 줄어 들게 되므로써 셀 사이리스터와 트랜지스터의 연결불량이 발생할 수 있다.In addition, in connecting the silicon pillar formed by epitaxial growth with the active region of the access transistor, the misalignment of the pillar contact is such that the active region and the silicon pillar are as shown in "A" of FIG. 1. In the case where it occurs in a non-overlapping direction, the connection area of the cell thyristors and the transistors may be reduced by reducing the junction area.
그리고, 필라콘택의 미스얼라인이, 활성영역과 실리콘필라가 도 1의 "B"에서와 같이, 너무 많이 오버랩되는 방향으로 진행되는 경우에는 비트라인의 n+ 활성영역에서 사이리스터로의 확산경로가 차단되므로써 사이리스터의 턴온/오프 조절이 불가능하게 되므로써 사이리스터의 특성열화에 의한 셀패일(cell fail)이 발생할수 있다.When the misalignment of the pillar contact is performed in a direction in which the active region and the silicon pillar are overlapped too much, as in "B" of FIG. 1, the diffusion path from the n + active region of the bit line to the thyristor is blocked. As a result, the thyristor may not be turned on or off, and thus cell failure may occur due to deterioration of the thyristor.
이에 본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출한 것으로 서, 사이리스터 필라를 미스얼라인과 상관없이 트랜지스터의 활성영역에 안정적으로 연결이 가능하여 안정적인 사이리스터 특성을 확보할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art, the semiconductor device can be stably connected to the active region of the transistor regardless of the misalignment to ensure a stable thyristors characteristics The purpose is to provide a method.
도 1 는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 개략도로서, 트랜지스터와 사이리스터로 구성된 소자의 단면도이다.1 is a schematic diagram illustrating a method of manufacturing a semiconductor device according to the prior art, which is a cross-sectional view of a device composed of a transistor and a thyristor.
도 2 는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 개략도로서, 트랜지스터와 사이리스터로 구성된 소자의 단면도이다.2 is a schematic diagram for explaining a method for manufacturing a semiconductor device according to the present invention, which is a cross-sectional view of a device composed of a transistor and a thyristor.
도 3 내지 도 8는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.3 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
[도면부호의설명][Description of Drawing Reference]
31 : 반도체기판 33 : p형웰31 semiconductor substrate 33 p-type well
35 : 게이트산화막 37 : 워드라인35: gate oxide film 37: word line
39 : 스페이서 41 : n+접합영역39: spacer 41: n + junction region
43 : 제1층간절연막 45 : 제1콘택홀43: first interlayer insulating film 45: first contact hole
47 : 실리콘필라 47a : p+영역47: silicon pillar 47a: p + region
47b : n형 영역 47c : p형영역47b: n-type region 47c: p-type region
51 : Vcc배선 55 : 제2콘택홀51: Vcc wiring 55: 2nd contact hole
57 : 비트라인콘택플러그 59 : 비트라인57: bit line contact plug 59: bit line
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판내에 제1도전형 웰을 형성하는 단계; 상기 제1도전형웰상에 워드라인을 형성하고 상기 워드라인양측아래의 제1도전형웰내에 제2도전형 접합영역을 형성하는 단계; 상기 전체 구조의 상면에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 패터닝함과 동시에 상기 제2도전형 접합영역과 제1도전형웰을 과도식각하여 콘택홀을 형성하는 단계; 상기 콘택홀내에 반도체층을 형성하여 상기 제2도전형접합영역과 제1도전형웰과 연결시키는 단계; 상기 반도체층내에 제2도전형 불순물과 제1도전형 고농도불순물을 순차적으로 이온주입하는 단계; 상기 전체 구조의 상면에 제2층간절연막을 형성하고 이를 선택적으로 패터닝하여 제2도전형 접합영역을 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 제2도전형 접합영역상에 상기 제2콘택홀을 통해 비트라인을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a first conductive well in a semiconductor substrate; Forming a word line on the first conductive well and forming a second conductive junction region in the first conductive well below both sides of the word conductive well; Forming a first interlayer insulating film on an upper surface of the entire structure; Selectively patterning the first interlayer dielectric layer and simultaneously etching the second conductive junction region and the first conductive well to form a contact hole; Forming a semiconductor layer in the contact hole and connecting the second conductive junction region to the first conductive well; Sequentially implanting a second conductive impurity and a first conductive high concentration impurity into the semiconductor layer; Forming a second contact hole exposing a second conductive junction region by forming and selectively patterning a second interlayer insulating film on an upper surface of the entire structure; And forming a bit line on the second conductive junction region through the second contact hole.
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 개략도로서, 트랜지스터와 사이리스터로 구성된 소자의 단면도이다.2 is a schematic diagram for explaining a method for manufacturing a semiconductor device according to the present invention, which is a cross-sectional view of a device composed of a transistor and a thyristor.
도 3 내지 도 8은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.3 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
본 발명의 일실시예에 따른 반도체소자의 구성은, 도 2에 도시된 바와같이, p웰(33)이 형성된 반도체기판(31)상에 워드라인(37)이 형성되어 있고, 상기 워드라인(37) 양측아래의 반도체기판(31)내에 n+ 접합영역(41)이 형성되어 있다.In the semiconductor device according to the embodiment of the present invention, as shown in FIG. 2, the word line 37 is formed on the semiconductor substrate 31 on which the p well 33 is formed, and the word line ( 37 The n + junction region 41 is formed in the semiconductor substrate 31 on both lower sides.
또한, 상기 n+접합영역(41)중 하나는 비트라인(59)과 연결되어 있고, 다른 하나는 p+영역과 n영역 및 p영역상에 있는 Vcc배선(51)과 연결되어 있다.One of the n + junction regions 41 is connected to the bit line 59, and the other is connected to the p + region, the n region and the Vcc wiring 51 on the p region.
그리고, 트랜지스터는 워드라인(37)과 n+접합영역(41)으로 구성되고, 사이리스터는 n+접합영역(41)과 상기 p+영역과 n영역 및 p영역으로 구성되어 있다.상기 구성으로 된 반도체소자의 동작을 설명하면, 먼저 선택된 셀의 p웰(33)은 접지(GND)되고, 셀의 비트라인(59)에 일정전압(예를 들면, -0.6V)을 가하면 비트라인(59)의 n+접합영역(41)에서 전자가 주입된다.The transistor is composed of a word line 37 and an n + junction region 41, and the thyristor is composed of an n + junction region 41, the p + region, an n region and a p region. Referring to the operation, first, the p well 33 of the selected cell is grounded (GND), and n + junction of the bit line 59 is applied by applying a constant voltage (for example, -0.6 V) to the bit line 59 of the cell. In region 41 electrons are injected.
이렇게 주입된 전자는, p웰(33)에서 확산되어 사이리스터의 n영역에 주입되어 사이리스터를 온(on)시킨다.The electrons thus injected are diffused in the p well 33 and injected into the n region of the thyristor to turn on the thyristor.
이와 같이 동작하는 본 발명에 따른 반도체소자의 제조방법을 도 3 내지 도 8을 참조하여 설명하면 다음과 같다.A method of manufacturing a semiconductor device according to the present invention operating as described above will be described with reference to FIGS. 3 to 8.
도 3 내지 도 8은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.3 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
본 발명에 따른 반도체소자의 제조방법은, 도 3에 도시된 바와같이, 먼저 반도체기판(31)내에 p웰(33)을 형성한다.In the method of manufacturing a semiconductor device according to the present invention, as shown in FIG. 3, first, a p well 33 is formed in a semiconductor substrate 31.
그다음, 상기 반도체기판(31)의 p웰(33)상에 게이트산화막(35)과 게이트전극(37)을 형성하고, 상기 게이트전극(37)의 측면에 스페이서(39)를 형성한다.Next, a gate oxide film 35 and a gate electrode 37 are formed on the p well 33 of the semiconductor substrate 31, and a spacer 39 is formed on the side of the gate electrode 37.
이어서, 상기 스페이서(39)와 게이트전극(37)을 마스크로 상기 p웰(33)내에 이온주입하여 n+접합영역(41)을 형성한다.Subsequently, the spacer 39 and the gate electrode 37 are implanted with ions into the p well 33 to form an n + junction region 41.
그다음, 도 4에 도시된 바와같이, 상기 전체 구조의 상면에 산화막을 포함하는 제1층간절연막(43)을 증착하고, 상기 산화막(43)상에 감광막(미도시)을 도포한다.Next, as shown in FIG. 4, a first interlayer insulating film 43 including an oxide film is deposited on the upper surface of the entire structure, and a photosensitive film (not shown) is coated on the oxide film 43.
이어서, 상기 감광막(미도시)을 포토리소그라피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 제거하여 상기 제1층간절연막(43)상에 후속공정에서 형성될 사이리스터 필라부분과 대응되는 부분을 노출시키는 감광막패턴(미도시)을 형성한다.Subsequently, the photoresist layer (not shown) is selectively removed through an exposure and development process using a photolithography process technology to expose a portion corresponding to the thyristor pillar portion to be formed in a subsequent process on the first interlayer insulating layer 43. A photoresist pattern (not shown) is formed.
그다음, 상기 감광막패턴(미도시)을 마스크로 상기 제1층간절연막(43)과 반도체기판의 p웰(33)부분 및 n+접합영역(41)을 과도식각하여 사이리스터 콘택홀(45)을 형성한다. 이때, 상기 사이리스터 콘택홀(45)은, 전자의 확산경로가 가능하도록, n+접합영역과 p웰(33)에 동시에 걸치도록 형성하되, 사이리스터와 상기 n+접합영역(41)사이의 자기정렬에 의한 연결을 위해 반도체기판(31)까지 과도식각한다. 또한, 상기 사이리스터콘택홀(45)은 상기 n+접합영역(41)과 약 0.05 내지 0.5 μm정도 오버랩되어 있다. 그리고, 과도식각되는 깊이는 약 300 내지 3000 Å 정도이다.Next, the thyristor contact hole 45 is formed by overetching the first interlayer insulating layer 43, the p-well 33 portion of the semiconductor substrate, and the n + junction region 41 using the photoresist pattern (not shown) as a mask. . In this case, the thyristor contact hole 45 is formed so as to span the n + junction region and the p well 33 at the same time so as to enable the diffusion path of electrons, and by the self-alignment between the thyristor and the n + junction region 41 The semiconductor substrate 31 is excessively etched for connection. In addition, the thyristor contact hole 45 overlaps the n + junction region 41 by about 0.05 to 0.5 μm. And, the depth to be over-etched is about 300 to 3000 kPa.
이어서, 도 5에 도시된 바와같이, 상기 사이리스터 콘택홀(45)내에 실리콘 에피증착에 의해 사이리스터용 실리콘필라(47)을 형성한다. 이때, 상기 실리콘필라(47)에 p형 도펀트, 예를 들면 보론 또는 인듐을 포함시켜 p형 실리콘필라(47)를 인시튜로 형성한다. 또한, 상기 p형 도펀트의 도핑농도는 1E15 내지 1E19/cm3으로 한다.Subsequently, as shown in FIG. 5, the thyristor silicon pillars 47 are formed in the thyristor contact holes 45 by silicon epi deposition. At this time, the p-type dopant, for example, boron or indium is included in the silicon pillar 47 to form the p-type silicon pillar 47 in situ. In addition, the doping concentration of the p-type dopant is 1E15 to 1E19 / cm3.
그다음, 도 6에 도시된 바와같이, 상기 실리콘필라(47)내에 n 형 불순물, 예를들면 인 또는 아세닉을 이온주입한후 p+영역(47a)과 n영역(47b) 및 p영역(47c) 그리고 n+ 접합영역(41)으로 구성된 사이리스터(49)를 형성한다.Then, as shown in FIG. 6, after ion implantation of n-type impurities, for example, phosphorus or arsenic, into the silicon pillars 47, the p + regions 47 a, n regions 47 b, and p regions 47 c. The thyristor 49 formed of the n + junction region 41 is formed.
이어서, 도 7에 도시된 바와같이, 상기 전체 구조의 상면에 금속층(미도시)을 증착하고 이를 선택적으로 패터닝하여 상기 사이리스터(49)의 p+영역(47a)상에 Vcc배선(51)을 형성한다.Subsequently, as shown in FIG. 7, a metal layer (not shown) is deposited on the upper surface of the entire structure and selectively patterned to form a Vcc wiring 51 on the p + region 47a of the thyristor 49. .
그다음, 상기 Vcc배선(51)을 포함한 전체 구조의 상면에 산화막을 포함하는 제2층간절연막(53)을 증착하고, 상기 제2층간절연막(53)상에 감광막(미도시)을 도포하고, 상기 감광막(미도시)을 포토리소그라피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 제거하여 상기 제2층간절연막(53)상에 n+접합영역(41)과 대응되는 부분을 노출시키는 감광막패턴(미도시)을 형성한다.Next, a second interlayer insulating film 53 including an oxide film is deposited on the upper surface of the entire structure including the Vcc wiring 51, and a photosensitive film (not shown) is coated on the second interlayer insulating film 53. A photoresist pattern (not shown) which selectively removes the photoresist layer through an exposure and development process using a photolithography process technology to expose a portion corresponding to the n + junction region 41 on the second interlayer insulating layer 53. ).
이어서, 상기 감광막패턴(미도시)을 마스크로 상기 제2층간절연막(53)과 제1층간절연막(43)을 선택적으로 패터닝하여 상기 n+접합영역(41)을 노출시키는 비트라인콘택홀(55)을 형성한다.Subsequently, the second interlayer insulating layer 53 and the first interlayer insulating layer 43 are selectively patterned using the photoresist pattern (not shown) as a mask to expose the n + junction region 41. To form.
그다음, 도 8에 도시된 바와같이, 상기 비트라인콘택홀(55)을 포함한 전체 구조의 상면에 도전물질층(미도시)을 증착하고, 상기 도전물질층(미도시)을 선택적으로 패터닝하여 비트라인 콘택플러그(57)을 형성한다.Next, as illustrated in FIG. 8, a conductive material layer (not shown) is deposited on the upper surface of the entire structure including the bit line contact hole 55, and the conductive material layer (not shown) is selectively patterned to form a bit. A line contact plug 57 is formed.
이어서, 상기 비트라인 콘택플러그(57)을 포함한 전체 구조의 상면에 비트라인용 도전층(미도시)을 증착하고, 이를 선택적으로 패터닝하여 상기 콘택플러그(57)와 전기적으로 접속하는 비트라인(59)을 형성하여 반도체소자를 완성한다.Subsequently, a bit line conductive layer (not shown) is deposited on the upper surface of the entire structure including the bit line contact plug 57, and is selectively patterned to electrically connect the bit plug 59 to the contact plug 57. ) To complete the semiconductor device.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the semiconductor device manufacturing method according to the present invention has the following effects.
본 발명에 따른 반도체소자의 제조방법에 있어서는, 반도체기판을 과도식각하여 과도식각된 부분상에 사이리스터의 필라부분이 액세스트랜지스터와 연결되도록 하므로써 미스얼라인에 상관없이 안정적으로 사이리스터 특성을 확보할수 있다.In the method of manufacturing a semiconductor device according to the present invention, the thyristor characteristics can be stably secured regardless of the misalignment by over-etching the semiconductor substrate so that the pillar portion of the thyristor is connected to the access transistor on the over-etched portion.
따라서, 본 발명에 있어서는, 안정적인 사이리스터의 특성이 확보되므로써 에스램의 우수한 특성과 디램의 높은 생산성을 동시에 구비한 반도체소자로 적합하다고 볼 수 있다.Therefore, in the present invention, the stable thyristor characteristics are secured, and thus it can be regarded as a semiconductor device having both excellent characteristics of SRAM and high productivity of DRAM.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
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