KR20030001969A - a method for forming contact hole of semiconductor device - Google Patents
a method for forming contact hole of semiconductor device Download PDFInfo
- Publication number
- KR20030001969A KR20030001969A KR1020010037842A KR20010037842A KR20030001969A KR 20030001969 A KR20030001969 A KR 20030001969A KR 1020010037842 A KR1020010037842 A KR 1020010037842A KR 20010037842 A KR20010037842 A KR 20010037842A KR 20030001969 A KR20030001969 A KR 20030001969A
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- forming
- interlayer insulating
- drain
- region
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Abstract
Description
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 플래쉬 메모리 소자의 자기 정렬 콘택(Self Aligned Contact : SAC) 식각 공정을 이용하여 홀모양의 드레인 콘택과 라인모양의 소오스 콘택이 동시에 형성하는 반도체 소자의 콘택홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact hole in a semiconductor device, and more particularly, to a semiconductor in which a hole-shaped drain contact and a line-shaped source contact are simultaneously formed using a self aligned contact (SAC) etching process of a flash memory device. The present invention relates to a method for forming a contact hole in an element.
일반적으로 반도체 소자의 고집적화에 따라 셀 크기가 작아지고 게이트간 간격이 작아져 공정의 구현이 어렵고 복잡하다.In general, as the integration of semiconductor devices increases, the cell size decreases and the gate-to-gate spacing decreases, making the process difficult and complicated.
따라서, 반도체 소자의 제조는 그 한계에 이르러 새로운 방식과 물질을 도입하지 않으면 목적하는 반도체 소자를 제고하는 것이 거의 불가능하게 되었다. 이와 같은 방법의 하나로 자기 정렬 콘택(Self Aligned Contact : SAC) 공정을 예로 들 수 있다.Accordingly, the manufacture of semiconductor devices has reached its limit and it is almost impossible to improve the desired semiconductor devices without introducing new methods and materials. One such method is a Self Aligned Contact (SAC) process.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 콘택홀 형성방법에 대하여 설명하기로 한다.Hereinafter, a method for forming a contact hole in a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 플래쉬 메모리 소자의 콘택홀 형성방법을 나타낸 공정 사시도이다.1A to 1F are perspective views illustrating a method of forming a contact hole in a conventional flash memory device.
도 1a에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)에 일 방향으로 소자격리 영역(10)을 형성한 후, 상기 소자격리 영역(10)과 수직한 방향으로 하드 마스크(12)를 구비한 게이트 라인(11)을 형성한다. 이때, 상기 하드 마스크(12)는 질화막이다.As shown in FIG. 1A, after forming the device isolation region 10 in one direction on a semiconductor substrate (not shown), the hard mask 12 is disposed in a direction perpendicular to the device isolation region 10. The provided gate line 11 is formed. At this time, the hard mask 12 is a nitride film.
그리고 상기 게이트 라인(11)을 마스크로 이용하여 상기 기판에 소오스/드레인 영역을 형성한다.A source / drain region is formed in the substrate using the gate line 11 as a mask.
도 1b에 도시한 바와 같이 상기 게이트 라인(11)을 포함한 전면에 제 1 절연막을 증착한 후, 평면 식각을 통해 상기 게이트 라인(11) 측면에 제 1 절연막 스페이서(13)를 형성한 후, 상기 제 1 절연막 스페이서(13)를 포함한 전면에 제 2 절연막(14)을 형성한다. 이때, 상기 제 1 절연막 스페이서(13)는 질화막이고, 상기 제 2 절연막(14)은 후 공정의 메탈 콘택시 상기 소자격리 영역(10)의 손실을 막기 위해 식각 방어막으로 사용되며, 질화막을 사용한다.After the first insulating film is deposited on the entire surface including the gate line 11 as illustrated in FIG. 1B, the first insulating film spacer 13 is formed on the side of the gate line 11 through planar etching. The second insulating film 14 is formed on the entire surface including the first insulating film spacer 13. In this case, the first insulating film spacer 13 is a nitride film, the second insulating film 14 is used as an etch protective film to prevent the loss of the device isolation region 10 during the metal contact of the post-process, the nitride film is used. .
도 1c에 도시한 바와 같이 상기 결과물 상부에 제 3 절연막(15)을 증착한 후, CMP(Chemical Mechanical polishing) 공정을 이용하여 평탄화한 후, 상기 제 1 층간 절연막(15)에 포토레지스트(16)를 증착한다.As shown in FIG. 1C, a third insulating film 15 is deposited on the resultant, and then planarized using a chemical mechanical polishing (CMP) process, and then the photoresist 16 is formed on the first interlayer insulating film 15. Deposit.
그리고 상기 포토레지스트(16)에 노광 및 현상공정을 이용하여 상기 게이트 라인(11) 및 상기 드레인 영역이 선택적으로 마스크되도록 상기 사다리 형태의 포토레지스트 패턴(16)을 형성한다.The ladder layer photoresist pattern 16 is formed on the photoresist 16 to selectively mask the gate line 11 and the drain region using an exposure and development process.
도 1d에 도시한 바와 같이 상기 포토레지스트 패턴(16)을 마스크로 이용하여 자기 정렬 콘택 식각 공정을 통해 상기 제 1 층간 절연막(15)을 선택적으로 식각하여 상기 소오스 영역 및 드레인 영역이 노출되도록 소오스 콘택홀(17a) 및 드레인 콘택홀(17b)을 동시에 형성한다. 이때, 상기 소오스 콘택홀(17a)은 라인 모양으로 형성되고, 상기 드레인 콘택홀(17b)은 홀 모양으로 형성된다.As shown in FIG. 1D, the first interlayer insulating layer 15 is selectively etched through a self-aligned contact etching process using the photoresist pattern 16 as a mask to expose the source and drain regions. The hole 17a and the drain contact hole 17b are formed at the same time. In this case, the source contact hole 17a is formed in a line shape, and the drain contact hole 17b is formed in a hole shape.
여기서, 상기 자기 정렬 콘택 식각 공정은 폴리머 발생에 의한 질화막에 대한 선택비를 얻는 방법으로서 식각시 콘택 경사면이 존재한다.Here, the self-aligned contact etching process is a method of obtaining a selectivity with respect to the nitride film due to polymer generation, and the contact inclined surface is present during etching.
도 1e에 도시한 바와 같이 상기 하드 마스크(12)를 스톱층으로 이용하여 CMP 공정을 통해 상기 제 1 층간 절연막(15)을 선택적으로 제거한다.As shown in FIG. 1E, the first interlayer insulating layer 15 is selectively removed through the CMP process using the hard mask 12 as a stop layer.
도 1f에 도시한 바와 같이 상기 소오스 콘택홀(17a)과 드레인 콘택홀(17b)을 포함한 제 1 층간 절연막(15)상에 금속층을 증착하고, 전면 식각공정을 통해 상기 소오스 콘택홀(17a) 및 드레인 콘택홀(17b)에 플러그(18)를 형성한다.As shown in FIG. 1F, a metal layer is deposited on the first interlayer insulating layer 15 including the source contact hole 17a and the drain contact hole 17b, and the source contact hole 17a and the surface are etched through an entire surface etching process. The plug 18 is formed in the drain contact hole 17b.
그리고 상기 플러그(18)상에 제 2 층간 절연막(19)을 형성한다.A second interlayer insulating film 19 is formed on the plug 18.
그러나 상기와 같은 종래의 반도체 소자의 콘택홀 형성방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional method for forming a contact hole in a semiconductor device has the following problems.
즉, 플래쉬 메모리 소자의 제조공정에서는 드레인 콘택을 홀 모양으로 형성하고, 소오스 콘택을 라인 모양으로 형성한다. 여기서, 각 콘택은 하부 게이트 라인과 단락되는 것을 방지하기 위해 자기 정렬 식각 콘택 공정을 이용하여 동시에 형성하였으나 칩 사이즈가 작아지고 콘택 사이즈가 0.3㎛에서 0.2㎛로 작아짐에 따라 기존의 식각 레시피를 적용시 작아진 홀 모양의 드레인 콘택에서 식각 중단 현상이 발생한다.That is, in the manufacturing process of the flash memory device, the drain contact is formed in a hole shape, and the source contact is formed in a line shape. Here, each contact was formed at the same time using a self-aligned etch contact process to prevent shorting with the lower gate line, but when the conventional etching recipe is applied as the chip size decreases and the contact size decreases from 0.3 μm to 0.2 μm. The etching stop occurs at a smaller hole-shaped drain contact.
또한, 접촉 면적이 감소하여 이로 인해 일정 스펙 이상의 접촉저항의 확보가 어렵다.In addition, the contact area is reduced, which makes it difficult to secure contact resistance above a certain specification.
그리고 자기 정렬 콘택 식각 공정을 이용하여 콘택홀 형성시 작은 사이즈의 콘택에서 경사면이 심하게 발생한다. 따라서, 주어진 면적에서 포토레지스트 공정을 이용하여 홀을 크게 형성하는데 한계가 있으므로 기존 식각 레지피로서는 0.2㎛ 사이즈 이하의 드레인 콘택은 안정적으로 식각할 수 없다.In the case of forming a contact hole using a self-aligned contact etching process, an inclined surface is severely generated in a small contact. Therefore, since there is a limit in forming a large hole using a photoresist process in a given area, a drain contact having a size smaller than 0.2 μm cannot be etched stably with an existing etching recipe.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 라인 형태의 메탈 콘택 마스크를 이용하여 작아진 콘택홀에서 발생되는 식각 중단 현상을 감소시키고, 포토 공정시 라인 방향에 대한 오버레이 마진(overlay margin)을 증가시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by using a line-type metal contact mask to reduce the etch stop phenomenon occurs in the small contact hole, and the overlay margin for the line direction during the photo process (overlay margin) It is an object of the present invention to provide a method for forming a contact hole in a semiconductor device capable of increasing a).
도 1a 내지 도 1f는 종래의 플래쉬 메모리 소자의 콘택홀 형성방법을 나타낸 공정 사시도1A to 1F are process perspective views illustrating a method for forming a contact hole in a conventional flash memory device
도 2a 내지 도 2f는 본 발명의 일실예에 따른 플래쉬 메모리 소자의 콘택홀 형성방법을 나타낸 공정 사시도2A to 2F are process perspective views illustrating a method for forming a contact hole in a flash memory device according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 필드 산화막 101 : 게이트 라인100: field oxide film 101: gate line
102 : 하드 마스크 103 : 제 1 절연막 스페이서102: hard mask 103: first insulating film spacer
104 : 제 2 절연막 105 : 제 1 층간 절연막104: second insulating film 105: first interlayer insulating film
106 : 포토레지스트 패턴 107a : 소오스 콘택홀106: photoresist pattern 107a: source contact hole
107b : 드레인 콘택홀 108 : 플러그107b: drain contact hole 108: plug
109 : 제 2 층간 절연막109: second interlayer insulating film
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성방법은 반도체 기판에 활성영역 및 소자격리 영역을 정의한 후, 상기 소자격리 영역에 필드 산화막을 형성하는 단계와, 상기 활성영역에 하드 마스크를 구비한 게이트 라인을 형성하는 단계와, 상기 게이트 라인을 측면의 활성영역에 소오스 영역 및 드레인 영역을 형성하는 단계와, 상기 게이트 라인 측면에 스페이서 측벽을 형성하는 단계와, 상기 결과물 상부에 식각 방어막을 형성하는 단계와, 상기 결과물 상부에 제 1 층간 절연막을 증착한 후, 평탄화하는 단계와, 상기 제 1 층간 절연막상의 드레인 영역상에 일정간격을 갖는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 식각 공정을 통해 제 1 층간 절연막을 선택적으로 식각하여 라인 모양의 소오스 콘택홀과 홀 모양의 드레인 콘택홀을 동시에 형성하는 단계와, 상기 하드 마스크를 스톱층으로 이용하여 제 1 층간 절연막을 CMP 공정을 이용하여 선택적으로 제거하는 단계와, 상기 소오스 콘택홀과 드레인 콘택홀에 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of forming a contact hole in a semiconductor device according to the present invention includes defining an active region and a device isolation region in a semiconductor substrate, and then forming a field oxide film in the device isolation region. Forming a gate line with a mask, forming a source region and a drain region in an active region of a side surface, forming a spacer sidewall in a side of the gate line, and etching an upper portion of the resultant Forming a protective film, depositing a first interlayer insulating film on the resultant, and then planarizing, forming a mask pattern having a predetermined interval on the drain region on the first interlayer insulating film, and forming the mask pattern. Selectively etch the first interlayer insulating film through an etching process using a chip to form a line contact hole Simultaneously forming a hole-shaped drain contact hole, selectively removing a first interlayer insulating layer using a CMP process using the hard mask as a stop layer, and inserting a plug into the source contact hole and the drain contact hole It characterized by comprising the step of forming.
또한, 상기 식각 방어막의 두께는 100∼300Å인 것을 특징으로 한다.In addition, the etching shield is characterized in that the thickness of 100 ~ 300Å.
또한, 상기 게이트 라인의 간격이 200∼600Å인 것을 특징으로 한다.In addition, the interval between the gate lines is characterized in that 200 ~ 600Å.
또한, 상기 제 1 층간 절연막을 선택적으로 식각할 때 상기 식각 방어막의손실이 식각 방어막 증착 두께의 1/2이 되도록 하는 것을 특징으로 한다.Further, when the first interlayer insulating film is selectively etched, the loss of the etch barrier may be 1/2 of the deposition thickness of the etch barrier.
또한, 상기 소오스 콘택홀과 드레인 콘택홀을 형성한 후, 상기 식각 방어막을 식각 제거하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include etching the etch shield after forming the source contact hole and the drain contact hole.
또한, 상기 식각 방어막 식각시 상기 필드 산화막의 손실이 150∼300Å가 되도록 하는 것을 특징으로 한다.In addition, when the etching of the etching protective film is characterized in that the loss of the field oxide film is 150 ~ 300Å.
또한, 상기 하드 마스크를 스톱층으로 이용하여 제 1 층간 절연막을 CMP 공정을 이용하여 선택적으로 제거할 때, 상기 하드 마스크의 손실이 450∼500Å이 되도록 하는 것을 특징으로 한다.In addition, when the first interlayer insulating film is selectively removed using the CMP process by using the hard mask as a stop layer, the loss of the hard mask is 450 to 500 mW.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 콘택홀 형성방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a method of forming a contact hole in a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 콘택홀 형성방법을 나타낸 공정 사시도이다.2A to 2F are perspective views illustrating a method of forming a contact hole in a flash memory device according to an exemplary embodiment of the present invention.
도 2a에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)에 활성영역 및 소자격리 영역을 정의한 후, 상기 소자격리 영역에 필드 산화막(100)을 형성하고, 상기 활성영역에 하드 마스크(102)를 구비한 게이트 라인(101)을 형성한다. 이때, 상기 하드 마스크(102)는 질화막이다.As shown in FIG. 2A, after defining an active region and a device isolation region in a semiconductor substrate (not shown), a field oxide film 100 is formed in the device isolation region, and a hard mask 102 is formed in the active region. To form a gate line 101. In this case, the hard mask 102 is a nitride film.
한편, 도면에는 도시하지 않았지만 상기 게이트 라인(101) 하부에 터널 절연막이 형성된다.Although not shown in the drawings, a tunnel insulating layer is formed under the gate line 101.
그리고 상기 게이트 라인(101)을 마스크로 이용하여 상기 기판의 활성영역에 소오스/드레인 영역을 형성한다.A source / drain region is formed in the active region of the substrate using the gate line 101 as a mask.
도 2b에 도시한 바와 같이 상기 게이트 라인(101)을 포함한 전면에 제 1 절연막을 증착한 후, 평면 식각을 통해 상기 게이트 라인(101) 측면에 제 1 절연막 스페이서(103)를 형성한 후, 상기 제 1 절연막 스페이서(103)를 포함한 전면에 제 2 절연막(104)을 형성한다. 이때, 상기 제 1 절연막 스페이서(103)는 질화막이다. 그리고 상기 제 2 절연막(104)은 질화막으로 후 공정의 소오스 콘택과 드레인 콘택 형성시 상기 필드 산화막(100)의 손실을 막기 위해 식각 방어막으로 사용되며, 두께는 100∼300Å이다.After the first insulating film is deposited on the entire surface including the gate line 101 as shown in FIG. 2B, the first insulating film spacer 103 is formed on the side of the gate line 101 by planar etching. The second insulating film 104 is formed on the entire surface including the first insulating film spacer 103. In this case, the first insulating film spacer 103 is a nitride film. The second insulating film 104 is a nitride film and is used as an etch protective film to prevent the loss of the field oxide film 100 when forming a source contact and a drain contact in a later process.
한편, 상기 제 1 절연막 스페이서(103)와 제 2 절연막(104) 형성 후, 상기 게이트 라인(101) 간격의 감소가 200∼600Å 이내로 한다.On the other hand, after the formation of the first insulating film spacer 103 and the second insulating film 104, the gap between the gate lines 101 is reduced within 200 to 600 kPa.
도 2c에 도시한 바와 같이 상기 결과물 상부에 제 1 층간 절연막(105)을 증착한 후, CMP(Chemical Mechanical polishing) 공정을 이용하여 평탄화한 후, 상기 제 1 층간 절연막(105)에 포토레지스트(106)를 증착한다.As shown in FIG. 2C, the first interlayer insulating layer 105 is deposited on the resultant, and then planarized using a chemical mechanical polishing (CMP) process, and then the photoresist 106 is formed on the first interlayer insulating layer 105. E).
그리고 상기 포토레지스트(106)에 노광 및 현상공정을 이용하여 상기 드레인 영역에 일정간격을 갖는 상기 포토레지스트 패턴(106)을 형성한다.The photoresist pattern 106 may be formed on the photoresist 106 at a predetermined interval in the drain region by using an exposure and development process.
이때, 상기 포토레지스트 패턴(106)은 상기 게이트 라인(101)에 평행한 라인 형태로 형성한다.In this case, the photoresist pattern 106 is formed in a line shape parallel to the gate line 101.
도 2d에 도시한 바와 같이 상기 포토레지스트 패턴(106)을 마스크로 이용하여 자기 정렬 콘택 식각 공정을 통해 상기 제 1 층간 절연막(105)을 선택적으로 식각하여 상기 소오스 영역 및 드레인 영역이 선택적으로 노출되도록 라인 모양의 소오스 콘택홀(107a)과 홀 모양의 드레인 콘택홀(107b)을 동시에 형성한다. 이때, 상기 제 2 절연막(104)의 손실이 상기 제 2 절연막(104) 증착 두께의 1/2 이하가 되도록 한다.As shown in FIG. 2D, the first interlayer insulating layer 105 is selectively etched through a self-aligned contact etching process using the photoresist pattern 106 as a mask to selectively expose the source region and the drain region. A line-shaped source contact hole 107a and a hole-shaped drain contact hole 107b are formed at the same time. In this case, the loss of the second insulating film 104 is less than 1/2 of the deposition thickness of the second insulating film 104.
이어, 상기 식각 방어막(104)을 식각 제거한다. 이때, 상기 필드 산화막(100)의 손실이 150∼300Å이 되도록 한다.Subsequently, the etch barrier 104 is etched away. At this time, the loss of the field oxide film 100 is set to 150 to 300 mW.
도 2e에 도시한 바와 같이 상기 포토레지스트 패턴(106)을 제거한 후, 상기 하드 마스크(102)를 스톱층으로 이용하여 CMP 공정을 통해 상기 제 1 층간 절연막(105)을 선택적으로 제거한다. 이때, 상기 하드 마스크(102)의 손실이 450∼500Å 미만이다.After the photoresist pattern 106 is removed as shown in FIG. 2E, the first interlayer insulating layer 105 is selectively removed through the CMP process by using the hard mask 102 as a stop layer. At this time, the loss of the hard mask 102 is less than 450 ~ 500Å.
도 2f에 도시한 바와 같이 상기 소오스 콘택홀(107a)과 드레인 콘택홀(107b)을 포함한 제 1 층간 절연막(105) 및 하드 마스크(102)상에 금속층을 증착하고, 전면 식각공정을 통해 상기 소오스 콘택홀(107a) 및 드레인 콘택홀(107b)에 플러그(108)를 형성한다. 이때, 상기 전면 식각 공정시 상기 하드 마스크(102)가 드러나는 시점에서 EPD(End Point Detection)을 진행하여 상기 하드 마스크의 손실이 500Å미만이 되도록 한다.As shown in FIG. 2F, a metal layer is deposited on the first interlayer insulating layer 105 and the hard mask 102 including the source contact hole 107a and the drain contact hole 107b, and the source is etched through an entire surface etching process. The plug 108 is formed in the contact hole 107a and the drain contact hole 107b. In this case, the end point detection (EPD) is performed at the time when the hard mask 102 is exposed during the front surface etching process so that the loss of the hard mask is less than 500 μs.
그리고 상기 플러그(108)상에 제 2 층간 절연막(109)을 형성한다.A second interlayer insulating film 109 is formed on the plug 108.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 콘택홀 형성방법에 의하면, 하부 게이트 라인에 대한 단락을 방지하기 위해 자기 정렬 콘택 식각 공정을 통해 라인 모양의 소오스 콘택과 드레인 콘택을 동시에 형성할 때 작아진 콘택홀에서 발생하는 식각 중단 문제를 감소시키고, 포토 공정시 라인 방향에 대한 오버레이 마진을 향상시킬 수 있다.As described above, according to the method for forming a contact hole of a semiconductor device according to the present invention, in order to prevent short-circuit on the lower gate line, it becomes smaller when simultaneously forming a line-shaped source contact and a drain contact through a self-aligned contact etching process. It is possible to reduce the etch stop problem occurring in the contact hole and to improve the overlay margin for the line direction during the photo process.
즉, 칩 사이즈가 축소됨에 따라 마스크 공정시 콘택 크기는 축소될 수 있으나 콘택간 간격을 줄일 경우 식각시 포토레지스트 손실에 의해 콘택간 단락이 발생할 수 있어 콘택간 간격을 축소에 한계가 있었으나 라인 모양만으로 구성된 콘택 마스크를 사용하면 넓어진 식각 면적에 의해 자기 정렬 콘택 식각시 작은 콘택에서 발생하는 식각 중단 문제를 해결할 수 있다.In other words, as the chip size is reduced, the contact size may be reduced during the mask process. However, if the inter-contact spacing is reduced, shorting between contacts may occur due to photoresist loss during etching. By using the configured contact mask, an etch stop problem occurring in a small contact during the self-aligned contact etching due to the enlarged etching area can be solved.
또한, 칩 사이즈가 작아짐에 따라 접촉면적의 감소로 인해 일정 스펙 이상의 접촉저항을 확보의 어려움을 해결할 수 있다.In addition, as the chip size decreases, it is possible to solve the difficulty of securing a contact resistance exceeding a certain specification due to the reduction of the contact area.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037842A KR100734083B1 (en) | 2001-06-28 | 2001-06-28 | A method for forming contact hole of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037842A KR100734083B1 (en) | 2001-06-28 | 2001-06-28 | A method for forming contact hole of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030001969A true KR20030001969A (en) | 2003-01-08 |
| KR100734083B1 KR100734083B1 (en) | 2007-07-02 |
Family
ID=27712048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010037842A KR100734083B1 (en) | 2001-06-28 | 2001-06-28 | A method for forming contact hole of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100734083B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100766211B1 (en) | 2006-09-29 | 2007-10-10 | 주식회사 하이닉스반도체 | Method for fabricating contact of flash memory |
| US7749846B2 (en) | 2007-04-12 | 2010-07-06 | Samsung Electronics Co., Ltd. | Method of forming contact structure and method of fabricating semiconductor device using the same |
| KR101016334B1 (en) * | 2003-07-18 | 2011-02-22 | 매그나칩 반도체 유한회사 | Method of forming gate electrode in semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01107527A (en) * | 1987-10-20 | 1989-04-25 | Matsushita Electric Ind Co Ltd | Forming method for pattern |
| KR100520638B1 (en) * | 1998-10-13 | 2005-11-25 | 주식회사 하이닉스반도체 | Contact Forming Method of Semiconductor Device_ |
| KR100336371B1 (en) * | 1998-12-30 | 2002-09-26 | 주식회사 하이닉스반도체 | Dual damascene formation method of semiconductor device |
| KR20020056385A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Method for fabricating contact in semiconductor device |
-
2001
- 2001-06-28 KR KR1020010037842A patent/KR100734083B1/en not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101016334B1 (en) * | 2003-07-18 | 2011-02-22 | 매그나칩 반도체 유한회사 | Method of forming gate electrode in semiconductor device |
| KR100766211B1 (en) | 2006-09-29 | 2007-10-10 | 주식회사 하이닉스반도체 | Method for fabricating contact of flash memory |
| US7550350B2 (en) | 2006-09-29 | 2009-06-23 | Hynix Semiconductor Inc. | Methods of forming flash memory device |
| US7749846B2 (en) | 2007-04-12 | 2010-07-06 | Samsung Electronics Co., Ltd. | Method of forming contact structure and method of fabricating semiconductor device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100734083B1 (en) | 2007-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100734083B1 (en) | A method for forming contact hole of semiconductor device | |
| KR100549576B1 (en) | Method for manufacturing semiconductor device | |
| KR100289661B1 (en) | Manufacturing method of semiconductor device | |
| KR20010058351A (en) | Method of manufacturing semiconductor device | |
| KR20010059019A (en) | A method for forming a bit line of a semiconductor device | |
| KR100361210B1 (en) | Method of forming a contact hole in a semiconductor device | |
| KR100506050B1 (en) | Contact formation method of semiconductor device | |
| KR20020002574A (en) | Method for forming contact plug in semiconductor device | |
| KR100668723B1 (en) | Method for forming of semiconductor memory device | |
| KR100532967B1 (en) | Method of manufacturing bit line of semiconductor device | |
| KR100624947B1 (en) | Flash memory device and method of manufacturing the same | |
| KR20020049373A (en) | Method for Fabricating of Semiconductor Device | |
| KR100721186B1 (en) | Method for manufacturing semiconductor device | |
| KR100583099B1 (en) | A method for forming a metal line of a semiconductor device | |
| KR20020046778A (en) | method for forming contact hole semiconductor device | |
| KR20030058638A (en) | manufacturing method of semiconductor device | |
| KR20080062011A (en) | Method of manufacturing semiconductor device | |
| KR20020056141A (en) | Method of manufacturing a semiconductor device | |
| KR20030002892A (en) | Method for fabricating plug in semiconductor device | |
| KR20030058636A (en) | A method for forming of a semiconductor device | |
| KR19990009564A (en) | Manufacturing method of semiconductor device | |
| KR20020049346A (en) | Method for Fabricating of Semiconductor Device | |
| KR20020046777A (en) | method for forming contact hole semiconductor device | |
| KR20050056353A (en) | Method for forming landing plug poly of semiconductor device | |
| KR20030001968A (en) | method for manufacturing of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |