KR20030001968A - method for manufacturing of semiconductor device - Google Patents
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Abstract
Description
본 발명은 고집적 반도체 소자의 제조방법에 관한 것으로, 특히 소오스/드레인 콘택홀 형성시 베리어막 손상을 줄이는 동시에 오정렬을 개선하여 반도체 소자의 성능을 향상시킬 수 있는 고집적 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a highly integrated semiconductor device, and more particularly, to a method for manufacturing a highly integrated semiconductor device capable of improving the performance of a semiconductor device by reducing barrier film damage and improving misalignment when forming a source / drain contact hole.
일반적으로 반도체 소자의 고집적화에 따라 셀 크기가 작아지고 게이트간 간격이 작아져 공정의 구현이 어렵고 복잡하다.In general, as the integration of semiconductor devices increases, the cell size decreases and the gate-to-gate spacing decreases, making the process difficult and complicated.
따라서, 반도체 소자의 제조는 그 한계에 이르러 새로운 방식과 물질을 도입하지 않으면 목적하는 반도체 소자를 제고하는 것이 거의 불가능하게 되었다. 이와 같은 방법의 하나로 자기 정렬 콘택(Self Aligned Contact : SAC) 공정을 예로 들 수 있다.Accordingly, the manufacture of semiconductor devices has reached its limit and it is almost impossible to improve the desired semiconductor devices without introducing new methods and materials. One such method is a Self Aligned Contact (SAC) process.
이하, 첨부된 도면을 참조하여 종래의 고집적 반도체 소자의 제조방법에 대하여 설명하기로 한다.Hereinafter, a manufacturing method of a conventional highly integrated semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1c는 종래의 고집적 반도체 소자의 제조방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a conventional method for manufacturing a highly integrated semiconductor device.
도 1a에 도시한 바와 같이 반도체 기판(10)에 게이트 절연막(11)을 형성하고, 상기 게이트 절연막(11)상에 폴리 실리콘층 및 캡 절연막을 증착하고 선택적으로 패터닝하여 일정간격을 갖는 복수개의 캡 절연막(13)을 구비한 게이트 전극(12)을 형성한다. 이때, 상기 캡 절연막(13)은 식각 방지막 역할을 한다.As shown in FIG. 1A, a gate insulating film 11 is formed on the semiconductor substrate 10, a polysilicon layer and a cap insulating film are deposited on the gate insulating film 11, and selectively patterned to form a plurality of caps having a predetermined interval. The gate electrode 12 provided with the insulating film 13 is formed. In this case, the cap insulating layer 13 serves as an etch stop layer.
그리고 상기 게이트 전극(12)을 마스크로 이용하여 불순물 이온주입을 통해상기 게이트 전극(12) 양측의 상기 기판(10)에 소오스 영역(S) 및 드레인 영역(D)을 형성한다.A source region S and a drain region D are formed in the substrate 10 on both sides of the gate electrode 12 by implanting impurity ions using the gate electrode 12 as a mask.
이어, 상기 게이트 전극(12)을 포함한 전면에 제 1 절연막을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(12) 측면에 측벽 절연막(14)을 형성한다.Subsequently, a first insulating film is deposited on the entire surface including the gate electrode 12 and a sidewall insulating film 14 is formed on the side of the gate electrode 12 by using an etch back process.
도 1b에 도시한 바와 같이 상기 게이트 전극(12) 및 측벽 절연막(14)을 포함한 전면에 베리어층(15)을 형성하고, 상기 베리어층(15)상에 제 1 층간 절연막(16)을 형성한 후, 평탄화시킨다. 이때, 상기 베리어층(15)은 질화물질이고, 상기 제 1 층간 절연막(16)은 1500∼2500Å 두께가 될 때까지 CMP(Chemical Mechanical Polishing) 공정을 실시한다.As shown in FIG. 1B, the barrier layer 15 is formed on the entire surface including the gate electrode 12 and the sidewall insulating layer 14, and the first interlayer insulating layer 16 is formed on the barrier layer 15. After that, it is flattened. In this case, the barrier layer 15 is a nitride material, and the first interlayer insulating layer 16 is subjected to a chemical mechanical polishing (CMP) process until the thickness is 1500 to 2500 ∼.
그리고 상기 제 1 층간 절연막(16)상에 포토레지스트(17)를 증착하고 노광 및 현상공정을 이용하여 상기 포토레지스트(17)를 선택적으로 패터닝한다.Then, a photoresist 17 is deposited on the first interlayer insulating layer 16, and the photoresist 17 is selectively patterned using an exposure and development process.
이어, 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 자기 정렬(Self Aligned) 공정을 통해 식각공정을 실시하여 상기 소오스 영역(S) 및 드레인 영역(D)이 노출되도록 소오스 콘택홀(18) 및 드레인 콘택홀(19)을 동시에 형성한다.Subsequently, an etching process is performed using a self-aligned process using the patterned photoresist 17 as a mask so that the source contact hole 18 is exposed so that the source region S and the drain region D are exposed. And the drain contact hole 19 are formed at the same time.
이때, 상기 소오스 영역(S)과 드레인 영역(D)의 식각 속도차에 의해 소오스 영역(S)이 먼저 오픈된다.In this case, the source region S is first opened due to an etching rate difference between the source region S and the drain region D. FIG.
따라서, 제거되지 않은 드레인 영역(D) 콘택홀을 오픈하면 도 2와 같이 소오스 영역(S)의 캡 절연막(14)이 손상을 입는다.Therefore, when the drain region D contact hole is not removed, the cap insulating layer 14 of the source region S is damaged as shown in FIG. 2.
도 1c에 도시한 바와 같이 상기 패터닝된 포토레지스트(17)를 제거한 하고,상기 소오스 콘택홀(18) 및 드레인 콘택홀(18)을 포함한 전면에 제 1 금속층을 증착한 후, 선택적으로 패터닝하여 상기 소오스 콘택홀(18) 및 드레인 콘택홀(19) 내부에 소오스 영역 라인(20) 및 드레인 영역 라인(21)을 형성한다.As shown in FIG. 1C, the patterned photoresist 17 is removed, and a first metal layer is deposited on the entire surface including the source contact hole 18 and the drain contact hole 18, and then selectively patterned. The source region line 20 and the drain region line 21 are formed in the source contact hole 18 and the drain contact hole 19.
그리고 상기 결과물 상부에 제 2 평탄화용 절연막(22)을 증착하고, 상기 드레인 영역 라인(21) 연결하기 위한 콘택홀(23)을 형성한다.A second planarization insulating film 22 is deposited on the resultant, and a contact hole 23 for connecting the drain region line 21 is formed.
이때, 오정렬에 의한 콘택홀 오픈 불량이 발생하게 된다.At this time, the contact hole open failure due to misalignment occurs.
그러나 상기와 같은 종래의 고집적 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional method for manufacturing a highly integrated semiconductor device has the following problems.
소오스 영역과 드레인 영역의 층간 절연막을 동시에 식각하여 콘택홀 형성시 두 영역의 식각 속도차로 인해 소오스 영역의 식각 방지막이 손상을 입게된다.When the interlayer insulating layers of the source region and the drain region are etched simultaneously, the etch stop layer of the source region is damaged due to the difference in etching rates of the two regions.
따라서, 후속 공정에서 드레인 콘택홀과 연결시키기 금속층과 게이트 전극간에 숏트가 발생된다.Therefore, a short is generated between the metal layer and the gate electrode to be connected to the drain contact hole in a subsequent process.
또한, 게이트간의 간격이 좁아짐에 따라 소오스 콘택홀 및 드레인 콘택홀을 형성하기 위하여 게이트 상부의 마스크 절연막 두께를 증가시키므로 소오스 콘택홀과 드레인 콘택홀 영역의 층간 절연막 증착시 보이드 현상 등으로 인해 시각이 매우 어렵다.In addition, as the gap between the gates becomes narrower, the thickness of the mask insulating film on the gate is increased to form the source contact hole and the drain contact hole. it's difficult.
따라서, 드레인 콘택홀을 연결하는 콘택홀 형성시 발생하는 오정렬로 인한 소자의 성능저하 및 불량문제가 발생한다.As a result, performance degradation and defects of the device due to misalignment occurring when forming the contact holes connecting the drain contact holes occur.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 소오스 영역에 콘택홀을 형성한 후, 후속 공정으로 드레인 영역에 콘택홀을 형성하므로 오정렬로 인한 반도체 소자의 불량을 방지할 수 있는 고집적 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and after forming the contact hole in the source region, and forming a contact hole in the drain region in a subsequent process, a highly integrated semiconductor device that can prevent the defect of the semiconductor device due to misalignment Its purpose is to provide a method of manufacturing.
도 1a 내지 도 1c는 종래의 고집적 반도체 소자의 제조방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method for manufacturing a conventional highly integrated semiconductor device.
도 2는 도 1b의 SEM도FIG. 2 is an SEM view of FIG. 1B
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 고집적 반도체 소자의 제조방법을 나타낸 공정 단면도3A to 3C are cross-sectional views illustrating a method of manufacturing a highly integrated semiconductor device according to an embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 고집적 반도체 소자의 제조방법을 나타낸 공정 단면도4A through 4D are cross-sectional views illustrating a method of manufacturing a highly integrated semiconductor device according to another exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 101 : 게이트 절연막100 semiconductor substrate 101 gate insulating film
102 : 게이트 전극 103 : 캡 절연막102 gate electrode 103 cap insulating film
104 : 제 1 측벽 절연막 105 : 제 1 베리어층104: first sidewall insulating film 105: first barrier layer
106 : 제 1 층간 절연막 107 : 제 1 포토레지스트106: first interlayer insulating film 107: first photoresist
108 : 소오스 콘택홀 109 : 소오스 영역 라인108: source contact hole 109: source region line
110 : 제 2 층간 절연막 111 : 드레인 콘택홀110: second interlayer insulating film 111: drain contact hole
상기와 같은 목적을 달성하기 위한 고집적 반도체 소자의 제조방법은 반도체 기판상에 마스크 절연막을 상부에 적층한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판에 소오스 영역 및 드레인 영역을 형성하는 단계와, 상기 결과물 상부에 베리어층과 제 1 층간 절연막을 형성하는 단계와, 상기 소오스 영역이 노출되도록 제 1 층간 절연막과 베리어층을 제거하여 소오스 콘택홀을 형성하는 단계와, 상기 소오스 콘택홀에 소오스 영역 라인을 형성하고, 전면에 제 2 층간 절연막을 형성하는 단계와, 상기 드레인 영역이 노출되도록 상기 제 1, 제 2 층간 절연막과 베리어층을 제거하여 드레인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a highly integrated semiconductor device includes forming a gate electrode having a mask insulating layer stacked thereon on a semiconductor substrate, and forming a source region and a drain region on substrates on both sides of the gate electrode. And forming a barrier layer and a first interlayer insulating layer on the resultant, forming a source contact hole by removing the first interlayer insulating layer and the barrier layer to expose the source region, and forming a source contact hole in the source contact hole. Forming a region line, forming a second interlayer insulating film on the entire surface, and forming a drain contact hole by removing the first and second interlayer insulating films and the barrier layer to expose the drain region. It is done.
또한, 상기 마스크 절연막은 질화물질 및 SiON인 것을 특징으로 한다.In addition, the mask insulating film is characterized in that the nitride material and SiON.
또한, 상기 제 1 층간 절연막 형성은 상기 마스크 절연막을 스톱층을 이용하여 CMP 공정을 통해 상기 소오스 영역 및 드레인 영역의 게이트 전극 사이에 남도록 하는 것을 특징으로 한다.The first interlayer insulating film may be formed to remain between the gate electrode of the source region and the drain region through a CMP process using a stop layer.
또한, 상기 제 1 층간 절연막 형성은 BPSG(Boron Phosphorus Silicate Glass), HDP(High Density Plasma)을 이용하는 것을 특징으로 한다.In addition, the first interlayer insulating layer may be formed of BPSG (Boron Phosphorus Silicate Glass) or HDP (High Density Plasma).
또한, 상기 베리어층은 질화물질인 것을 특징으로 한다.In addition, the barrier layer is characterized in that the nitride material.
또한, 상기 소오스 콘택홀 형성시 건식식각 및 습식식각 공정을 이용하여 상기 제 1 층간 절연막을 제거하는 것을 특징으로 한다.The first interlayer insulating layer may be removed using a dry etching process and a wet etching process to form the source contact hole.
또한, 상기 드레인 콘택홀 형성시 상기 제 2 층간 절연막을 전면에 증착한 후, 상기 드레인 영역상의 제 1 층간 절연막이 노출되도록 제 2 층간 절연막을 선택적을 제거하여 비아홀을 형성하는 단계와, 상기 비아홀 측벽에 제 2 측벽 절연막을 형성한 후, 상기 드레인 영역이 노출되도록 제 1 층간 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.The method may further include depositing a second insulating interlayer on the entire surface when forming the drain contact hole, and then forming a via hole by selectively removing the second insulating interlayer to expose the first interlayer insulating layer on the drain region. And forming a second sidewall insulating film on the substrate, and then removing the first interlayer insulating film to expose the drain region.
이하, 첨부된 도면을 참조하여 본 발명의 고집적 반도체 소자의 제조방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a highly integrated semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 고집적 반도체 소자의 제조방법을 나타낸 공정 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a highly integrated semiconductor device according to an embodiment of the present invention.
도 3a에 도시한 바와 같이 반도체 기판(100)에 게이트 절연막(101)을 형성하고, 상기 게이트 절연막(101)상에 폴리 실리콘층 및 캡 절연막을 증착하고 선택적으로 패터닝하여 일정간격을 갖는 복수개의 캡 절연막(103)을 구비한 게이트 전극(102)을 형성한다. 이때, 상기 캡 절연막(103)은 식각 방지막 역할을 하고, 상기 캡 절연막(103)은 질화물질 또는 SiON이다.As shown in FIG. 3A, a gate insulating film 101 is formed on the semiconductor substrate 100, a polysilicon layer and a cap insulating film are deposited on the gate insulating film 101, and selectively patterned to form a plurality of caps having a predetermined interval. The gate electrode 102 provided with the insulating film 103 is formed. In this case, the cap insulating film 103 serves as an etching prevention film, and the cap insulating film 103 is a nitride material or SiON.
그리고 상기 게이트 전극(102)을 마스크로 이용하여 불순물 이온주입을 통해 상기 게이트 전극(102) 양측의 상기 기판(100)에 소오스 영역(S) 및 드레인 영역(D)을 형성한다.A source region S and a drain region D are formed in the substrate 100 on both sides of the gate electrode 102 by implanting impurity ions using the gate electrode 102 as a mask.
이어, 상기 게이트 전극(102)을 포함한 전면에 제 1 절연막을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(102) 측면에 제 1 측벽 절연막(104)을 형성한다.Subsequently, a first insulating film is deposited on the entire surface including the gate electrode 102, and a first sidewall insulating film 104 is formed on the side of the gate electrode 102 using an etch back process.
도 3b에 도시한 바와 같이 상기 게이트 전극(102) 및 제 1 측벽 절연막(104)을 포함한 전면에 제 1 베리어층(105)을 형성하고, 상기 제 1 베리어층(105)상에 제 1 층간 절연막(106)을 증착한 후, 상기 캡 절연막(103)을 스톱층으로 이용하여 CMP 공정을 통해 상기 소오스 영역(S) 및 드레인 영역(D)의 게이트 전극(102) 사이에만 상기 제 1 층간 절연막(106)을 형성한다. 이때, 상기 제 1 베리어층(105)은 질화물질이고, 상기 제 1 층간 절연막(106)은 상기 제 1 베리어층(105)과 식각 선택비차가 있는 BPSG(Boron Phosphorus Silicate Glass) 또는 HDP(High Density Plasma) 등을 이용하여 증착한다.As shown in FIG. 3B, a first barrier layer 105 is formed on the entire surface including the gate electrode 102 and the first sidewall insulating layer 104, and a first interlayer insulating layer is formed on the first barrier layer 105. After the deposition of the 106, the first interlayer insulating film is formed only between the gate electrode 102 of the source region S and the drain region D through the CMP process by using the cap insulating layer 103 as a stop layer. 106). In this case, the first barrier layer 105 is a nitride material, and the first interlayer insulating layer 106 has a boron phosphorus silicalicate glass (HDPS) or an HDP (high density) having an etching selectivity difference from the first barrier layer 105. Plasma) or the like.
이어, 상기 제 1 층간 절연막(106)상에 제 1 포토레지스트(107)를 증착하고, 노광 및 현상공정을 이용하여 상기 드레인 영역(S)상에 남도록 패터닝한다.Subsequently, a first photoresist 107 is deposited on the first interlayer insulating layer 106 and patterned so as to remain on the drain region S using an exposure and development process.
그리고 상기 패터닝된 제 1 포토레지스트(107)를 마스크로 이용하여 상기 소오스 영역(S)이 노출되도록 상기 제 1 층간 절연막(106)과 제 1 베리어층(105)을 제거하여 소오스 콘택홀(108)을 형성한다. 이때, 상기 제 1 층간 절연막(106)은 건식식각 또는 습식식각 공정을 이용하여 제거하고, 상기 제 1 베리어층(105)은 건식식각 공정을 이용하여 제거한다.The first interlayer insulating layer 106 and the first barrier layer 105 may be removed to expose the source region S by using the patterned first photoresist 107 as a mask so as to expose the source contact hole 108. To form. In this case, the first interlayer insulating layer 106 is removed using a dry etching process or a wet etching process, and the first barrier layer 105 is removed using a dry etching process.
도 3c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(107)를 제거한 후, 전면에 세정공정을 실시한다.After removing the patterned first photoresist 107 as shown in FIG. 3C, a cleaning process is performed on the entire surface.
이어, 상기 소오스 콘택홀(108)을 포함한 전면에 금속층을 증착하고, CMP 공정을 이용하여 상기 소오스 콘택홀(108)에 소오스 영역 라인(109)을 형성한 후, 전면에 제 2 층간 절연막(110)을 증착한다.Subsequently, a metal layer is deposited on the entire surface including the source contact hole 108, a source region line 109 is formed in the source contact hole 108 using a CMP process, and then a second interlayer insulating layer 110 is formed on the front surface. E).
그리고 도면에는 도시하지 않았지만 제 2 포토레지스트를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 2 포토레지스트를 마스크로 이용하여 상기 드레인 영역(D)이 노출되도록 상기 제 1, 제 2 층간 절연막(106)(110)과 제 1 베리어층(105)을 제거하여 드레인 콘택홀(111)을 형성한다.Although not shown in the drawing, after the second photoresist is deposited and patterned using an exposure and development process, the first and second portions are exposed so that the drain region D is exposed using the patterned second photoresist as a mask. The second interlayer insulating layer 106 and 110 and the first barrier layer 105 are removed to form the drain contact hole 111.
여기서, 상기 게이트 전극(102) 상부 500 내지 100Å까지 산화물질 대 질화물질의 식각 선택비가 낮은 방식으로 식각 후 이어 식각 선택비가 10 : 1 이상인 레시피로 식각을 실시하여 제 1, 제 2 층간 절연막(106)(110)을 제거하고, 상기 제 1 베리어층(105)을 제거한다.Here, the etching selectivity of the oxide-to-nitride material is lowered to 500 to 100 방식 above the gate electrode 102, followed by etching with a recipe having an etching selectivity of 10: 1 or more to form the first and second interlayer insulating films 106. 110 is removed and the first barrier layer 105 is removed.
이어, 도면에는 도시하지 않았지만 상기 패터닝된 제 2 포토레지스트를 제거하고 세정공정을 실시한 후, 상기 드레인 콘택홀(111)에 제 2 금속층을 매립하여 플러그를 형성한다.Subsequently, although not shown in the drawing, after the patterned second photoresist is removed and a cleaning process is performed, a plug is formed by filling a second metal layer in the drain contact hole 111.
한편, 도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 고집적 반도체 소자의 제조방법을 나타낸 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing a highly integrated semiconductor device according to another exemplary embodiment of the present invention.
도 4a에 도시한 바와 같이 반도체 기판(100)에 게이트 절연막(101)을 형성하고, 상기 게이트 절연막(101)상에 폴리 실리콘층 및 캡 절연막을 증착하고 선택적으로 패터닝하여 일정간격을 갖는 복수개의 캡 절연막(103)을 구비한 게이트 전극(102)을 형성한다. 이때, 상기 캡 절연막(103)은 식각 방지막 역할을 하고, 상기 캡 절연막(103)은 질화물질 또는 SiON이다.As shown in FIG. 4A, a gate insulating film 101 is formed on the semiconductor substrate 100, a polysilicon layer and a cap insulating film are deposited on the gate insulating film 101, and selectively patterned to form a plurality of caps having a predetermined interval. The gate electrode 102 provided with the insulating film 103 is formed. In this case, the cap insulating film 103 serves as an etching prevention film, and the cap insulating film 103 is a nitride material or SiON.
그리고 상기 게이트 전극(102)을 마스크로 이용하여 불순물 이온주입을 통해 상기 게이트 전극(102) 양측의 상기 기판(100)에 소오스 영역(S) 및 드레인 영역(D)을 형성한다.A source region S and a drain region D are formed in the substrate 100 on both sides of the gate electrode 102 by implanting impurity ions using the gate electrode 102 as a mask.
이어, 상기 게이트 전극(102)을 포함한 전면에 제 1 절연막을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(102) 측면에 제 1 측벽 절연막(104)을 형성한다.Subsequently, a first insulating film is deposited on the entire surface including the gate electrode 102, and a first sidewall insulating film 104 is formed on the side of the gate electrode 102 using an etch back process.
도 4b에 도시한 바와 같이 상기 게이트 전극(102) 및 제 1 측벽 절연막(104)을 포함한 전면에 제 1 베리어층(105)을 형성하고, 상기 제 1 베리어층(105)상에 제 1 층간 절연막(106)을 증착한 후, 상기 캡 절연막(105)을 스톱층으로 이용하여 CMP 공정을 통해 상기 소오스 영역(S) 및 드레인 영역(D)의 게이트 전극(102) 사이에만 상기 제 1 층간 절연막(106)을 형성한다. 이때, 상기 제 1 베리어층(105)은 질화물질이고, 상기 제 1 층간 절연막(106)은 상기 제 1 베리어층(105)과 식각 선택비차가 있는 BPSG(Boron Phosphorus Silicate Glass) 또는 HDP(High Density Plasma) 등을 이용하여 증착한다.As shown in FIG. 4B, a first barrier layer 105 is formed on the entire surface including the gate electrode 102 and the first sidewall insulating layer 104, and a first interlayer insulating layer is formed on the first barrier layer 105. After the deposition of the 106, the first interlayer insulating film is formed only between the gate electrode 102 of the source region S and the drain region D through the CMP process by using the cap insulating layer 105 as a stop layer. 106). In this case, the first barrier layer 105 is a nitride material, and the first interlayer insulating layer 106 has a boron phosphorus silicalicate glass (HDPS) or an HDP (high density) having an etching selectivity difference from the first barrier layer 105. Plasma) or the like.
이어, 상기 제 1 층간 절연막(106)상에 제 1 포토레지스트(107)를 증착하고, 노광 및 현상공정을 이용하여 상기 드레인 영역(D)상에 남도록 패터닝한다.Subsequently, a first photoresist 107 is deposited on the first interlayer insulating layer 106 and patterned so as to remain on the drain region D by using an exposure and development process.
그리고 상기 패터닝된 제 1 포토레지스트(107)를 마스크로 이용하여 상기 소오스 영역(S)이 노출되도록 상기 제 1 층간 절연막(106)과 제 1 베리어층(105)을 제거하여 소오스 콘택홀(108)을 형성한다. 이때, 상기 제 1 층간 절연막(106)은 건식식각 또는 습식식각 공정을 이용하여 제거하고, 상기 제 1 베리어층(105)은 건식식각 공정을 이용하여 제거한다.The first interlayer insulating layer 106 and the first barrier layer 105 may be removed to expose the source region S by using the patterned first photoresist 107 as a mask so as to expose the source contact hole 108. To form. In this case, the first interlayer insulating layer 106 is removed using a dry etching process or a wet etching process, and the first barrier layer 105 is removed using a dry etching process.
도 4c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(107)를 제거한 후, 전면에 세정공정을 실시한다.After removing the patterned first photoresist 107 as shown in FIG. 4C, a cleaning process is performed on the entire surface.
이어, 상기 소오스 콘택홀(108)을 포함한 전면에 금속층을 증착하고, CMP 공정을 이용하여 상기 소오스 콘택홀(108)에만 남도록 패터닝하여 소오스 영역 라인(109)을 형성한 후, 전면에 제 2 층간 절연막(110)을 증착한다.Subsequently, a metal layer is deposited on the entire surface including the source contact hole 108, and patterned to remain only in the source contact hole 108 using a CMP process to form a source region line 109. The insulating film 110 is deposited.
그리고 상기 제 1 층간 절연막(106)이 노출되도록 상기 제 2 층간 절연막(110)을 선택적으로 제거한 후, 전면에 제 2 베리어층(112)을 형성한다.After the second interlayer insulating layer 110 is selectively removed to expose the first interlayer insulating layer 106, a second barrier layer 112 is formed on the entire surface.
도 3d에 도시한 바와 같이 상기 제 2 베리어층(112)과 제 1 층간 절연막(106) 그리고 제 1 베리어층(105)을 제거하여 드레인 콘택홀(111)을 형성한다.As shown in FIG. 3D, the drain barrier hole 111 may be formed by removing the second barrier layer 112, the first interlayer insulating layer 106, and the first barrier layer 105.
따라서, 상기 드레인 콘택홀(111) 형성시 단일 공정에 의한 자기 정렬 콘택 마진을 확보할 수 있다.Therefore, when forming the drain contact hole 111, it is possible to secure self-aligned contact margin by a single process.
이상에서 설명한 바와 같이 본 발명의 고집적 반도체 소자의 제조방법에 의하면, 소오스 영역 라인을 형성한 후, 드레인 콘택홀을 형성하므로 소오스 콘택홀과 드레인 콘택호을 동시에 형성시 발생하는 게이트 전극의 식각 방지막의 손상을 크게 개선시킬 수 있다.As described above, according to the method of fabricating the highly integrated semiconductor device of the present invention, since the drain region is formed after the source region line is formed, damage to the etch stop layer of the gate electrode generated when the source contact hole and the drain contact arc are simultaneously formed. Can be greatly improved.
또한, 드레인 콘택홀 형성시 단일 단계로 형성하므로 오정렬에 의한 콘택홀접촉 면적 감소 또는 불량 방지 및 공정을 단순화시킬 수 있다.In addition, since the drain contact hole is formed in a single step, it is possible to reduce the contact hole contact area due to misalignment or prevent failure and simplify the process.
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| KR1020010037841A KR20030001968A (en) | 2001-06-28 | 2001-06-28 | method for manufacturing of semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721186B1 (en) * | 2001-02-15 | 2007-05-23 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
-
2001
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