KR20030001866A - Semiconductor memory device - Google Patents

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Abstract

PURPOSE: A semiconductor memory device is provided to improve a recovery time of Vpp voltage level and a sensing speed by compensating with previously sensing the drop of Vpp voltage level capable of generating in an active mode when a pumping power block is utilized, thereby ensuring a noise margin due to a stabilization of the power. CONSTITUTION: A semiconductor memory device includes a memory bank block(100) provided with N number of banks(1-N) controlled by an address, a pumping power block(130) activating the word lines of the memory bank block(100) by pumping in such a way that the voltage reaches to a target value of a high voltage when the high voltage is lower than a reference voltage of the high voltage, a bank selecting block(120) for generating an internal RAS signal(intRAS bl(n:1)) to select one among the N number of banks(1-N) by receiving a bank address, a low active signal and a low precharge signal and a recovery high voltage generation block(150) for reinforcing the high voltage by a consumed amount supplied to the memory banks(1-N) activated by the internal RAS signal(intRAS bl£n:1|) received from the bank selecting block(120).

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 뱅크의 워드라인 활성화시 소모된 고전압(Vpp)을 활성화된 뱅크의 내부 라스(RAS) 신호에 의해 보강시켜줌으로써, 동작 속도를 향상시키고 셀 데이타의 노이즈 및 전류 소모를 줄일 수 있는 다수 개의 고전압 발생회로를 가지는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, by reinforcing high voltage (Vpp) consumed when a word line of a bank is activated by an internal Ras (RAS) signal of an activated bank, thereby improving operation speed and increasing cell data. The present invention relates to a semiconductor memory device having a plurality of high voltage generation circuits capable of reducing noise and current consumption.

일반적으로, 셀에 데이터를 쓰거나 읽기 위해서는 셀 트랜지스터의 게이트에 가해지는 신호, 즉 워드라인의 전압레벨이 셀 트랜지스터인 NMOS 특성으로 인하여 상기 셀에 쓰여지는 '하이'데이타레벨 + 셀 트랜지스터의 문턱전압 이상이 되어야 한다. 상기 이유로 고전압(Vpp)을 내부적으로 생성하여 사용하게 되고, 워드라인 및 그에 관계된 부분에서 사용되고 있다.In general, in order to write or read data in a cell, a signal applied to a gate of a cell transistor, that is, a voltage level of a word line, that is, a cell transistor, due to an NMOS characteristic, which is higher than the 'high' data level written to the cell + a threshold voltage of the cell transistor. Should be For this reason, a high voltage Vpp is internally generated and used, and is used in word lines and related parts thereof.

도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도이다.1 is a block diagram of a semiconductor memory device according to the prior art.

도시된 바와같이, 셀과 센스앰프를 포함하는 뱅크(20)들이 배치되어 있고, 펌핑파워부(30)에서의 출력 레벨인 고전압(Vpp) 레벨과 뱅크 셀렉트부(40)에서의 출력 신호인 intRAS bk[N:1] 신호를 입력으로 하는 로우(Row) 제어부(10)가 배치된다.As shown, banks 20 including cells and sense amplifiers are arranged, and intRAS, which is an output signal from the bank select unit 40 and a high voltage (Vpp) level, which is an output level from the pumping power unit 30. A row control unit 10 that receives the bk [N: 1] signal is arranged.

여기서, 뱅크 셀렉트부(40)는 상기 뱅크(20)들 중 어느 뱅크를 동작시킬 것인지를 결정하는 뱅크어드레스버퍼부(41)와, 내부라스신호의 활성화 신호(BSENSE)와 프리차아지 신호(PRECH)를 입력으로 하는 라스신호발생부(42)와, 뱅크어드레스버퍼부(41) 및 라스신호발생기(42)의 출력신호를 수신하여 내부라스신호와 해당 뱅크의 정보를 전달하는 뱅크 프리디코더부(43)를 구비한다.Here, the bank select unit 40 includes a bank address buffer unit 41 which determines which of the banks 20 to operate, an activation signal BSENSE and a precharge signal PRECH of the internal lath signal. A bank predecoder unit which receives an output signal of the Lars signal generator 42, the bank address buffer 41, and the Lars signal generator 42, and transfers the internal Lars signal and the information of the corresponding bank. 43).

또한, 펌핑파워부(30)는 감지부(31), 오실레이터부(32) 및 고전압(Vpp) 펌핑회로부(33)로 구성된다.In addition, the pumping power unit 30 includes a sensing unit 31, an oscillator unit 32, and a high voltage (Vpp) pumping circuit unit 33.

이에 대한 동작을 살펴보면 다음과 같다.The operation of this is as follows.

감지부(31)는 일정 레벨의 전압으로 기준 전압기(미도시)에서 발생된 Vpp_ref 신호와 고전압 펌핑회로부(33)에서의 출력신호인 Vpp 전압레벨의 피드백 신호를 입력으로 한다. 이때, 피드백된 Vpp 전압레벨이 Vpp_ref 신호보다 낮으면 감지부(31)의 출력신호인 OSCH가 인에이블('하이'레벨)된다. 오실레이터부(32)는 링 오실레이터가 주로 사용되며 상기 OSCH 신호가 입력되면 일정 주기의 펄스 신호인 LON 신호를 발생시킨다.The sensing unit 31 inputs a Vpp_ref signal generated by a reference voltage (not shown) and a feedback signal of a Vpp voltage level, which is an output signal from the high voltage pumping circuit unit 33, with a predetermined voltage. At this time, when the fed back Vpp voltage level is lower than the Vpp_ref signal, the OSCH, which is an output signal of the detector 31, is enabled ('high' level). The oscillator 32 is a ring oscillator mainly used, and when the OSCH signal is input, the oscillator 32 generates a LON signal that is a pulse signal of a predetermined period.

이러한 LON 신호를 입력으로 받는 고전압 펌핑회로부(30)는 캐패시터를 통해 펌핑함으로써 Vpp 전압레벨을 출력하게 된다. 이때, Vpp 전압레벨의 일정 레벨 이상으로 도달하게 되면 감지부(31)가 이를 감지하여 상기 OSCH 신호를 디스에이블함으로써 발진 및 펌핑을 하지 않도록 제어한다.The high voltage pumping circuit unit 30 receiving the LON signal as an input outputs the Vpp voltage level by pumping through a capacitor. At this time, when reaching a predetermined level or more of the Vpp voltage level, the sensing unit 31 detects this and disables the OSCH signal to control not to oscillate and pump.

그러나, Vpp 전압레벨을 전달하는 고전압 라인이 칩 전체에 배치되어 있고, 주로 사용되는 시점이 워드라인 인에이블 시점이기 때문에 이 후 낮아진 Vpp 전압레벨을 복구하기 위해 감지부(31), 오실레이터부(32) 및 고전압 펌핑회로부(33) 등이 모두 동작해야 한다. 이로인해 Vpp 전압레벨의 보상은 늦어질 수 밖에 없고 파워 소모가 큰 문제점이 있다.However, since the high voltage line that transfers the Vpp voltage level is disposed throughout the chip, and the main point of use is the word line enable time, the sensing unit 31 and the oscillator unit 32 to recover the lower Vpp voltage level thereafter. ) And the high voltage pumping circuit unit 33 and the like must all operate. As a result, the compensation of the Vpp voltage level has to be delayed and power consumption is large.

따라서, 상기 문제점을 해결하기 위해 안출된 본 발명의 목적은, 회복 고전압 발생부를 각 뱅크별로 배치하여 파워 소모를 줄이고 안정된 동작을 유지시킬 수 있도록 펌핑 파워 보강 회로를 구비한 반도체 메모리 장치를 제공하는 데 있다.Accordingly, an object of the present invention devised to solve the above problems is to provide a semiconductor memory device having a pumping power reinforcement circuit to reduce the power consumption and maintain a stable operation by arranging a recovery high voltage generator for each bank. have.

도 1은 종래 기술에 따른 반도체 메모리 장치 구조를 설명하기 위한 블록도.1 is a block diagram illustrating a structure of a semiconductor memory device according to the prior art.

도 2는 본 발명의 실시예에 따른 다수 개의 고전압 발생회로를 가지는 반도체 메모리 장치의 구조를 설명하기 위한 블록도.2 is a block diagram illustrating a structure of a semiconductor memory device having a plurality of high voltage generation circuits according to an embodiment of the present invention.

도 3은 도 2의 고전압 발생회로의 회로도.3 is a circuit diagram of the high voltage generation circuit of FIG.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

100 : 뱅크 군110 : 로우 제어부100 bank group 110 row control unit

120 : 뱅크 셀렉터부121 : 뱅크 어드레스 버퍼부120: bank selector section 121: bank address buffer section

122 : 라스신호발생부123 : 뱅크 프리디코더부122: Lars signal generator 123: Bank predecoder section

130 : 펌핑파워부131 : 감지부130: pumping power unit 131: detection unit

132 : 오실레이터부133 : 고전압 펌핑회로부132: oscillator unit 133: high voltage pumping circuit unit

150 : 회복 고전압 발생부150: recovery high voltage generator

상기 목적 달성을 위한 본 발명의 반도체 메모리 장치에 있어서, 어드레스에 의해 제어되는 다수 개의 메모리 뱅크부와, 고전압과 기준 전압을 비교하여 고전압이 낮을 경우 고전압의 목표값에 도달하도록 펌핑시켜 상기 메모리 뱅크의 워드라인을 액티브시키는 펌핑파워부와, 뱅크 어드레스와 로오 액티브 신호 및 로오 프리차아지 신호를 수신하여 상기 다수 개의 메모리 뱅크부 중 하나를 선택하기 위한 내부 라스 신호를 발생하는 뱅크 셀렉터부와, 상기 뱅크 셀렉터부로부터 수신된 상기 내부 라스 신호에 의해 활성화된 메모리 뱅크로 공급되는 상기 고전압을 소모된 양 만큼 보강시켜 주는 회복 고전압 발생부를 포함하는 반도체 메모리 장치를 제공하는 것을 특징으로 한다.In the semiconductor memory device of the present invention for achieving the above object, a plurality of memory bank unit controlled by the address, and comparing the high voltage and the reference voltage and pumped to reach the target value of the high voltage when the high voltage is low A pumping power unit for activating a word line, a bank selector unit receiving a bank address, a row active signal, and a row precharge signal to generate an internal lath signal for selecting one of the plurality of memory bank units; And a recovery high voltage generator for reinforcing the high voltage supplied to the memory bank activated by the internal lath signal received from the selector by a consumed amount.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이고, 도 3은 도 2의 고전압 발생회로의 회로도이다.2 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of the high voltage generation circuit of FIG. 2.

먼저, 도 2에 도시된 바와같이, 셀 및 센스앰프 등의 셀 어레이를 포함하는 다수개의 메모리 뱅크부(100)과 뱅크부(100) 별로 배치되어 상기 셀 어레이를 제어하는 로오(Row) 제어부(110)가 배치된다. 상기 뱅크부(100)는 뱅크(1), 뱅크(2)... 뱅크(N)으로 구성된다.First, as shown in FIG. 2, a row control unit arranged in each of a plurality of memory bank units 100 and a bank unit 100 including a cell array such as a cell and a sense amplifier to control the cell array ( 110 is disposed. The bank unit 100 is composed of a bank 1, a bank 2, a bank N.

상기 로오 제어부(110)는 고전압(Vpp) 레벨(셀에 쓰여지는 '하이'데이타 레벨 + 셀 트랜지스터의 문턱전압값)과 메모리 뱅크를 선택하기 위한내부라스신호(intRAS bk[N:1])를 입력으로 한다.The row control unit 110 receives a high voltage (Vpp) level (a 'high' data level written to a cell + a threshold voltage of a cell transistor) and an internal ras signal (intRAS bk [N: 1]) for selecting a memory bank. It is input.

상기 내부라스신호(intRAS bk[N:1])는 도시된 바와같이 뱅크 셀렉터부(120)에 의해 발생되는데, 이에 대한 구성은 다음과 같다.The internal ras signal intRAS bk [N: 1] is generated by the bank selector 120 as shown, and the configuration thereof is as follows.

뱅크 셀렉터부(120)는 상기 뱅크부(100) 중 어느 뱅크를 동작시킬 것인지에 대한 뱅크 어드레스 신호를 수신하는 뱅크어드레스버퍼부(121)와, 로오 액티브 신호(BSENSE)와 프리차아지 신호(PRECH)를 수신하는 라스신호발생부(122)와, 뱅크어드레스버퍼부(121) 및 라스신호발생부(122)의 출력신호를 수신하여 내부라스신호를 출력하는 뱅크 프리디코더부(123)을 구비한다.The bank selector unit 120 includes a bank address buffer unit 121 for receiving a bank address signal for which bank of the bank units 100 to operate, a row active signal BSENSE, and a precharge signal PRECH. And a bank predecoder unit 123 for receiving the output signals of the bank address buffer unit 121 and the las signal generator 122 and outputting an internal ras signal.

한편, 상기 고전압(이하, Vpp) 레벨은 도시된 바와같이 펌핑 파워부(130)에 의해 발생되는데 이를 설명하면 다음과 같다.On the other hand, the high voltage (hereinafter referred to as Vpp) level is generated by the pumping power unit 130 as shown, which will be described below.

펌핑 파워부(130)는 기준 전압기(미도시)에서 발생된 일정 레벨의 Vpp 기준전압레벨(Vpp_ref)과 피드백 된 Vpp 전압 레벨을 비교하는 감지부(131)와, 감지부(131)의 출력신호를 입력으로 하여 일정 펄스를 발진시키는 오실레이터부(132) 및 상기 오실레이터부(132)의 일정 펄스를 입력으로 하여 Vpp 전압 레벨을 출력하는 고전압 펌핑회로부(133)를 구비한다.The pumping power unit 130 may include a sensing unit 131 for comparing a predetermined level of the Vpp reference voltage level Vpp_ref generated from a reference voltage generator (not shown) with the fed back Vpp voltage level, and an output of the sensing unit 131. An oscillator unit 132 for oscillating a constant pulse by inputting a signal and a high voltage pumping circuit unit 133 for outputting a Vpp voltage level by inputting a constant pulse of the oscillator unit 132 are provided.

펌핑 파워부(130)에 있어서 감지부(131)는 상기 Vpp 전압레벨이 Vpp 기준전압레벨보다 전압이 낮으면 그 출력신호인 OSCH가 '하이'레벨로 인에이블 된다. 상기 인에이블된 신호는 오실레이터부(132)에 입력되어 일정 펄스(LON)를 발진시킨다. 이때, 오실레이터부(132)는 바람직하게 링(ring) 오실레이터가 사용된다. 이러한 오실레이터부(132)로부터 발진된 일정 펄스를 입력받아 고전압 펌핑회로부(133)에서 캐패시터를 통해 펌핑함으로써 Vpp 전압레벨을 출력한다.In the pumping power unit 130, the sensing unit 131 enables the output signal OSCH to be 'high' level when the Vpp voltage level is lower than the Vpp reference voltage level. The enabled signal is input to the oscillator 132 to oscillate a predetermined pulse (LON). At this time, the oscillator portion 132 is preferably a ring oscillator. The oscillator unit 132 receives a predetermined pulse and pumps the high voltage pumping circuit unit 133 through a capacitor to output a Vpp voltage level.

이때, 상기 Vpp 전압레벨을 전송하는 Vpp 파워 라인이 칩 전체에 연결되어 있으므로 종래의 문제점을 해결하기 위한 본 발명의 실시예에서는 회복 고전압 발생부(150)를 배치한다. 회복 고전압 발생부(150)는 상기 뱅크부(100)별로 배치되며, 해당 뱅크 어드레스에 따른 셀의 게이트에 연결된 워드라인 인에이블 신호(상기 뱅트 셀렉터부(120)의 출력신호)에 의해 Vpp 전압레벨을 보강한다.At this time, since the Vpp power line transmitting the Vpp voltage level is connected to the entire chip, the recovery high voltage generator 150 is disposed in the embodiment of the present invention for solving the conventional problem. A recovery high voltage generator 150 is disposed for each bank unit 100 and has a Vpp voltage level due to a word line enable signal (output signal of the bank selector unit 120) connected to a gate of a cell according to a corresponding bank address. Reinforce.

즉, 펌핑파워부(130)는 워드라인 인에이블 시점에서 주로 사용되는데 이 후 낮아진 Vpp 전압레벨을 보강하기 위해 회복 고전압 발생부(150)를 뱅크부(100) 별로 각각 배치한다.That is, the pumping power unit 130 is mainly used at the word line enable time, and then the recovery high voltage generator 150 is disposed for each bank unit 100 to reinforce the lowered Vpp voltage level.

이러한 회복 고전압 발생부(150)는 도 3에 도시된 바와같이, 뱅크 셀렉터부(120)에서 발생되는 내부라스신호(intRAS_bk[N:1])를 반전시키는 직렬 연결된 제1, 제2 인버터(151)(152)와, 제1 인버터(151)의 출력신호을 입력으로 하는 제1 캐패시터(C1)와, 제2 인버터의 출력신호를 입력으로 하는 제2 캐패시터(C2)와, 전원전압레벨이 게이트 라인에 입력되고 동시에 드레인 라인에 입력되며 상기 제1 캐패시터(C1)의 출력신호가 소오스 라인과 접속되는 제1 NMOS 트랜지스터(MN1)를 포함한다.As shown in FIG. 3, the recovery high voltage generator 150 may include the first and second inverters 151 connected in series to invert the internal ras signal intRAS_bk [N: 1] generated by the bank selector 120. 152, the first capacitor C1 for inputting the output signal of the first inverter 151, the second capacitor C2 for inputting the output signal of the second inverter, and the power supply voltage level are gate lines. And a first NMOS transistor MN1 connected to the drain line and simultaneously input to the drain line, to which the output signal of the first capacitor C1 is connected to the source line.

또한, 제1 캐패시터(C1)의 출력신호가 게이트 라인에 입력되고 상기 전원전압레벨이 드레인 라인에 입력되며 상기 제2 캐패시터(C2)의 출력신호가 소오스 라인에 접속되는 제2 NMOS 트랜지스터(MN2) 및 제2 NMOS 트랜지스터(NM2)의 소오스 라인을 공통으로 가지며, 상기 소오스 라인이 게이트 입력되어 상기 Vpp 전압레벨의 보강전압 출력을 제어하는 제3 NMOS 트랜지스터(MN3)를 포함한다.In addition, a second NMOS transistor MN2 having an output signal of the first capacitor C1 input to a gate line, the power supply voltage level thereof is input to a drain line, and an output signal of the second capacitor C2 connected to a source line. And a third NMOS transistor MN3 having a source line of the second NMOS transistor NM2 in common, and the source line being gated to control a reinforcement voltage output of the Vpp voltage level.

이에대한 동작 설명은 다음과 같다.The operation description for this is as follows.

노드(a)는 제1 NMOS 트랜지스터(MN1)에 의해 전원전압레벨이 트랜지스터의 문턱전압만큼 전압하강된 (VDD - Vtn) 전압레벨이 프리차아지되어 있고, 노드(b)는 제2 트랜지스터에 의해 (VDD - 2Vtn) 전압레벨로 프리차아지되어 있다.The node a is precharged by the first NMOS transistor MN1 with the voltage level (VDD-Vtn) of which the power supply voltage level is reduced by the threshold voltage of the transistor, and the node b is the second transistor. (VDD-2Vtn) Precharged to voltage level.

이때, 뱅크 셀렉터부의 출력신호(intRAS_bk[N:1])가 인에이블되면 노드(b)는 제2 캐패시터(C2)에 의해 VDD 만큼 펌핑된 값인 (2VDD - 2Vtn) 전압레벨로 상승하게 되어 Vpp 전압레벨을 보강하게 된다.At this time, when the output signal intRAS_bk [N: 1] of the bank selector is enabled, the node b rises to the voltage level (2VDD-2Vtn), which is the value pumped by VDD by the second capacitor C2, and thus the Vpp voltage. Enhance your level.

펌핑 파워의 주 소모 시점은 뱅크가 선택되고 해당 로우 어드레스에 따라 셀의 게이트에 연결된 워드라인 인에이블 시점이므로, 이 때의 Vpp 전압레벨은 워드라인의 슬롭(slope)과 셀 데이타의 디벨롭(develop) 전압( △V)에 영향을 주게된다.The main consumption of pumping power is at the time of bank line selection and word line enable connected to the cell's gate according to the row address. Therefore, the Vpp voltage level at this time is the slope of the word line and the development of cell data. ) Will affect the voltage (ΔV).

따라서, 본 발명의 실시예에서는 펌핑 파워의 주 소모 시점인 액티브되는 뱅크의 내부라스신호(intRAS_bk[N:1])에 의해 할당 배치된 회복 고전압 발생부(150)를 동작시켜 Vpp 전압레벨을 보강한다.Therefore, in the exemplary embodiment of the present invention, the recovery high voltage generator 150 allocated by the internal ras signal intRAS_bk [N: 1] of the active bank, which is the main consumption time of the pumping power, is operated to reinforce the Vpp voltage level. do.

상술한 실시예에 있어서는, 회복 고전압 발생부(150)를 뱅크부(100) 별로 배치하였지만, 각 뱅크별에서 여러 뱅크의 그룹으로 확대하여 구성할 수 있다.In the above-described embodiment, the recovery high voltage generation unit 150 is arranged for each bank unit 100, but can be configured to be expanded to a group of several banks for each bank.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

상술한 본 발명의 반도체 메모리 장치에 의하면, 펌핑파워부를 사용하는 경우 액티브시 발생가능한 Vpp 전압레벨의 하강을 미리 감지하여 보상토록 함으로써 Vpp 전압레벨의 회복 시간 및 센싱 스피드의 개선으로 인한 전원 안정화로 노이즈(noise) 마진을 확보할 수 있다.According to the semiconductor memory device of the present invention described above, when the pumping power unit is used, the voltage is stabilized by stabilizing the power supply due to the improvement of the recovery time and the sensing speed of the Vpp voltage level by detecting and compensating for the fall of the Vpp voltage level that may occur during active operation. (noise) margin can be secured

Claims (4)

반도체 메모리 장치에 있어서,In a semiconductor memory device, 어드레스에 의해 제어되는 다수 개의 메모리 뱅크부와,A plurality of memory bank units controlled by an address, 고전압과 기준 전압을 비교하여 고전압이 낮을 경우 고전압의 목표값에 도달하도록 펌핑시켜 상기 메모리 뱅크의 워드라인을 액티브시키는 펌핑파워부와,A pumping power unit which compares a high voltage with a reference voltage and pumps the pump line to reach a target value of a high voltage when the high voltage is low, thereby activating a word line of the memory bank; 뱅크 어드레스와 로오 액티브 신호 및 로오 프리차아지 신호를 수신하여 상기 다수 개의 메모리 뱅크부 중 하나를 선택하는 내부라스신호를 발생하는 뱅크 셀렉터부와,A bank selector unit configured to receive a bank address, a row active signal, and a row precharge signal to generate an internal lath signal for selecting one of the plurality of memory bank units; 상기 뱅크 셀렉터부로부터 수신된 상기 내부 라스 신호에 의해 활성화된 메모리 뱅크로 공급되는 상기 고전압을 소모된 양 만큼 보강시켜 주는 회복 고전압 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a recovery high voltage generator for reinforcing the high voltage supplied to the memory bank activated by the internal lath signal received from the bank selector by a consumed amount. 제 1항에 있어서,The method of claim 1, 상기 펌핑 파워부는 고전압과 기준전압 레벨을 비교하는 감지부와,The pumping power unit and the sensing unit for comparing the high voltage and the reference voltage level; 상기 감지부의 출력신호를 입력으로 하여 일정 펄스를 발진시키는 오실레이터부 및,An oscillator unit for oscillating a predetermined pulse by inputting the output signal of the sensing unit; 상기 오실레이터부의 일정 펄스를 입력으로 하여 고전압(Vpp) 레벨을 펌핑하는 고전압 펌핑 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a high voltage pumping circuit unit for pumping a high voltage (Vpp) level by inputting a predetermined pulse of the oscillator unit. 제 1항에 있어서,The method of claim 1, 상기 뱅크 셀렉터부는 상기 뱅크 어드레스 신호를 수신하는 뱅크어드레스버퍼부와,A bank address buffer unit which receives the bank address signal; 상기 로오 액티브 신호와 상기 프리차아지 신호를 수신하는 라스신호발생부와,A Lars signal generator for receiving the low active signal and the precharge signal; 상기 뱅크어드레스버퍼부 및 상기 라스신호발생부의 출력신호를 입력으로 하여 메모리 뱅크를 선택하기 위한 내부라스신호를 발생하는 뱅크 프리디코더부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a bank predecoder unit configured to generate an internal lath signal for selecting a memory bank by inputting an output signal of the bank address buffer unit and the las signal generation unit. 제 1항에 있어서,The method of claim 1, 상기 회복 고전압 발생부는 상기 뱅크 셀렉터부의 출력을 반전시키는 직렬 연결된 제1, 제2 인버터와,The recovery high voltage generator includes first and second inverters connected in series to invert the output of the bank selector; 상기 제1 인버터의 출력신호을 입력으로 하는 제1 캐패시터와,A first capacitor configured to receive an output signal of the first inverter; 상기 제2 인버터의 출력신호를 입력으로 하는 제2 캐패시터와,A second capacitor configured to receive an output signal of the second inverter; 전원전압레벨이 게이트 라인에 입력되고 동시에 드레인 라인에 입력되며 상기 제1 캐패시터의 출력신호가 소오스 라인과 접속되는 제1 NMOS 트랜지스터와,A first NMOS transistor having a power supply voltage level input to a gate line and a drain line at the same time, and an output signal of the first capacitor connected to a source line; 상기 제1 캐패시터의 출력신호가 게이트 라인에 입력되고 상기 전원전압레벨이 드레인 라인에 입력되며 상기 제2 캐패시터의 출력신호가 소오스 라인에 접속되는 제2 NMOS 트랜지스터 및,A second NMOS transistor in which an output signal of the first capacitor is input to a gate line, the power supply voltage level is input to a drain line, and an output signal of the second capacitor is connected to a source line; 상기 제2 NMOS 트랜지스터의 소오스 라인을 공통으로 가지며, 상기 소오스라인이 게이트 입력되어 상기 Vpp 전압레벨의 보강전압 출력을 제어하는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a third NMOS transistor having a common source line of the second NMOS transistor, the source line being gated to control a reinforcement voltage output of the Vpp voltage level.
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