CN114664944A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 82
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000002955 isolation Methods 0.000 claims abstract description 197
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000000463 material Substances 0.000 claims description 51
- 238000005530 etching Methods 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 239000011133 lead Substances 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 silicon carbide nitride Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括沿第一方向排布的有效区和隔离区，且所述有效区位于所述隔离区两侧并与所述隔离区相邻，所述基底上具有第一鳍部和平行于所述第一鳍部的第二鳍部，且所述第一鳍部和第二鳍部的导电类型不同，所述第一鳍部横跨所述有效区和隔离区，所述第二鳍部位于所述有效区表面；在所述隔离区上形成第一栅极结构，所述第一栅极结构横跨所述第一鳍部；在相邻所述第一栅极结构之间形成隔离结构，部分所述隔离结构位于所述第一鳍部内。所述方法形成的半导体结构的性能较好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可与鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。
此外，为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。半导体技术领域引入了应变硅技术，应变硅技术的方法包括：在栅极结构两侧的鳍部中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂区。
为了防止不同晶体管的源漏掺杂区相互连接，需要在鳍部中形成隔离层，同时为了减小隔离层的面积，提高所形成半导体结构的集成度。现有技术引入了SDB(SingleDiffusion Break)和DDB(Double Diffusion Break)技术。
然而，现有方法形成的半导体结构性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底包括沿第一方向排布的有效区和隔离区，且所述有效区位于所述隔离区两侧并与所述隔离区相邻，所述基底上具有第一鳍部和平行于所述第一鳍部的第二鳍部，且所述第一鳍部和第二鳍部的导电类型不同，所述第一鳍部横跨所述有效区和隔离区，所述第二鳍部位于所述有效区表面；位于所述隔离区上的第一栅极结构，所述第一栅极结构横跨所述第一鳍部；位于相邻所述第一栅极结构之间的隔离结构，部分所述隔离结构位于所述第一鳍部内。
可选的，还包括：位于所述隔离区上的第二栅极结构，所述第二栅极结构横跨所述第二鳍部。
可选的，还包括：位于所述有效区上的第三栅极结构和第四栅极结构，所述第三栅极结构横跨所述第一鳍部，所述第四栅极结构横跨所述第二鳍部。
可选的，还包括：位于相邻第一栅极结构和第三栅极结构之间、以及相邻第三栅极结构之间的第一源漏掺杂区，且所述第一源漏掺杂区位于所述第一鳍部内；位于相邻第二栅极结构和第四栅极结构之间、以及相邻第四栅极结构之间的第二源漏掺杂区，且所述第二源漏掺杂区位于所述第二鳍部内。
可选的，所述第一栅极结构和所述第二栅极结构在第二方向上排布；所述第三栅极结构和所述第四栅极结构在第二方向上排布。
可选的，所述隔离结构的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种或者多种组合。
可选的，还包括：位于所述基底上的介质层，所述介质层覆盖所述第一鳍部、第二鳍部、第一栅极结构和第二栅极结构，且所述介质层暴露出所述第一栅极结构和第二栅极结构顶部表面。
可选的，所述第一栅极结构包括：位于第一鳍部顶部和侧壁表面的第一栅介质层和位于所述第一栅介质层表面的第一栅电极层；所述第二栅极结构包括：位于第二鳍部顶部和侧壁表面的第二栅介质层和位于所述第二栅介质层表面的第二栅电极层。
可选的，所述第一栅介质层和第二栅介质层的材料相同；所述第一栅介质层和第二栅介质层的包括：氧化硅或高K介质材料。
可选的，所述第一栅电极层和第二栅电极层的材料包括：多晶硅或金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
可选的，所述第二鳍部暴露部分隔离区表面。
可选的，所述基底包括：衬底和位于衬底表面的隔离层，且所述隔离层覆盖部分所述第一鳍部和第二鳍部侧壁表面；所述第一栅极结构位于所述隔离层表面。
可选的，所述第一鳍部形成的器件与第二鳍部形成的器件导电类型相反；所述第一鳍部用于形成PMOS器件，所述第一鳍部内掺杂有第一离子，所述第一离子的导电类型为N型，所述第二鳍部用于形成NMOS器件，所述第二鳍部内掺杂有第二离子，所述第二离子的导电类型为P型。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括沿第一方向排布的有效区和隔离区，且所述有效区位于所述隔离区两侧并与所述隔离区相邻，所述基底上具有第一鳍部和平行于所述第一鳍部的第二鳍部，且所述第一鳍部和第二鳍部的导电类型不同，所述第一鳍部横跨所述有效区和隔离区，所述第二鳍部位于所述有效区表面；在所述隔离区上形成第一栅极结构，所述第一栅极结构横跨所述第一鳍部；在相邻所述第一栅极结构之间形成隔离结构，部分所述隔离结构位于所述第一鳍部内。
可选的，还包括：在所述隔离区上形成第二栅极结构，所述第二栅极结构横跨所述第二鳍部。
可选的，还包括：形成所述第一栅极结构和第二栅极结构之后，形成所述隔离结构之前，在所述相邻第一栅极结构之间的第一鳍部内形成第一源漏掺杂区。
可选的，所述隔离结构的形成方法包括：刻蚀相邻第一栅极结构之间的第一源漏掺杂区、以及所述第一源漏掺杂区底部的第一鳍部，在所述第一鳍部内形成开口；在所述开口内和相邻第一栅极结构之间形成所述隔离结构。
可选的，所述开口的形成方法包括：在所述基底上形成掩膜层；在所述掩膜层表面形成图形化层，且所述图形化层暴露出有效区上相邻第一栅极结构之间的掩膜层；以所述图形化层为掩膜，刻蚀所述掩膜层、第一源漏掺杂区以及所述第一源漏掺杂区底部的第一鳍部，在所述第一鳍部内形成所述开口。
可选的，形成所述开口的过程包括：以所述图形化层为掩膜，刻蚀所述掩膜层和第一源漏掺杂区，在所述第一鳍部内形成初始开口；过刻蚀所述初始开口，使所述初始开口的尺寸增大；过刻蚀所述初始开口之后，刻蚀所述初始开口底部的第一鳍部，在所述第一鳍部内形成所述开口。
可选的，在所述开口内和相邻第一栅极结构之间形成隔离结构的方法包括：在所述开口内和掩膜层表面形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述第一栅极结构顶部表面，在所述开口和相邻第一栅极结构之间形成隔离结构。
可选的，还包括：形成所述第一源漏掺杂区之前，在所述有效区上形成第三栅极结构和第四栅极结构，所述第三栅极结构横跨所述第一鳍部，所述第四栅极结构横跨所述第二鳍部；在所述相邻第三栅极结构之间以及相邻第一栅极结构和第三栅极结构之间的第一鳍部内形成所述第一源漏掺杂区；在所述相邻第四栅极结构之间、以及相邻第二栅极结构和第四栅极结构之间的第二鳍部内形成第二源漏掺杂区。
可选的，所述第一栅极结构、第二栅极结构、第三栅极结构以及第四栅极结构同时形成。
可选的，所述第一源漏掺剂区和第二源漏掺杂区同时形成。
可选的，所述第一栅极结构包括：位于第一鳍部顶部和侧壁表面的第一栅介质层和位于所述第一栅介质层表面的第一栅电极层；所述第二栅极结构包括：位于第二鳍部顶部和侧壁表面的第二栅介质层和位于所述第二栅介质层表面的第二栅电极层。
可选的，所述第一栅介质层和第二栅介质层的材料相同；所述第一栅电极层和第二栅电极层的材料相同。
可选的，所述第一栅介质层和第二栅介质层的材料包括：氧化硅，所述第一栅电极层和第二栅电极层的材料包括：多晶硅。
可选的，形成所述第一源漏掺杂区之后，形成所述隔离结构之前，在所述基底上形成介质层，所述介质层位于第一栅极结构和第二栅极结构侧壁；形成所述介质层之后，形成所述隔离结构，且所述隔离结构位于所述介质层内；形成所述隔离结构之后，去除所述第一栅极结构和第二栅极结构，在所述介质层内形成第一栅极开口和第二栅极开口；在所述第一栅极开口内形成第五栅极结构；在所述第二栅极开口内形成第六栅极结构。
可选的，所述第五栅极结构包括：位于第一鳍部顶部和侧壁表面的第五栅介质层和位于所述第五栅介质层表面的第五栅电极层；所述第六栅极结构包括：位于第二鳍部顶部和侧壁表面的第六栅介质层和位于所述第六栅介质层表面的第六栅电极层。
可选的，所述第五栅介质层和第六栅介质层的材料相同，所述第五栅介质层和第六栅介质层的材料包括：高K介质材料；所述第五栅电极层和第六栅电极层的材料相同，所述第五栅电极层和第六栅电极层的材料包括：金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
可选的，所述第一栅极结构和所述第二栅极结构在第二方向上排布；所述第三栅极结构和所述第四栅极结构在第二方向上排布。
可选的，所述第二鳍部暴露部分隔离区表面。
可选的，所述基底包括：衬底和位于衬底表面的隔离层，且所述隔离层覆盖部分所述第一鳍部和第二鳍部侧壁表面；所述第一栅极结构位于所述隔离层表面。
可选的，所述第一鳍部形成的器件与第二鳍部形成的器件导电类型相反；所述第一鳍部用于形成PMOS器件，所述第一鳍部内掺杂有第一离子，所述第一离子的导电类型为N型，所述第二鳍部用于形成NMOS器件，所述第二鳍部内掺杂有第二离子，所述第二离子的导电类型为P型。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，所述第一鳍部和第二鳍部的导电类型不同，所述第一鳍部和第二鳍部用于形成不同导电类型的器件，相邻所述第一栅极结构之间具有隔离结构，且所述部分隔离结构位于第一鳍部内，所述隔离结构能够对位于相邻于隔离区且位于第一鳍部上的器件之间起到隔离作用，同时，形成所述隔离结构的过程不会对第二鳍部造成影响，从而不会对第二鳍部的应力产生影响，有利于提高形成的半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，所述第一鳍部和第二鳍部的导电类型不同，所述第一鳍部和第二鳍部用于形成不同导电类型的器件，通过在相邻所述第一栅极结构之间形成隔离结构，且所述部分隔离结构位于第一鳍部内，所述隔离结构能够对位于相邻于隔离区且位于第一鳍部上的器件之间起到隔离作用，同时，形成所述隔离结构的过程不会对第二鳍部造成影响，从而不会对第二鳍部的应力产生影响，有利于提高形成的半导体结构的性能。
进一步，所述第一栅极结构位于所述隔离结构和有效区上的第一源漏掺杂区之间，所述第一源漏掺杂区与所述隔离结构的距离较远，有利于降低形成所述隔离结构的过程对有效区上第一源漏掺杂区产生刻蚀损伤，从而有利于位于有效区上且第一鳍部上的器件保持较好的性能。
进一步，通过去除隔离区上相邻第一栅极结构之间的第一源掺杂区形成开口，在所述开口内形成所述隔离结构，去除第一源漏掺杂区的位置和有效区上的第二源漏掺杂区之间距离较远，使得去除所述第一源漏掺杂区的工艺对位于第二鳍部内的第二源漏掺杂区的影响较小，从而有利于位于有效区上且第二鳍部上的器件保持较好的性能。
进一步，通过过刻蚀所述初始开口，使所述初始开口的尺寸增大，一方面，能够保证去除干净所述隔离区上的第一源漏掺杂区，尤其是沿垂直于第一鳍部的方向上去除干净所述第一源漏掺杂区，从而保证后续形成的隔离结构能够有效对位于相邻于隔离区上的第一鳍部以及其上的器件起到较好的隔离作用；另一方面，能够避免相邻第一鳍部和第二鳍部之间的隔离层表面有第一鳍部或第二鳍部材料的残留，有利于避免相邻第一鳍部和第二鳍部之间产生漏电。
附图说明
图1至图5是一种半导体结构的形成方法各步骤的结构示意图；
图6至图18是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体结构的性能较差。
以下结合附图进行详细说明，半导体结构的性能较差的原因，图1是一种半导体结构的结构示意图。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1 至图5是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1至图3，图2为图1沿A-A1切线方向的截面示意图，图3为图1沿B-B1切线方向的截面示意图，图1为图2省略了介质层120的俯视图，提供基底100，所述基底100包括沿第一方向X排布的有效区I和隔离区II，且所述有效区I位于所述隔离区II两侧并与所述隔离区II相邻，所述基底100 上具有第一鳍部101和平行于所述第一鳍部101的第二鳍部102，且所述第一鳍部101横跨所述有效区I和隔离区II，所述第二鳍部102位于所述有效区II 表面且暴露出隔离区II表面；在所述有效区I和隔离区II上形成第一栅极结构111和第二栅极结构112以及介质层120，所述第一栅极结构111横跨所述第一鳍部101，所述第二栅极结构112横跨所述第二鳍部102，且所述第一栅极结构111和第二栅极结构112沿第二方向Y延伸，所述介质层120覆盖所述第一栅极结构111和第二栅极结构112侧壁表面。
请参考图4和图5，去除所述隔离区II上的第一栅极结构111和第二栅极结构112，在所述介质层120内形成暴露出第一鳍部101表面的初始第一开口 (图中未示出)，在所述介质层120内形成暴露出第二鳍部102表面的初始第二开口(图中未示出)；刻蚀所述初始第一开口暴露出的部分第一鳍部101，在所述介质层120和第一鳍部101内形成第一开口(图中未示出)，刻蚀所述初始第二开口暴露出的部分第二鳍部102，在所述介质层120和第二鳍部102 内形成第二开口(图中未示出)；在所述第一开口内形成第一隔离结构131，在所述第二开口内形成第二隔离结构132。
上述方法中，所述第一鳍部101用于形成PMOS器件，所述第二鳍部102 用于形成NMOS器件。通过在隔离区II上形成第一隔离结构131和第二隔离结构132，所述第一隔离结构131能够对位于有效区I上的第一鳍部101及其上的器件起到隔离作用，所述第二隔离结构132能够对位于有效区I上的第二鳍部102及其上的器件起到隔离作用。
然而，所述第一栅极结构111两侧的第一鳍部101形成了第一源漏掺杂区(图中未示出)，所述第一源漏掺杂区可以增加对沟道的压应力，所述第二栅极结构112两侧的第二鳍部102用于形成第二源漏掺杂区(图中未示出)，所述第二源漏掺杂区用于增加对沟道的拉应力。由于在刻蚀所述初始第二开口暴露出的部分第二鳍部102形成第二开口的过程中，容易使所述第二鳍部 102内的第二源漏掺杂区的应力释放，导致对有效区I上沟道的拉应力降低，致使所述NMOS器件的性能有所降低。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：在所述隔离区上形成第一栅极结构之后，且所述第一栅极结构横跨所述第一鳍部；在相邻所述第一栅极结构之间形成隔离结构，部分所述隔离结构位于所述第一鳍部内，所述隔离结构能够对位于相邻于隔离区上且位于第一鳍部上的器件之间起到隔离作用，同时，形成所述隔离结构的过程不会对第二鳍部造成影响，从而不会对第二鳍部的应力产生影响，有利于提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图18是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图6至图8，图7为图6沿C-C1切线方向的截面示意图，图8为图6沿D-D1切线方向的截面示意图，图6为半导体结构俯视图，提供基底(图中未标示)，所述基底包括沿第一方向X排布的有效区I和隔离区II，且所述有效区I位于所述隔离区II两侧并与所述隔离区I相邻，所述基底上具有第一鳍部210和平行于所述第一鳍部210的第二鳍部220，且所述第一鳍部210和第二鳍部220的导电类型不同，所述第一鳍部210横跨所述有效区I和隔离区II，所述第二鳍部220位于所述有效区I表面。
所述第一鳍部210形成的器件与第二鳍部220形成的器件导电类型相反。
所述第一鳍部用于形成PMOS器件，所述第一鳍部内掺杂有第一离子，所述第一离子的导电类型为N型；所述第二鳍部用于形成NMOS器件，所述第二鳍部内掺杂有第二离子，所述第二离子的导电类型为P型。
所述第二鳍部220暴露出部分隔离区II表面。
具体的，所述第二鳍部220内具有凹槽(图中未标示)，所述凹槽暴露出部分隔离区II表面。
具体的，所述第一鳍部210和第二鳍部220沿第二方向Y排布。
所述基底包括：衬底201和位于衬底201表面的隔离层202，且所述隔离层202覆盖部分所述第一鳍部210和第二鳍部220侧壁表面。
在本实施例中，所述第二鳍部220的形成方法包括：在所述衬底201上形成沿第一方向X延伸的初始第二鳍部(图中未示出)；在所述衬底201上形成暴露出部分所述初始第二鳍部的第一掩膜结构(图中未示出)；以所述第一掩膜结构为掩膜刻蚀所述初始第二鳍部，直至暴露出所述衬底201的顶部表面为止，形成所述第二鳍部220。
在本实施例中，所述衬底201的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离层202的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层202的材料采用氧化硅。
在本实施例中，所述第一鳍部210和所述第二鳍部220的材料为硅；在其他的实施例中，所述第一鳍部和所述第二鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
请参考图9和图10，图9和图7视图方向一致，图10和图8视图方向一致，在所述隔离区II上形成第一栅极结构231，所述第一栅极结构231横跨所述第一鳍部210。
具体的，所述第一栅极结构231还位于所述隔离层202表面。
所述第一栅极结构231包括：位于第一鳍部210顶部和侧壁表面的第一栅介质层(图中未标示)和位于所述第一栅介质层表面的第一栅电极层(图中未标示)。
在本实施例中，所述半导体结构的形成方法还包括：在所述隔离区II上形成第二栅极结构232，且所述第二栅极结构232横跨所述第二鳍部220。
具体的，所述第二栅极结构232还位于所述隔离层202表面。
所述第一栅极结构231和所述第二栅极结构232沿第二方向Y延伸。
所述第一栅极结构231和所述第二栅极结构232在第二方向Y上排布。
所述第二栅极结构231包括：位于第二鳍部220顶部和侧壁表面的第二栅介质层(图中未标示)和位于所述第二栅介质层表面的第二栅电极层(图中未标示)。
所述第一栅介质层和第二栅介质层的材料相同。
所述第一栅介质层和第二栅介质层的材料包括：氧化硅。
所述第一栅电极层和第二栅电极层的材料相同。
所述第一栅电极层和第二栅电极层的材料包括：多晶硅。
在本实施例中，所述半导体结构的形成方法还包括：在所述有效区I上形成第三栅极结构233和第四栅极结构234，所述第三栅极结构233横跨所述第一鳍部210，所述第四栅极结构234横跨所述第二鳍部220。
所述第三栅极结构233和所述第四栅极结构234沿第二方向Y延伸。
所述第三栅极结构233和所述第四栅极结构234在第二方向Y上排布。
所述第三栅极结构233和第四栅极结构234位于所述隔离层202表面。
在本实施例中，所述第一栅极结构231、第二栅极结构232、第三栅极结构233以及第四栅极结构234同时形成。
所述第一栅极结构231、第二栅极结构232、第三栅极结构233以及第四栅极结构234的形成方法包括：在所述隔离区II上形成第一初始栅极结构(图中未示出)，所述第一初始栅极结构横跨所述第一鳍部210和第二鳍部220，在所述有效区I上形成第二初始栅极结构(图中未示出)，所述第二初始栅极结构横跨所述第一鳍部210和第二鳍部220；在所述基底上形成第二掩膜结构，第二掩膜结构内具有沿第一方向X延伸的图形开口(图中未示出)，且所述图形开口位于相邻第一鳍部210和第二鳍部220之间的基底上；以所述第二掩膜结构为掩膜，刻蚀所述第一初始栅极结构和第二初始栅极结构，直至暴露出基底表面，形成所述第一栅极结构231、第二栅极结构232、第三栅极结构 233以及第四栅极结构234。
所述第三栅极结构233和所述第一栅极结构231的结构和材料相同，在此不再赘述。
所述第四栅极结构234和所述第一栅极结构231的结构和材料相同，在此不再赘述。
在其他实施例中，所述第一鳍部、第二鳍部、第一栅极结构和第二栅极结构、第三栅极结构以及第四栅极结构的形成方法包括：在所述基底上形成第一鳍部和初始第二鳍部，所述第一鳍部横跨所述有效区和隔离区，所述初始第二鳍部横跨有效区和隔离区；在所述基底上形成横跨第一鳍部的第一栅极结构和第三栅极结构，所述第一栅极结构位于隔离区上，所述第三栅极结构位于有效区上；在所述基底上形成横跨所述初始第二鳍部的第二栅极结构和第四栅极结构，所述第二栅极结构位于隔离区上，所述第四栅极结构位于有效区上；去除隔离区上相邻第二栅极结构之间的初始第二鳍部，形成所述第二鳍部以及位于所述第二鳍部内的凹槽，且所述凹槽暴露出部分所述隔离区表面。
请参考图11和图12，形成所述第一栅极结构231和第二栅极结构232之后，在所述相邻第一栅极结构231之间的第一鳍部210内形成第一源漏掺杂区241。
在本实施例中，所述半导体结构的形成方法还包括：在所述相邻第三栅极结构233之间、以及相邻第一栅极结构231和第三栅极结构233之间的第一鳍部210内形成所述第一源漏掺杂区241。
在本实施例中，所述半导体结构的形成方法还包括：在所述相邻第四栅极结构234之间、以及相邻第二栅极结构232和第四栅极结构234之间的第二鳍部220内形成第二源漏掺杂区242。
所述第一源漏掺杂区241的形成方法：以所述第一栅极结构231和所述第三栅极结构233为掩膜刻蚀所述第一鳍部210，在所述第一鳍部210内形成若干第一源漏开口(图中未示出)；采用外延生长工艺在所述第一源漏开口内形成第一外延层(图中未示出)；在所述外延生长过程中对所述第一外延层进行原位掺杂，在所述第一外延层内掺入第一源漏离子，形成所述第一源漏掺杂层241。
所述第二源漏掺杂区242的形成方法：以所述第二栅极结构232和所述第四栅极结构234为掩膜刻蚀所述第二鳍部220，在所述第二鳍部220内形成若干第二源漏开口(图中未示出)；采用外延生长工艺在所述第二源漏开口内形成第二外延层(图中未示出)；在所述外延生长过程中对所述第二外延层进行原位掺杂，在所述第二外延层内掺入第二源漏离子，形成所述第二源漏掺杂层242。
在本实施例中，所述第一源漏掺杂区241和第二源漏掺杂区242同时形成。
形成所述第一源漏掺杂241之后，在所述基底上形成介质层250，所述介质层250位于第一栅极结构231和第二栅极结构232侧壁。
在本实施例中，在形成所述第一源漏掺杂区241和第二源漏掺杂区242 之后，形成所述介质层250，所述介质层250还位于第三栅极结构233和第四栅极结构234侧壁。
在本实施例中，所述介质层250的形成方法包括：在所述基底上形成初始介质层(未图示)，所述初始介质层覆盖所述第一源漏掺杂区241、第二源漏掺杂层242、第一栅极结构231、第二栅极结构232、第三栅极结构233以及第四栅极结构234；对所述初始介质层进行平坦化处理，直至暴露出所述第一栅极结构231、第二栅极结构232、第三栅极结构233以及第四栅极结构234 的顶部表面为止，形成所述介质层250。
在本实施例中，所述介质层250的材料采用氧化硅。
接着，在相邻所述第一栅极结构231之间形成隔离结构，部分所述隔离结构位于所述第一鳍部210内，具体形成所述隔离结构的过程请参考图13至图18。
请参考图13至图15，图13和图6的视图方向一致，图14和图11的视图方向一致，图15和图12的视图方向一致，在所述基底上形成掩膜层261；在所述掩膜层261表面形成图形化层262，且所述图形化层262暴露出有效区 II上相邻第一栅极结构231之间的掩膜层261。
具体的，在所述介质层250表面和第一栅极结构231、第二栅极结构232、第三栅极结构233以及第四栅极结构234形成所述掩膜层261。
在其他实施例中，形成所述第一源漏掺杂区和所述介质层之后，还可以不形成所述掩膜层。
请参考图16至图17，以所述图形化层262为掩膜，刻蚀所述掩膜层261、第一源漏掺杂区241以及所述第一源漏掺杂区241底部的第一鳍部210，在所述第一鳍部210内形成所述开口280。
具体的，形成所述开口280的过程包括：以所述图形化层262为掩膜，刻蚀所述掩膜层261和第一源漏掺杂区241，在所述第一鳍部210内形成初始开口(图中未示出)；过刻蚀所述初始开口，使所述初始开口的尺寸增大；过刻蚀所述初始开口之后，刻蚀所述初始开口底部的第一鳍部210，在所述第一鳍部210内形成所述开口280。
通过去除隔离区II上相邻第一栅极结构231之间的第一源掺杂区241形成开口280，并后续在所述开口280内形成隔离结构，去除第一源漏掺杂区 241的位置和有效区I上的第二源漏掺杂区242之间距离较远，使得去除所述第一源漏掺杂区241的工艺对位于第二鳍部220内的第二源漏掺杂区242的影响较小，从而有利于位于有效区I上且第二鳍部220上的器件保持较好的性能。
通过过刻蚀所述初始开口，使所述初始开口的尺寸增大，一方面，能够保证去除干净所述隔离区II上的第一源漏掺杂区241，尤其是沿垂直于第一鳍部210的方向上去除干净所述第一源漏掺杂区241，从而保证后续形成的隔离结构能够有效对位于相邻于隔离区II上的第一鳍部210以及其上的器件起到较好的隔离作用；另一方面，能够避免相邻第一鳍部210和第二鳍部220 之间的隔离层202表面有第一鳍部210或第二鳍部220材料的残留，有利于避免相邻第一鳍部210和第二鳍部220之间产生漏电。
通过形成所述第一源漏掺杂区241之后，形成所述开口280；之后，在所述开口280内形成隔离结构，能够避免所述隔离结构后续受到形成第一源漏开口刻蚀工艺的影响，使得所述隔离结构的质量较好，具有较好的隔离作用。
在本实施例中，形成所述开口280之后，去除所述图形化层262。
请参考图18，在所述开口280内和相邻第一栅极结构231之间形成所述隔离结构290。
在本实施例中，在所述开口280内和相邻第一栅极结构231之间形成隔离结构的方法包括：在所述开口280内和掩膜层261表面形成隔离材料层(图中未示出)；平坦化所述隔离材料层，直至暴露出第一栅极结构231顶部表面，在所述开口280和相邻第一栅极结构231之间形成隔离结构290。
在其他实施例中，形成所述介质层之后，还可以不形成所述掩膜层，在所述开口内和介质层表面形成所述隔离材料层。
所述隔离结构290的材料包括介电材料，所述介电材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种或者多种组合。在本实施例中，所述隔离结构290的材料为氮化硅。
在本实施例中，所述隔离结构290位于所述介质层250内。
在其他实施例中，形成所述第一源漏掺杂区之后，形成所述隔离结构；形成所述隔离结构之后，形成所述介质层。
所述第一鳍部210和第二鳍部220的导电类型不同，所述第一鳍部210 和第二鳍部220用于形成不同导电类型的器件，通过在相邻所述第一栅极结构231之间形成隔离结构290，且所述部分隔离结构290位于第一鳍部210内，所述隔离结构290能够对位于相邻隔离区II上且位于第一鳍部210上的器件之间起到隔离作用，同时，形成所述隔离结构290的过程不会对第二鳍部210 造成影响，从而不会对第二鳍部220的应力产生影响，有利于提高形成的半导体结构的性能。
所述第一栅极结构231位于所述隔离结构290和第一源漏掺杂区241之间，所述第一源漏掺杂区241与所述隔离结构290的距离较远，有利于降低形成所述隔离结构290的过程对有效区I上的第一源漏掺杂区241产生刻蚀损伤，从而有利于位于有效区I上且第一鳍部210上的器件保持较好的性能。
在本实施例中，形成所述隔离结构290之后，去除所述第一栅极结构231 和第二栅极结构232，在所述介质层250内形成第一栅极开口和第二栅极开口；在所述第一栅极开口内形成第五栅极结构(图中未示出)；在所述第二栅极开口内形成第六栅极结构(图中未示出)。
所述第五栅极结构包括：位于第一鳍部210顶部和侧壁表面的第五栅介质层和位于所述第五栅介质层表面的第五栅电极层；所述第六栅极结构包括：位于第二鳍部顶部和侧壁表面的第六栅介质层和位于所述第六栅介质层表面的第六栅电极层。
在本实施例中，所述第五栅介质层和所述第六栅介质层的材料包括高K 介质材料。
在本实施例中，所述第五栅介质层和第六栅介质层的材料相同，均为氧化锆。
在本实施例中，所述第五栅极层和所述第六栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述第五栅极层和所述第六栅极层的材料相同，均为钨。
在本实施例中，还包括：去除所述第三栅极结构233和第四栅极结构234，在所述介质层内形成第三栅极开口和第四栅极开口；在所述第三栅极开口内形成第七栅极结构(图中未示出)；在所述第四栅极开口内形成第八栅极结构 (图中未示出)。
所述第七栅极结构和所述第八栅极结构与所述第五栅极结构和第六栅极结构同时形成。
所述第七栅极结构和第八栅极结构的结构和材料与所述第五栅极结构和第六栅极结构的结构和材料相同，在此不再赘述。
在其他实施例中，形成所述第五栅极结构和第六栅极结构之后，形成所述隔离结构。
具体的，在其他实施例中，形成所述第五栅极结构、第六栅极结构、第七栅极结构以及第八栅极结构之后，形成所述隔离结构。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图18，包括：基底，所述基底包括沿第一方向X排布的有效区I和隔离区II，且所述有效区I位于所述隔离区II两侧并与所述隔离区II相邻，所述基底上具有第一鳍部210和平行于所述第一鳍部210的第二鳍部220，且所述第一鳍部210和第二鳍部220的导电类型不同，所述第一鳍部210横跨所述有效区I和隔离区II，所述第二鳍部220位于所述有效区I表面；位于所述隔离区上的第一栅极结构231，所述第一栅极结构231横跨所述第一鳍部 210；位于相邻所述第一栅极结构231之间的隔离结构290，部分所述隔离结构290位于所述第一鳍部210内。
所述第一鳍部210和第二鳍部220的导电类型不同，所述第一鳍部210 和第二鳍部220用于形成不同导电类型的器件，相邻所述第一栅极结构231 之间具有隔离结构290，且所述部分隔离结构290位于第一鳍部210内，所述隔离结构290能够对位于相邻于隔离区II且位于第一鳍部210上的器件之间起到隔离作用，同时，形成所述隔离结构290的过程不会对第二鳍部220造成影响，从而不会对第二鳍部220的应力产生影响，有利于提高形成的半导体结构的性能。
以下结合附图进行详细说明。
在本实施例中，所述半导体结构还包括：位于所述隔离区II上的第二栅极结构232，所述第二栅极结构232横跨所述第二鳍部220。
所述半导体结构还包括：位于所述有效区I上的第三栅极结构233和第四栅极结构234，所述第三栅极结构233横跨所述第一鳍部210，所述第四栅极结构234横跨所述第二鳍部220。
所述半导体结构还包括：位于相邻第一栅极结构231和第三栅极结构233 之间、以及相邻第三栅极结构233之间的第一源漏掺杂区241，且所述第一源漏掺杂区241位于所述第一鳍部210内；位于相邻第二栅极结构232和第四栅极结构234之间、以及相邻第四栅极结构234之间的第二源漏掺杂区242，且所述第二源漏掺杂区242位于所述第二鳍部220内。
所述第一栅极结构231和所述第二栅极结构232在第二方向Y上排布；所述第三栅极结构233和所述第四栅极结构234在第二方向Y上排布。
所述隔离结构290的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种或者多种组合。在本实施例中，所述隔离结构290的材料为氮化硅。
所述半导体结构还包括：位于所述基底上的介质层250，所述介质层250 覆盖所述第一鳍部210、第二鳍部220、第一栅极结构231和第二栅极结构232，且所述介质层250暴露出所述第一栅极结构231和第二栅极结构232顶部表面。
所述第一栅极结构231包括：位于第一鳍部210顶部和侧壁表面的第一栅介质层(图中未标示)和位于所述第一栅介质层表面的第一栅电极层(图中未标示)。
所述第二栅极结构232包括：位于第二鳍部220顶部和侧壁表面的第二栅介质层(图中未标示)和位于所述第二栅介质层表面的第二栅电极层(图中未标示)。
所述第一栅介质层和第二栅介质层的材料相同；所述第一栅介质层和第二栅介质层的包括：氧化硅或高K介质材料。
在本实施例中，所述第一栅介质层和第二栅介质层的材料为氧化硅。
所述第一栅电极层和第二栅电极层的材料包括：多晶硅或金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。
在本实施例中，所述第一栅电极层和第二栅电极层的材料为多晶硅。
所述第三栅极结构233和所述第一栅极结构231的结构和材料相同，在此不再赘述。
所述第四栅极结构234和所述第一栅极结构231的结构和材料相同，在此不再赘述。
所述第二鳍部220暴露部分隔离区II表面。
所述基底包括：衬底201和位于衬底201表面的隔离层202，且所述隔离层202覆盖部分所述第一鳍部210和第二鳍部220侧壁表面。
所述第一栅极结构231位于所述隔离层202表面。
在本实施例中，所述第二栅极结构232、第三栅极结构233和第四栅极结构234也位于所述隔离层202表面。
具体的，所述隔离层202的顶部表面低于所述第一鳍部210和第二鳍部 220的顶部表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (33)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括沿第一方向排布的有效区和隔离区，且所述有效区位于所述隔离区两侧并与所述隔离区相邻，所述基底上具有第一鳍部和平行于所述第一鳍部的第二鳍部，且所述第一鳍部和第二鳍部的导电类型不同，所述第一鳍部横跨所述有效区和隔离区，所述第二鳍部位于所述有效区表面；
位于所述隔离区上的第一栅极结构，所述第一栅极结构横跨所述第一鳍部；
位于相邻所述第一栅极结构之间的隔离结构，部分所述隔离结构位于所述第一鳍部内。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述隔离区上的第二栅极结构，所述第二栅极结构横跨所述第二鳍部。
3.如权利要求2所述的半导体结构，其特征在于，还包括：位于所述有效区上的第三栅极结构和第四栅极结构，所述第三栅极结构横跨所述第一鳍部，所述第四栅极结构横跨所述第二鳍部。
4.如权利要求3所述的半导体结构，其特征在于，还包括：位于相邻第一栅极结构和第三栅极结构之间、以及相邻第三栅极结构之间的第一源漏掺杂区，且所述第一源漏掺杂区位于所述第一鳍部内；位于相邻第二栅极结构和第四栅极结构之间、以及相邻第四栅极结构之间的第二源漏掺杂区，且所述第二源漏掺杂区位于所述第二鳍部内。
5.如权利要求3所述的半导体结构，其特征在于，所述第一栅极结构和所述第二栅极结构在第二方向上排布；所述第三栅极结构和所述第四栅极结构在第二方向上排布。
6.如权利要求1所述的半导体结构，其特征在于，所述隔离结构的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种或者多种组合。
7.如权利要求2所述的半导体结构，其特征在于，还包括：位于所述基底上的介质层，所述介质层覆盖所述第一鳍部、第二鳍部、第一栅极结构和第二栅极结构，且所述介质层暴露出所述第一栅极结构和第二栅极结构顶部表面。
8.如权利要求2所述的半导体结构，其特征在于，所述第一栅极结构包括：位于第一鳍部顶部和侧壁表面的第一栅介质层和位于所述第一栅介质层表面的第一栅电极层；所述第二栅极结构包括：位于第二鳍部顶部和侧壁表面的第二栅介质层和位于所述第二栅介质层表面的第二栅电极层。
9.如权利要求8所述的半导体结构，其特征在于，所述第一栅介质层和第二栅介质层的材料相同；所述第一栅介质层和第二栅介质层的包括：氧化硅或高K介质材料。
10.如权利要求8所述的半导体结构，其特征在于，所述第一栅电极层和第二栅电极层的材料包括：多晶硅或金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
11.如权利要求1所述的半导体结构，其特征在于，所述第二鳍部暴露部分隔离区表面。
12.如权利要求1所述的半导体结构，其特征在于，所述基底包括：衬底和位于衬底表面的隔离层，且所述隔离层覆盖部分所述第一鳍部和第二鳍部侧壁表面；所述第一栅极结构位于所述隔离层表面。
13.如权利要求1所述的半导体结构，其特征在于，所述第一鳍部形成的器件与第二鳍部形成的器件导电类型相反；所述第一鳍部用于形成PMOS器件，所述第一鳍部内掺杂有第一离子，所述第一离子的导电类型为N型，所述第二鳍部用于形成NMOS器件，所述第二鳍部内掺杂有第二离子，所述第二离子的导电类型为P型。
14.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括沿第一方向排布的有效区和隔离区，且所述有效区位于所述隔离区两侧并与所述隔离区相邻，所述基底上具有第一鳍部和平行于所述第一鳍部的第二鳍部，且所述第一鳍部和第二鳍部的导电类型不同，所述第一鳍部横跨所述有效区和隔离区，所述第二鳍部位于所述有效区表面；
在所述隔离区上形成第一栅极结构，所述第一栅极结构横跨所述第一鳍部；
在相邻所述第一栅极结构之间形成隔离结构，部分所述隔离结构位于所述第一鳍部内。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在所述隔离区上形成第二栅极结构，所述第二栅极结构横跨所述第二鳍部。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一栅极结构和第二栅极结构之后，形成所述隔离结构之前，在所述相邻第一栅极结构之间的第一鳍部内形成第一源漏掺杂区。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述隔离结构的形成方法包括：刻蚀相邻第一栅极结构之间的第一源漏掺杂区、以及所述第一源漏掺杂区底部的第一鳍部，在所述第一鳍部内形成开口；在所述开口内和相邻第一栅极结构之间形成所述隔离结构。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述开口的形成方法包括：在所述基底上形成掩膜层；在所述掩膜层表面形成图形化层，且所述图形化层暴露出有效区上相邻第一栅极结构之间的掩膜层；以所述图形化层为掩膜，刻蚀所述掩膜层、第一源漏掺杂区以及所述第一源漏掺杂区底部的第一鳍部，在所述第一鳍部内形成所述开口。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述开口的过程包括：以所述图形化层为掩膜，刻蚀所述掩膜层和第一源漏掺杂区，在所述第一鳍部内形成初始开口；过刻蚀所述初始开口，使所述初始开口的尺寸增大；过刻蚀所述初始开口之后，刻蚀所述初始开口底部的第一鳍部，在所述第一鳍部内形成所述开口。
20.如权利要求18所述的半导体结构的形成方法，其特征在于，在所述开口内和相邻第一栅极结构之间形成隔离结构的方法包括：在所述开口内和掩膜层表面形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述第一栅极结构顶部表面，在所述开口和相邻第一栅极结构之间形成隔离结构。
21.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一源漏掺杂区之前，在所述有效区上形成第三栅极结构和第四栅极结构，所述第三栅极结构横跨所述第一鳍部，所述第四栅极结构横跨所述第二鳍部；在所述相邻第三栅极结构之间以及相邻第一栅极结构和第三栅极结构之间的第一鳍部内形成所述第一源漏掺杂区；在所述相邻第四栅极结构之间、以及相邻第二栅极结构和第四栅极结构之间的第二鳍部内形成第二源漏掺杂区。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述第一栅极结构、第二栅极结构、第三栅极结构以及第四栅极结构同时形成。
23.如权利要求21所述的半导体结构的形成方法，其特征在于，所述第一源漏掺剂区和第二源漏掺杂区同时形成。
24.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一栅极结构包括：位于第一鳍部顶部和侧壁表面的第一栅介质层和位于所述第一栅介质层表面的第一栅电极层；所述第二栅极结构包括：位于第二鳍部顶部和侧壁表面的第二栅介质层和位于所述第二栅介质层表面的第二栅电极层。
25.如权利要求24所述的半导体结构的形成方法，其特征在于，所述第一栅介质层和第二栅介质层的材料相同；所述第一栅电极层和第二栅电极层的材料相同。
26.如权利要求25所述的半导体结构的形成方法，其特征在于，所述第一栅介质层和第二栅介质层的材料包括：氧化硅，所述第一栅电极层和第二栅电极层的材料包括：多晶硅。
27.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂区之后，形成所述隔离结构之前，在所述基底上形成介质层，所述介质层位于第一栅极结构和第二栅极结构侧壁；形成所述介质层之后，形成所述隔离结构，且所述隔离结构位于所述介质层内；形成所述隔离结构之后，去除所述第一栅极结构和第二栅极结构，在所述介质层内形成第一栅极开口和第二栅极开口；在所述第一栅极开口内形成第五栅极结构；在所述第二栅极开口内形成第六栅极结构。
28.如权利要求27所述的半导体结构的形成方法，其特征在于，所述第五栅极结构包括：位于第一鳍部顶部和侧壁表面的第五栅介质层和位于所述第五栅介质层表面的第五栅电极层；所述第六栅极结构包括：位于第二鳍部顶部和侧壁表面的第六栅介质层和位于所述第六栅介质层表面的第六栅电极层。
29.如权利要求28所述的半导体结构的形成方法，其特征在于，所述第五栅介质层和第六栅介质层的材料相同，所述第五栅介质层和第六栅介质层的材料包括：高K介质材料；所述第五栅电极层和第六栅电极层的材料相同，所述第五栅电极层和第六栅电极层的材料包括：金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
30.如权利要求21所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和所述第二栅极结构在第二方向上排布；所述第三栅极结构和所述第四栅极结构在第二方向上排布。
31.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第二鳍部暴露部分隔离区表面。
32.如权利要求14所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底和位于衬底表面的隔离层，且所述隔离层覆盖部分所述第一鳍部和第二鳍部侧壁表面；所述第一栅极结构位于所述隔离层表面。
33.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一鳍部形成的器件与第二鳍部形成的器件导电类型相反；所述第一鳍部用于形成PMOS器件，所述第一鳍部内掺杂有第一离子，所述第一离子的导电类型为N型，所述第二鳍部用于形成NMOS器件，所述第二鳍部内掺杂有第二离子，所述第二离子的导电类型为P型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202011538721.XA CN114664944A (zh) | 2020-12-23 | 2020-12-23 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| CN114664944A true CN114664944A (zh) | 2022-06-24 |
Family
ID=82024704
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Country Status (1)
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| CN (1) | CN114664944A (zh) |
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