KR20030000909A - 플래시 셀을 이용한 부팅 전압 검출 회로 및 이를 이용한메모리의 동작 전압 공급 회로 - Google Patents

Abstract

부트 회로의 출력을 디바이드 하기 위한 전압 디바이더와, 상기 전압 디바이더의 출력에 따라 동작하여 논리 신호를 생성하기 위한 논리신호 생성 수단과, 상기 논리 신호 생성 수단의 출력에 따라 상기 부트 회로의 출력 전압을 강하시키기 위한 전압 강하 수단을 포함하여 구성된 부팅 전압 검출 회로가 제공된다.

Description

플래시 셀을 이용한 부팅 전압 검출 회로 및 이를 이용한 메모리의 동작 전압 공급 회로{Booting voltage detect circuit using a flash cell and circuit for supplying an operation voltage in a memory using the same}

본 발명은 플래시 셀을 이용한 부팅 전압 검출 회로에 관한 것으로, 특히 부팅 전압이 설정된 전압보다 높을 경우 이를 검출하여 설정된 전압으로 낯추어 줄 수 있는 부팅 전압 검출회로에 관한 것이다.

일반적인 플래쉬 메모리 셀은 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있는데, 이러한 장점을 이용하여 여러가지 반도체 메모리 소자에 응용하고 있다.

플래쉬 메모리 셀은 전기적으로 데이터 입력이 가능하며, 이를 위해 적층 게이트 구조를 가진다. 즉, 플래쉬 메모리 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 반도체 기판의 소정 영역에 소오스 영역 및 드레인 영역이 형성된 구조를 갖는다.

상기와 같은 플래쉬 메모리 셀은 강한 전기장에 의한 고에너지의 전자를 플로팅 게이트에 저장하는 핫 캐리어 인젝션(hot carrier injection)에 의해 프로그램 동작이 수행되고, 아울러 노드하임 터널링(Fowler-Nordheim tunneling)에 의해 플로팅 게이트에 저장된 전자를 방출시켜 소거 동작이 수행된다.

통상적인 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해서는 콘트롤 게이트에 9V의 전압을 인가하고, 드레인 단자에 5V의 전압을 인가하며, 소오스 단자 및 기판에 접지 전압을 인가한다. 이때, 각 전압은 10㎳의 폭을 갖는 펄스로 인가한다. 또한, 플래쉬 메모리 셀의 소거 동작을 수행하기 위해서는 소오스 및 드레인 단자를 플로팅시키고, 콘트롤 게이트에 -8V, 기판에 8V의 전압을 인가한다. 이때, 각 전압은 10㎳의 폭을 갖는 펄스로 인가한다. 상기와 같은 소거 전압을 인가하는 소거 동작에 의해 약 2.0V 정도로 낮은 셀의 문턱 전압을 얻으며, 프로그램 동작에 의한 데이터 셀의 문턱 전압 5.0V와 구분되어 셀의 정보를 확인한다.

그러나 저 전압으로 동작하는 플래시 메모리에서는 스피드를 빠르게 하고 읽기 동작 조건인 셀의 게이트 전압 약 4 내지 5 볼트에 충족시키기 위해서 부팅회로를 사용하게 된다.

도 1에 도시된 바와 같이 부트 회로(10)를 사용하여 디코더(20)를 통해 워드라인(W/L)에 전압을 전달하면 VCC전압(2.7-3.6 볼트)의 약 2배인 전압 5.4 내지 7.2 볼트가 그대로 전달된다. 이때, 보내지는 전압이 약 7볼트 이면 읽기 동작인데도 불구하고 쓰기 동작으로 오동작이 일어나 셀(S)이 프로그램되는 현상이 일어날 수 있다. 그렇지 않다 하더라도 셀에 스트레스를 주게 되어 셀의 수명이 단축되는 문제점를 가지고 있다.

따라서 본 발명은 저 전압 동작 플래시 메모리에서 읽기 동작시 상술한 문제점을 해소할 수 있는 부팅 전압 검출회로를 제공하는데 그 목적이있다.

본 발명의 다른 목적은 부트 회로와 디코더 사이에 플래시 셀을 이용한 부팅 전압 검출회로를 추가로 구성시켜 셀이 스트레스를 받지 않고 읽기 동작 조건에 충족하도록 하는데 있다.

도 1은 종래 기술에 따라 부팅 전압을 워드라인에 전달하기 위한 블록도.

도 2는 본 발명에 따라 부팅 전압을 워드라인에 전달 하기 위한 블록도.

도 3a 및 도 3b는 본 발명에 따른 부팅 전압 검출회로의 상세 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10: 부트 회로 20: 디코더

30: 부트 전압 검출 회로 S: 메모리 셀

상술한 목적을 달성하기 위한 본 발명에 따른 부팅 전압 검출 회로는 부트 회로의 출력을 디바이드 하기 위한 전압 디바이더와,

상기 전압 디바이더의 출력에 따라 동작하여 논리 신호를 생성하기 위한

논리신호 생성 수단과,

상기 논리 신호 생성 수단의 출력에 따라 상기 부트 회로의 출력 전압을 강하시키기 위한 전압 강하 수단을 포함하여 구성된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2는 본 발명에 따라 부팅 전압을 워드라인에 전달 하기 위한 블록도이다.

부트 회로(10)에서는 2.7 내지 3.6 볼트의 전압을 5.4 내지 7.2볼트로 부팅한다. 부트 전압 검출 회로(30)에서는 예를 들어 6 볼트 이하의 전압만 출력되도록 하여 이 전압이 디코더(20)를 통하여 워드라인(W/L)에 공급되게 된다.

도 3a 및 도 3b 는 도 2의 상세 구성을 나타내는 회로도이다.

부트회로(10)는 통상적인 회로이므로 간단히 설명하면 다음과 같다.

부트신호(BOOST)가 하이 상태이면 부트 캐패시터(C1 및 C2)에 의해 부팅을 하게 되어 부트 신호(VBOOT)에 부팅 전압이 나오게 된다.

부트 전압 검출 회로(30)의 플래시 셀(K)은 UV 소거 상태로 문턱 전압(Vt)은 약 2 볼트 정도이다.

먼저, 읽기 동작이 시작되면 부트 신호(BOOST)와 독출 신호(READEN)가 하이 상태가 되어 부트 회로(10)는 부팅 동작을 시작하게 되고, 부트 전압 검출회로(30)의 NMOS트랜지스터(Q5 및 Q7)가 턴온된다.

부트 회로(10)의 출력 단자와 NMOS 트랜지스터(Q5)사이에 접속되며 전압 디바이더로 동작하는 NMOS트랜지스터(Q1, Q2, Q3, Q4)에 의해 강하된 전압이 설정 전압 이하이면 플래시 셀(K)이 동작하지 않게 된다. 즉, 플래시 셀(K)의 게이트에 문턱 전압 이하의 전압이 인가되므로 트랜지스터(Q6) 경유한 하이 상태의 전압이 반전 게이트(G)에 의해 반전된다. 그러므로 NMOS트랜지스터(Q8)이 턴오프되어 부트 회로(10)의 출력이 그대로 디코더(20)를 통해 메모리 셀(S)이 접속된 워드라인(W/L)에 인가된다.

반대로 전압 디바이더로 동작하는 NMOS트랜지스터(Q1, Q2, Q3, Q4)에 의해 강하된 전압이 설정 전압 이상 이면 플래시 셀(K)이 동작하게 된다. 즉, 플래시 셀(K)의 게이트에 문턱 전압 이상의 전압이 인가되므로 트랜지스터(Q6)를 경유한 하이 상태의 전압이 플래시 셀(K)을 통해 접지로 빠지게 된다. 그러므로 반전 게이트(G)에 의해 반전된 하이 상태의 전압이 NMOS트랜지스터(Q8)를 턴온 시켜 부트 회로(10)의 출력 전압이 강하 된다. 강하 동작을 계속하다가 강하된 전압이 설정된 전압 이하로 되면 플래시 셀(K)이 오프되므로 디코더(20)를 통해 메모리 셀(S)이 접속된 워드라인(W/L)에는 항시 일정한 전압이 인가된다.

에를 들어 부트 회로(10)의 출력이 6볼트 이하이면 플래시 셀(K)이 동작되지 않고 6볼트 이상에서는 플래시 셀(K)이 동작되게 하여 항시 6볼트의 전압을 디코더(20)에 공급할 수 있다.

상술한 바와 같이 본 발명에 의하면 플래시 메모리의 워드라인에 항상 일정한 전압을 공급할 수 있으므로 메모리 수명을 연장 시킬 수 있으며 메모리의 오동작을 방지할 수 있다.

Claims (6)

1. 부트 회로의 출력을 디바이드 하기 위한 전압 디바이더와,

   상기 전압 디바이더의 출력에 따라 동작하여 논리 신호를 생성하기 위한

   논리신호 생성 수단과,

   상기 논리 신호 생성 수단의 출력에 따라에 따라 상기 부트 회로의 출력 전압을 강하시키기 위한 전압 강하 수단을 포함하여 구성된 것을 특징으로 하는 부팅 전압 검출 회로.
2. 제 1 항에 있어서,

   상기 전압 디바이더는 다수의 NMOS트랜지스터로 구성된 것을 특징으로 하는 부팅 전압 검출 회로.
3. 제 1 항에 있어서,

   상기 논리 신호 생성 수단은 소거 상태의 플래시 셀과,

   상기 플래시 셀의 동작에 따라 동작하여 상기 부트 회로의 출력 전압을 강하시키기 위한 트랜지스터를 포함하여 구성된 것을 특징으로 하는 부팅 전압 검출 회로.
4. 전원 전압을 부팅하기 위한 부트 회로와,

   메모리 동작 신호에 따라 상기 부트 회로의 출력을 디바이드 하기 위한 전압 디바이더와,

   상기 전압 디바이더의 출력에 따라 동작하여 논리 신호를 생성하기 위한

   논리신호 생성 수단과,

   상기 논리 신호 생성 수단의 출력에 따라 상기 부트 회로의 출력 전압을 강하시켜 메모리 셀이 접속된 워드라인에 동작 전원을 공급하기 위한 전압 강하 수단을 포함하여 구성된 것을 특징으로 하는 메모리의 동작 전압 공급 회로.
5. 제 4 항에 있어서,

   상기 전압 디바이더는 다수의 NMOS트랜지스터로 구성된 것을 특징으로 하는 메모리의 동작 전압 공급 회로.
6. 제 4 항에 있어서,

   상기 논리 신호 생성 수단은 소거 상태의 플래시 셀과,

   상기 플래시 셀의 동작에 따라 동작하여 상기 부트 회로의 출력 전압을 강하시키기 위한 트랜지스터를 포함하여 구성된 것을 특징으로 하는 메모리의 동작 전압 공급 회로.