KR20020096748A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR20020096748A KR20020096748A KR1020010035572A KR20010035572A KR20020096748A KR 20020096748 A KR20020096748 A KR 20020096748A KR 1020010035572 A KR1020010035572 A KR 1020010035572A KR 20010035572 A KR20010035572 A KR 20010035572A KR 20020096748 A KR20020096748 A KR 20020096748A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- dual damascene
- layer
- damascene pattern
- forming
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 76
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 72
- 238000005498 polishing Methods 0.000 claims abstract description 30
- 230000009977 dual effect Effects 0.000 claims abstract description 28
- 239000000126 substance Substances 0.000 claims abstract description 24
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000009713 electroplating Methods 0.000 claims abstract description 9
- 238000007747 plating Methods 0.000 claims description 20
- 230000001590 oxidative effect Effects 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000003989 dielectric material Substances 0.000 abstract 1
- 230000003628 erosive effect Effects 0.000 description 7
- 239000002002 slurry Substances 0.000 description 6
- 239000007800 oxidant agent Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 238000006748 scratching Methods 0.000 description 3
- 230000002393 scratching effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 트랜치와 콘택홀로 이루어진 듀얼 다마신 패턴에 금속 물질을 매립하여 금속 배선을 형성하는 공정에 있어서, 듀얼 다마신 패턴의 측벽 및 저면에만 금속 시드층을 형성한 후 금속 도금으로 듀얼 다마신 패턴 내부에 금속 배선을 형성하여 단시간 내에 화학적 기계적 연마 공정을 완료할 수 있도록 화학적 기계적 연마로 제거해야 할 금속 도금층을 포함한 전체 막의 두께를 최소화하므로써 화학적 기계적 연마에 의한 디싱이나, 침식 또는 스크래치 현상이 발생되는 것을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선 증착 후 화학적 기계적 연마를 실시하는 과정에서 디싱이나, 침식 또는 스크래치 현상이 발생되는 것을 방지할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라, 소정의 공정을 진행한 후 반도체 기판 표면을 평탄화하는 것은 매우 중요하다. 현재까지는 반도체 기판의 평탄화 기술로 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)가 개발된 기술 중 가장 효과적인 평탄화 방법이다. CMP는 반도체 기판의 표면에 연마액인 슬러리와 기계적 압력을 가하면서 반도체 기판과 패드를 마찰시켜 반도체 기판의 표면에 형성된 수 천Å의 단차를 제거하거나 금속 배선을 형성하는 기술이다.
도 1a 내지 도 1c는 종래 기술에 따른 CMP 공정을 통한 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 제 1 절연막(12), 식각 정지층(13), 제 2 절연(14)을 순차적으로 형성한 후 듀얼 다마신(Dual damascene) 공정으로 제 2 절연막(14)에는 트랜치(14a)를 형성하고, 제 1 절연막(12)에는 콘택홀(12a)을 형성한다. 이후, 금속 이온의 확산 방지와 접착 특성(Adhesion)을 향상시키기 위하여 트랜치(14a)와 콘택홀(12a)로 이루어진 듀얼 다마신 패턴을 포함한 전체 상부에 확산 장벽층(15)을 형성한 후 순차적으로 전체 상부에 금속 시드층(16)을 형성한다.
금속 시드층(16)은 전기 도금법을 적용하기 위하여 형성하며, CVD법으로 증착한다.
도 1b를 참조하면, 금속 전기 도금을 통해 듀얼 다마신 패턴(12a 및 14a)을 포함한 금속 시드층(16) 상에 금속 도금층(17)을 형성한다. 이로써, 듀얼 다마신 패턴(12a 및 14a)은 금속 도금층(17)으로 매립한다.
도 1c를 참조하면, 화학적 기계적 연마를 실시하여 제 2 절연막(14) 상의 금속 도금층(17) 및 확산 방지막(15)을 제거하여 전체 상부를 평탄화한다. 이로써, 듀얼 다마신 패턴(12a 및 14a) 내부에만 금속 도금층(17)이 잔류되어 금속 배선(18)이 형성된다.
도 2를 참조하면, 도 1a 및 도 1b에 도시된 공정 순서로 금속 배선을 형성할 경우 금속 도금층(17)의 화학적 기계적 연마를 실시하는 과정에서 금속 배선(18)의 상부에는 디싱(Dishing)에 의한 손실(A)이나 침식(B)이 발생되며, 또한 제 2 절연막(14)의 상부가 식각되어 얇아지고(Thining), 스크래치(Scratch) 등과 같은 결함(Defect)이 발생된다.
디싱(A)은 금속과 절연 물질간의 연마 속도 차이에 의해 발생되며, 디싱(A)이 발생될 경우 금속 배선 가운데 부분의 두께가 낮아져 일정한 두께의 금속 배선을 형성할 수 없다. 침식(B) 금속과 절연 물질의 연마속도 차이와 패턴밀도(Pattern density)의 영향으로 인하여 발생되며, 패턴 밀도가 높은 지역의 금속 패턴과 실리콘 절연막 연마 속도가 타지역보다 높아서 발생된다. 실리콘 절연막이 얇아지는 것은 절연막의 목표 두께(Target oxide thickness)보다 많은 양의 절연막이 연마되어 발생된다. 스크래치는 슬러리 내의 연마재 제어(Abrasive control)에 문제가 있을 때 발생되며, 연마재의 사이즈를 일정하게 유지하지 못할 때 발생된다.
이러한, 금속 CMP 공정의 결함들은 금속 배선 두께를 일정하게 제어(Control)할 수 없고, 배선간의 단락도 유발하여 전기적 특성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 듀얼 다마신 패턴의 측벽 및 저면에만 금속 시드층을 형성한 후 금속 도금을 실시하여 듀얼 다마신 패턴 내부에 금속 배선을 형성하므로써 단시간 내에 화학적 기계적 연마 공정을 완료할 수 있도록 화학적 기계적 연마로 제거해야 할 금속 도금층을 포함한 전체 막의 두께를 최소화하여 디싱이나, 침식 또는 스크래치 현상이 발생되는 것을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2a는 도 1d에서 CMP 공정을 통해 형성된 금속 배선 패턴에 발생되는 문제점을 설명하기 위한 소자의 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판12, 32 : 제 1 절연막
12a, 32a : 콘택홀13, 33 : 식각 정지층
14, 34 : 제 2 절연막14a, 34a : 트랜치
15, 35 : 확산 방지막16, 36 : 금속 시드층
17, 37 : 금속 도금층18, 38 : 금속 배선
A : 디싱에 의한 손상B : 침식에 의한 손상
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 층간 절연막에 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 제 1 단계, 듀얼 다마신 패턴을 포함한 층간 절연막 상에 확산 방지막을 형성하는 제 2 단계, 듀얼 다마신 패턴의 저면 및 측벽에 금속 시드층을 형성하는 제 3 단계, 전기 도금법으로 듀얼 다마신 패턴 내부에 금속 도금층을 형성하는 제 4 단계 및 화학적 기계적 연마로 층간 절연막 상부의 금속 도금층 및 확산 방지막을 제거하는 제 5 단계로 이루어지는 것을 특징으로 한다.
확산 방지막은 Ta 또는 TaN으로 형성하며, 500Å이하의 두께로 형성한다.
금속 시드층은 구리를 이용하여 약 2000Å의 두께로 형성하며, CVD법으로 증착한다.
제 3 단계는 전체 상부에 금속 시드층을 형성하는 단계 및 산화재만을 이용한 화학적 기계적 연마로 층간 절연막 상의 금속 시드층을 제거하여 듀얼 다마신 패턴의 측벽 및 저면에만 금속 시드층을 형성하는 단계로 이루어진다.
화학적 기계적 연마는 산화재만으로 실시하며, 산화재로는 H2O2또는 NH4OH을 사용한다.
구리 도금층은 전기 도금법으로 구리를 도금하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3d는 종래 기술에 따른 CMP 공정을 통한 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(31) 상에 제 1 절연막(32), 식각 정지층(33), 제 2 절연(34)을 순차적으로 형성한 후 포토 리소그라피/식각 공정으로 제 2 절연막(34)의 소정 영역을 식각하여 트랜치(34a)를 형성한다. 이로써, 트랜치(34a) 하부에는 식각 정지층(33)이 노출되며, 제 1 절연막(32)은 식각 정지층(33)에 의해 식각되지 않는다. 이후 콘택홀 마스크를 식각 마스크로 하는 식각 공정으로 식각 정지층(33)의 소정 영역을 식각하여 제 1 절연막(32)을 노출시킨 후 제 1 절연막(32)의 노출된 영역을 제거하여 콘택홀(32a)을 형성한다. 이로써, 콘택홀(32a)과 트랜치(34a)로 이루어진 듀얼 다마신 패턴이 형성된다.
이후, 금속 이온의 확산 방지와 접착 특성(Adhesion)을 향상시키기 위하여 트랜치(34a)와 콘택홀(32a)로 이루어진 듀얼 다마신 패턴을 포함한 전체 상부에 확산 장벽층(35)을 형성한 후 순차적으로 전체 상부에 금속 시드층(36)을 형성한다.
확산 장벽층(35)은 Ta 또는 TaN으로 형성하며, 500Å이하의 두께로 형성한다. 금속 시드층(36)은 구리로 형성한다. 또한, 금속 시드층(36)은 전기 도금법을 적용하기 위하여 약 2000Å의 두께로 형성하며, CVD법으로 증착한다.
도 3b를 참조하면, 화학적 기계적 연마를 실시하여 제 2 절연막(34) 상부의 금속 시드층을 제거하고, 듀얼 다마신 패턴(32a 및 34b)의 측벽 및 저면에만 금속 시드층(36)을 잔류시킨다.
제 2 절연막(34) 상의 금속 시드층(36)을 제거하기 위한 화학적 기계적 연마는 슬러리(Slury) 대신에 H2O2나 NH4OH 등의 산화제(Oxidizer)만을 이용하여 10 내지 100초 동안 실시한다.
도 3c를 참조하면, 전기 도금을 실시하여 금속 시드층(36)의 상부 및 측면 쪽으로 금속 도금층(37)을 형성하여 듀얼 다마신 패턴 내부를 금속 도금층(37)으로 매립한다.
도 3d를 참조하면, 화학적 기계적 연마를 실시하여 제 2 절연막(34) 상의 확산 방지막(35)을 제거함과 동시에 제 2 절연막(34) 상부로 높게 형성된 금속 도금층(37)을 제거하여 전체 상부를 평탄화한다. 이로써, 듀얼 다마신 패턴(32a 및 34a) 내부에 금속 배선(38)이 형성된다.
상기의 공정에서, 제 2 절연막(34) 상의 금속 시드층(36)을 화학적 기계적 연마로 제거할 때, 기존의 슬러리(Slury) 대신에 H2O2나 NH4OH 등의 산화제(Oxidizer)만을 이용하여 10 내지 100초 동안 화학적 기계적 연마를 실시하므로써 슬러리 연마재로 인하여 스크래치나 파티클(Particle)이 발생되는 것을 방지하고, 트랜치(34a)에 연마제가 잔류하는 것을 방지할 수 있다. 슬러리 대신에 산화재만으로 화학적 기계적 연마를 실시할 경우 연마율(Remove rate)이 저하되는 단점이 있으나, 금속 시드층(36)의 두께가 약 2000Å 내외이므로 수 십초 이내에 화학적 기계적 연마 공정을 완료할 수 있다. 기존의 금속 연마 시간은 전세정시간(Post cleaning time)을 제외하더라도 4분 가까이 되므로, 본 발명에서 화학적 기계적 연마 공정시 산화재만을 사용함으로 인해 발생되는 연마율 감소는 문제가 되지 않는다.
또한, 제 2 절연막(34) 상의 확산 방지막(35)을 제거함과 동시에 제 2 절연막(34) 상부로 높게 형성된 금속 도금층(37)을 제거하기 위하여 화학적 기계적 연마를 실시하는 과정에서도, 확산 방지막(35)의 두께가 500Å이하이므로 화학적 기계적 연마를 수십초 정도만 실시하여도 확산 방지막(35)을 완전히 제거할 수 있다.
상기와 같이, 화학적 기계적 연마 공정 시간을 수십초 정도로 단축시키므로써 디싱, 침식, 스크래치 또는 파티클이 발생되는 것을 최소화할 수 있다.
상술한 바와 같이, 본 발명은 듀얼 다마신 패턴의 측벽 및 저면에만 금속 시드층을 형성한 후 금속 도금을 실시하여 듀얼 다마신 패턴 내부에 금속 배선을 형성하므로써 화학적 기계적 연마로 제거 및 연마해야할 양을 최소화하고 연마 시간을 단축하여 디싱이나, 침식 또는 스크래치 현상이 발생되는 것을 방지하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.
Claims (7)
- 층간 절연막에 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 제 1 단계;상기 듀얼 다마신 패턴을 포함한 상기 층간 절연막 상에 확산 방지막을 형성하는 제 2 단계;상기 듀얼 다마신 패턴의 저면 및 측벽에 금속 시드층을 형성하는 제 3 단계;전기 도금법으로 상기 듀얼 다마신 패턴 내부에 금속 도금층을 형성하는 제 4 단계 및화학적 기계적 연마로 층간 절연막 상부의 금속 도금층 및 확산 방지막을 제거하는 제 5 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 확산 방지막은 Ta 또는 TaN으로 형성하며, 500Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 시드층은 구리를 이용하여 약 2000Å의 두께로 형성하며, CVD법으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계는 전체 상부에 금속 시드층을 형성하는 단계 및산화재만을 이용한 화학적 기계적 연마로 상기 층간 절연막 상의 금속 시드층을 제거하여 상기 듀얼 다마신 패턴의 측벽 및 저면에만 상기 금속 시드층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 도금층은 전기 도금법으로 구리를 도금하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 화학적 기계적 연마는 산화재만으로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 4 항 또는 제 6 항에 있어서,상기 산화재로는 H2O2또는 NH4OH을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0035572A KR100403197B1 (ko) | 2001-06-21 | 2001-06-21 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0035572A KR100403197B1 (ko) | 2001-06-21 | 2001-06-21 | 반도체 소자의 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020096748A true KR20020096748A (ko) | 2002-12-31 |
| KR100403197B1 KR100403197B1 (ko) | 2003-10-23 |
Family
ID=27710471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0035572A KR100403197B1 (ko) | 2001-06-21 | 2001-06-21 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100403197B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642908B1 (ko) * | 2004-07-12 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990015599A (ko) * | 1997-08-07 | 1999-03-05 | 윤종용 | 무전해 도금을 이용한 반도체장치의 듀얼 다마슨금속 배선층 형성방법 |
| US6140234A (en) * | 1998-01-20 | 2000-10-31 | International Business Machines Corporation | Method to selectively fill recesses with conductive metal |
| KR100283109B1 (ko) * | 1998-12-28 | 2001-04-02 | 김영환 | 반도체소자의 금속배선 형성방법 |
| JP2000323568A (ja) * | 1999-05-11 | 2000-11-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR100332118B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 금속 배선 형성 방법 |
| KR20010009036A (ko) * | 1999-07-07 | 2001-02-05 | 김영환 | 반도체장치의 배선 및 그 연결부 형성방법 |
| KR20020006362A (ko) * | 2000-07-12 | 2002-01-19 | 윤종용 | 반도체 소자의 구리 배선층 형성 방법 |
-
2001
- 2001-06-21 KR KR10-2001-0035572A patent/KR100403197B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642908B1 (ko) * | 2004-07-12 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100403197B1 (ko) | 2003-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6350694B1 (en) | Reducing CMP scratch, dishing and erosion by post CMP etch back method for low-k materials | |
| US6114243A (en) | Method to avoid copper contamination on the sidewall of a via or a dual damascene structure | |
| KR100873759B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| KR100359552B1 (ko) | 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도성 플러그 생성 방법 | |
| US7208404B2 (en) | Method to reduce Rs pattern dependence effect | |
| TW200406812A (en) | Method of forming a raised contact for a substrate | |
| CA2456225A1 (en) | Forming a semiconductor structure using a combination of planarizing methods and electropolishing | |
| US20040253809A1 (en) | Forming a semiconductor structure using a combination of planarizing methods and electropolishing | |
| US6114215A (en) | Generating non-planar topology on the surface of planar and near-planar substrates | |
| KR100403197B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US6395635B1 (en) | Reduction of tungsten damascene residue | |
| KR100452039B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100440082B1 (ko) | 반도체소자의 도전배선 형성방법 | |
| KR100560307B1 (ko) | 반도체 소자 제조방법 | |
| KR100390838B1 (ko) | 반도체 소자의 랜딩 플러그 콘택 형성방법 | |
| KR20030002265A (ko) | 반도체소자의 콘택플러그 형성방법 | |
| KR20020010811A (ko) | 금속배선의 형성 방법 | |
| KR100641992B1 (ko) | 구리 배선 형성 방법 | |
| US6899597B2 (en) | Chemical mechanical polishing (CMP) process using fixed abrasive pads | |
| KR100347533B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100664788B1 (ko) | 반도체 소자의 금속막 평탄화 방법 | |
| KR20030000672A (ko) | 금속 배선 형성 방법 | |
| KR100528449B1 (ko) | 화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법 | |
| JP2003092300A (ja) | 半導体装置の製造方法及び半導体製造装置 | |
| KR100642921B1 (ko) | 반도체 소자의 금속배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150923 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20160926 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180918 Year of fee payment: 16 |