KR20020090837A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 동작 특성에 악영향을 미치지 않고, 게이트 용량의 증대를 최소한으로 억제한 반도 체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
N-층(3) 및 N층(4)을 관통하여 N-층(3)의 상층부에 도달하도록 제1 홈(7) 및 제2 홈(11)이 각각 형성된다. 이 때, 제1 홈(7, 7) 사이에 소정수의 제2 홈(11)이 형성된다. 제1 홈(7)은 N+에미터 영역(6)에 인접하고 내부에 게이트 전극(9)이 형성된다. 제2 홈(11)은 내부에 폴리실리콘 영역(15)이 형성된다. 제2 홈(11)은 근방 영역에 N+에미터 영역(6)이 형성되어 있지 않은 점, 내부에 게이트 전극(9)이 형성되어 있지 않은 점이 제1 홈(7)과 다르다. 상호 인접하는 제1 홈(7) 및 제2 홈(11) 사이의 트렌치 간격은 내압이 저하하지 않는 범위의 거리로 설정된다. 그리고, 베이스 영역(5) 표면의 대략 전면(全面) 상에 에미터 전극(12)이 직접 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치, 특히 절연 게이트를 갖는 바이폴라 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
모터 등을 구동하는 파워 일렉트로닉스에서는 스위칭 소자로서 정격 전압이 300V 이상인 영역에서는 그 특성 때문에 IGBT(Insulated Gate Bipolar Transistor)가 주로 이용된다.
도 27은 종래의 트렌치 게이트형 IGBT(TIGBT)의 구조를 나타낸 단면도이다. 도 27에 도시한 바와 같이, P+기판(31) 상에 N+버퍼층(32)이 형성되고 N+버퍼층(32) 상에 N-층(33)이 형성된다.
N-층(33)의 상층부에는 P 베이스 영역(35)이 선택적으로 형성되어 있고, 또한 P 베이스 영역(35)의 표면 내에는 N+에미터 영역(36)이 선택적으로 형성된다. P 베이스 영역(35)은 P형의 불순물을 확산함으로써, N+에미터 영역(36)은 고농도의 N형의 불순물을 확산함으로써 형성할 수 있다.
N+에미터 영역(36)에 인접하고 또한 P 베이스 영역(35)을 관통하여 N-층(33)의 상층부에 도달하도록, 홈(37)이 형성되고, 홈(37) 내벽 상에 형성되는 게이트 절연막(38)을 개재하여 홈(37) 내에 게이트 전극(39)이 매립되어 형성된다.게이트 전극(39)은 폴리실리콘에 의해 형성된다.
게이트 절연막(38)을 개재하여 게이트 전극(39)과 대향하는 P 베이스 영역(35)의 영역이 채널 영역으로서 규정된다. N+에미터 영역(36) 표면의 대부분 및 게이트 절연막(38) 상에 층간 절연막(40)이 형성되고, N+에미터 영역(36) 표면의 일부(상기 대부분을 제외한 부분) 및 P 베이스 영역(35)의 표면 상에 에미터 전극(42)이 형성되고, P+기판(31)의 이면에는 콜렉터 전극(43)이 형성된다.
도 28은 발명자 등이 발안한 캐리어 축적형 TIGBT(CSTBT: Carrier Stored Trench-gate Bipolar Transistor)의 구조를 나타내는 단면도이다. 도 28에 도시한 바와 같이, N-층(33)과 P 베이스 영역(35) 사이에 N층(34)이 형성되어 있는 점이 도 27에 도시한 TIGBT와 다르다. N층(34)은 홈(37)의 바닥부보다 얕은 영역에 캐리어 축적을 위해 형성되어 있다.
다음에, 도 27 및 도 28에 도시한 IGBT(TIGBT 및 CSTBT)의 동작에 대하여 설명한다.
도 27 및 도 28에 도시한 구조에 있어서, 에미터 전극(42)과 콜렉터 전극(43) 간에 소정의 콜렉터 전압 VCE를 설정하고, 에미터 전극(42)과 게이트 전극(39) 간에 온 상태가 되는 소정의 게이트 전압 VGE를 인가하면, P 베이스 영역(35)에서의 채널 영역이 N형으로 반전하여 채널이 형성된다.
이 채널을 통하여 에미터 전극(42)으로부터 전자가 N-층(33)(N층(34))에 주입된다. 이 주입된 전자에 의해 P+기판(31)과 N-층(33)(N+버퍼층(32)) 간이 순바이어스되고, P+기판(31)으로부터 홀이 주입되어 N-층(33)의 저항치가 대폭 내려가고 IGBT의 전류 용량이 향상된다. 이와 같이, IGBT는 P+기판(31)으로부터의 홀의 주입에 의해 N-층(33)의 저항치를 내릴 수 있다.
다음에, IGBT의 온 상태로부터 오프 상태로의 동작에 대하여 설명한다. 도 27 및 도 28에 도시한 구조에 있어서, 에미터 전극(42)과 게이트 전극(39) 간에 온 상태로 인가된 게이트 전압 VGE를 "0" 또는 역 바이어스가 걸리도록 오프 상태로 변화시킨다.
그렇게 하면, N형으로 반전한 채널 영역이 P형으로 되돌아가고 에미터 전극(42)으로부터의 전자의 주입도 멈춘다. 전자의 주입의 정지에 의해 P+기판(31)으로부터의 홀의 주입도 정지한다. 그 후, N-층(33)(N+버퍼층(32))에 축적되어 있는 전자와 홀은 각각 콜렉터 전극(43) 및 에미터 전극(42)으로 방출되거나 또는 서로 재결합하여 소멸한다.
도 27에 도시한 TIGBT의 경우, 평면 게이트형 IGBT에 비하여 표면의 MOS 구조를 약 1/10 정도로 미세화할 수 있기 때문에 특성의 향상을 도모할 수 있다. 또한, 평면 게이트형 IGBT에서 표면에 인접하는 셀 간의 P 베이스 영역에 샌드위치된 N 영역으로 전류가 흐르며 이 영역에서의 전압 강하가 크다.
그러나, TIGBT에서 게이트 전극(39)이 P 베이스 영역(35)을 관통하여 깊이 방향으로 형성됨으로써, 전류 경로에 P 베이스 영역(35)에 샌드위치된 N-층(33)이 존재하지 않게 되기 때문에 동작 특성의 향상을 도모할 수 있다.
도 28에 도시한 CSTBT에서는 P 베이스 영역(35)의 하층에 N층(34)이 형성되어 있기 때문에, P+기판(31)으로부터의 홀이 에미터 전극(42)에 도달하는 것을 막기 때문에 P 베이스 영역(35) 하에 홀이 축적되고 TIGBT보다 온 전압을 더 저하시킬 수 있다.
트렌치 게이트 구조의 IGBT의 경우, 평면 게이트형에 비하여 1/10 이상으로 수축함으로써 게이트 수가 증가하기 때문에 게이트 용량이 증대한다는 문제가 있다. 이 문제의 해결책의 하나로서 셀 사이즈를 크게 하여 게이트 수를 저감시키는 방법이 있다. 그러나, 이 방법을 채용하면 TIGBT에서는 온 전압의 상승을 초래하게 되고, CSTBT에서는 온 전압의 상승은 작지만 내압의 저하를 초래하게 되어 실용 레벨의 해결책이 되지는 못하였다.
도 29는 TIGBT와 CSTBT에서의 인접하는 홈 간의 트렌치 간격(홈 간의 거리, 대향하는 홈 단부 간의 거리)과 온 전압과의 관계를 나타내는 그래프이다. 도 30은 TIGBT와 CSTBT의 트렌치 간격과 내압과의 관계를 나타내는 그래프이다. 도 29 및 도 30에 있어서, 곡선 LT는 TIGBT의 특성을, 곡선 LC는 CSTBT의 특성을 각각 나타내고 있다.
또, 종래의 TIGBT 및 CSTBT의 트렌치 간격은 3㎛로 설계하였다. 도 29 및 도 30에서는 트렌치 간격이 약 11㎛까지 나타나고 있고, 트렌치 간격이 11㎛인 경우에는 셀 사이즈가 종래의 3배가 되고 게이트 용량이 1/3이 된다.
도 29에 있어서, 곡선 LC로 나타낸 바와 같이, CSTBT는 트렌치 간격을 증대시키더라도 온 전압은 그다지 변화하지 않는 데 대하여, 곡선 LT로 나타낸 바와 같이 TIGBT는 트렌치 간격의 확대와 함께 무시할 수 없는 레벨로 온 전압이 상승하게 된다.
도 30에 있어서, 곡선 LT로 나타낸 바와 같이, 트렌치 간격을 증대시키더라도 TIGBT의 내압은 그다지 저하하지 않은 데 대하여, 곡선 LC로 나타낸 바와 같이 CSTBT에서는 트렌치 간격의 확대와 함께 내압이 급격히 감소하고, 특히 트렌치 간격이 5㎛를 넘으면 0V에 가까워진다.
이와 같이, 종래의 TIGBT 및 CSTBT에서는 온 전압의 상승 또는 내압의 저하가 발생하게 되기 때문에, 게이트 용량을 저하시키도록 트렌치 간격을 넓힐 수 없다는 문제점이 있었다.
또한, IGBT(TIGBT, CSTBT) 공통의 문제로서, N-층(33)(도 28의 CSTBT에서는 N층(34)), P 베이스 영역(35) 및 N+에미터 영역(36)에서 형성되는 기생 바이폴라 트랜지스터(BIP-Tr)가 존재한다는 문제점이 있다.
이 기생 BIP-Tr이 동작하면 IGBT는 제어가 불가능해져서 IGBT는 파괴되게 된다. CSTBT는 TIGBT에 비하여 N층(34)을 형성하고 있기 때문에 P 베이스 영역(35)근방의 저항치가 커지고, TIGBT에 비하면 기생 BIP-Tr이 동작하기 쉽다.
또한, 특개평 9-331063호 공보 등에 상술한 TIGBT에서의 문제점의 해결을 도모한 몇몇 구조가 제안되고 있다.
도 31은 TIGBT의 제1 개량 구조를 나타내는 단면도이다. 도 31에 도시한 바와 같이, P+기판(103) 상에 N+버퍼층(102), N-층(101) 및 P 베이스 영역(104)이 형성되며, P 베이스 영역(104)의 표면에 선택적으로 N+에미터 영역(105)이 형성되고, N+에미터 영역(105)의 표면에서부터 N+에미터 영역(105), P 베이스 영역(104)을 관통하여 N-층(101)에 걸쳐서 게이트 트렌치(70)가 형성된다. 게이트 트렌치(70)는 게이트 트렌치홈(107A) 내에 형성되는 게이트 절연막(107) 및 게이트 전극(108)으로 이루어진다.
게이트 전극(108)은 측면 및 상면이 절연막(118)으로 덮여지고, 게이트 전극(108) 상에 절연막(118)을 개재하여 실리케이트 유리막(119)이 더 형성되며, 실리케이트 유리막(119) 상의 일부에 CVD 산화막(120)이 형성된다.
또한, 게이트 트렌치(70, 70) 사이에 에미터 트렌치(80)가 형성되며, 에미터 트렌치(80)는 N+에미터 영역(105)이 형성되어 있지 않은 P 베이스 영역(104)의 표면으로부터 P 베이스 영역(104)을 관통하여 N-층(101)에 도달하도록 형성된다. 에미터 트렌치(80)는 에미터 트렌치홈(80a) 내에 형성된 에미터 절연막(80b) 및 에미터 트렌치 전극(80c)으로 이루어진다.
에미터 전극(110)은 N+에미터 영역(105)의 일부 상 및 실리케이트 유리막(119)에 형성된 컨택트홀(50)을 통하여 에미터 트렌치 전극(80c)의 일부와 전기적으로 접속하도록 P 베이스 영역(104) 상에 형성되며, 콜렉터 전극(111)은 P+기판(103)의 이면 상에 형성된다.
이러한 제1 개량 구조는 도 27에 도시한 TIGBT에 비하여 게이트 트렌치(70, 70) 사이에 에미터 트렌치(80)를 형성한 점이 다르다. 이 구조에서는 게이트 전극으로서 기능하는 게이트 트렌치(70, 70) 사이의 트렌치 간격을 도 27에 도시한 TIGBT와 동일 정도로 설정함으로써, 게이트 용량은 도 27의 TIGBT와 동일하게 할 수 있다.
제1 개량 구조에서는 게이트 트렌치(70, 70) 사이에 에미터 트렌치(80)를 더 형성하고 있기 때문에, 상호 인접하는 게이트 트렌치(70), 에미터 트렌치(80) 사이의 트렌치 간격(실리콘의 잔여폭) dx가 0.2㎛로 현재의 제조 기술로서는 실현이 매우 곤란한 기술을 개시하고 있다.
도 32는 TIGBT의 제2 개량 구조를 나타내는 단면도이다. 도 32에 도시한 바와 같이, 게이트 트렌치(70, 70) 사이에 복수의 에미터 트렌치(80)가 형성된다. 에미터 트렌치(80)는 에미터 절연막(80b) 내에 에미터 트렌치 전극(80c)이 형성되어 있다.
에미터 트렌치(80, 80) 간의 P 베이스 영역(104) 상 전면에 실리케이트 유리막(110A)이 형성되어 있다. 에미터 전극(110)은 전면에 형성되며, N+에미터 영역(105)의 일부와 게이트 트렌치(70)에 인접하는 P 베이스 영역(104) 및 에미터 트렌치 전극(80c) 상에 직접 형성된다. 다른 구성은 도 31에 도시한 제1 개량 구조와 마찬가지이다.
제2 개량 구조에서는 게이트 트렌치(70, 70) 간에 복수의 에미터 트렌치(80)를 형성함으로써, 게이트 트렌치(70, 70) 간의 트렌치 간격을 크게 형성할 수 있기 때문에, 게이트 용량을 크게 할 수 있다.
그러나, 콜렉터 전극(111)으로부터 P+기판(103)에 주입된 홀은 에미터 전극(110)에 전기적으로 접속된 P 베이스 영역(104), 즉, 게이트 트렌치(70)에 인접하는 P 베이스 영역(104)만을 통하여 에미터 전극(110)으로 방출되게 된다.
이 때문에, 도 27의 TIGBT와 같은 P 베이스 영역(35)을 거의 전면에 확대하여 형성한 구조와 같이 콜렉터 포화 전압 VCE(sat)는 단순히 상승하지 않고, 에미터 전극(110)에 전기적으로 접속되어 있지 않은 P 베이스 영역(104), 즉 에미터 트렌치(80, 80) 사이의 P 베이스 영역(104)의 바로 아래에 홀을 축적할 수 있어 온 전압의 저감화가 가능해진다.
단, 에미터 전극(110)과 전기적으로 접속되어 있지 않은 P 베이스 영역(104)의 존재는 이하와 같은 문제가 있다. IGBT의 오프 과정에서는, 홀은 에미터 전극(110)으로 방출되는 것이 필요하지만 P 베이스 영역(104)의 대부분의 영역이 에미터 전극(110)에 전기적으로 접속되어 있지 않기 때문에, 홀을 충분히 에미터전극(110)으로 방출하는 것이 불가능해지며, IGBT의 오프 동작에 악영향을 미친다는 문제점이 있었다.
또한, 오프 과정에서 에미터 전극(110)으로 방출되는 홀은 에미터 전극(110)에 전기적으로 접속한 P 베이스 영역(104)을 통과하기 때문에, 도 27에 도시한 TIGBT에 비하여 기생 BIP-Tr이 동작하기 쉬워진다는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 동작 특성에 악영향을 미치지 않고, 게이트 용량의 증대를 최소한으로 억제한 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1인 CSTBT의 구조를 나타내는 단면도.
도 2는 실시예 1의 CSTBT의 다른 형태를 나타내는 단면도.
도 3은 실시예 2인 CSTBT의 제1 형태를 나타내는 평면도.
도 4는 도 3의 A-A 단면을 나타내는 단면도.
도 5는 도 3의 B-B 단면을 나타내는 단면도.
도 6은 실시예 2인 CSTBT의 제2 형태를 나타내는 평면도.
도 7은 도 6의 A-A 단면을 나타내는 단면도.
도 8은 도 6의 B-B 단면을 나타내는 단면도.
도 9는 실시예 2인 CSTBT의 제3 형태를 나타내는 평면도.
도 10은 실시예 3인 CSTBT의 제1 형태의 구조를 나타내는 단면도.
도 11은 실시예 3의 제2 형태의 구조를 나타내는 단면도.
도 12는 본 발명의 실시예 4인 CSTBT의 제조 방법을 나타내는 단면도.
도 13은 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 14는 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 15는 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 16은 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 17은 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 18은 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 19는 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 20은 실시예 4의 CSTBT의 제조 방법을 나타내는 단면도.
도 21은 실시예 5의 CSTBT의 제조 방법을 나타내는 단면도.
도 22는 실시예 5의 CSTBT의 제조 방법을 나타내는 단면도.
도 23은 실시예 5의 CSTBT의 제조 방법을 나타내는 단면도.
도 24는 실시예 6의 CSTBT의 제조 방법을 나타내는 단면도.
도 25는 실시예 6의 CSTBT의 제조 방법을 나타내는 단면도.
도 26은 실시예 6의 CSTBT의 제조 방법을 나타내는 단면도.
도 27은 종래의 TIGBT의 구조를 나타내는 단면도.
도 28은 종래의 CSTBT의 구조를 나타내는 단면도.
도 29는 TIGBT와 CSTBT의 트렌치 간격과 온 전압과의 관계를 나타내는 그래프.
도 30은 TIGBT와 CSTBT의 트렌치 간격과 내압과의 관계를 나타내는 그래프.
도 31은 TIGBT의 제1 개량 구조를 나타내는 단면도.
도 32는 TIGBT의 제2 개량 구조를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P+기판
2 : N+버퍼층
3 : N-층
4 : N층
5 : P 베이스층
6 : N+에미터 영역
6a ∼ 6c : 에미터 연장 영역
7 : 제1 홈
8 : 게이트 절연막
9 : 게이트 전극
10, 19 : 층간 절연막
11 : 제2 홈
12 : 에미터 전극
13 : 콜렉터 전극
14 : 절연막
15 : 폴리실리콘 영역
16, 17 : P+확산 영역
본 발명에 따른 반도체 장치는, 한쪽 주면 및 다른 쪽 주면을 갖는 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 한쪽 주면 상에 형성된 제2 도전형의 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제2 도전형의 제3 반도체층과, 상기 제3 반도체층 상에 형성된 제1 도전형의 제4 반도체층과, 상기 제4 반도체층의 표면으로부터 적어도 상기 제4 반도체층을 관통하도록 배열하여 형성되는 제1 홈 및 적어도 하나의 제2 홈과, 상기 제1 홈에 인접하여 상기 제4 반도체층의 표면 내에 선택적으로 형성된 제2 도전형의 제1 반도체 영역과, 상기 제1 홈의 내벽 상에 형성된 제1 절연막과, 상기 제1 절연막을 개재하여 상기 제1 홈 내에 매립된 제어 전극을 구비하고, 상기 제어 전극은 상기 적어도 하나의 제2 홈 내에는 형성되지 않고, 상기 제1 반도체 영역 중 적어도 일부와 전기적으로 접속하고 또한 상기 제4 반도체층 표면의 대략 전면 상에 형성된 제1 주전극과, 상기 제1 반도체층의 다른쪽 주면 상에 형성된 제2 주전극을 구비한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 홈과 상기 적어도 하나의 제2 홈과의 홈 간의 거리를 5㎛ 이하로 하고 있다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 홈은 평면에서 보아 소정 방향을 따라 형성되는 홈을 포함하고, 상기 적어도 하나의 제2 홈은 평면에서 보아 상기 소정 방향을 따라 형성되는 홈을 포함하고, 상기 제1 반도체 영역은 상기 제1 홈 근방에 형성되는 제1 부분 영역과, 상기 제1 홈에서부터 멀어지는 방향으로 상기 제1 부분 영역으로부터 연장하여 형성되는 제2 부분 영역을 포함하고, 상기 제1 주전극은 상기 제2 부분 영역 상에 직접 형성됨으로써 상기 제1 반도체 영역과 전기적으로 접속을 행한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 반도체 영역은 상기 제2 부분 영역으로부터 더 연장하고, 상기 적어도 하나의 제2 홈의 근방에 형성되는 제3 부분 영역을 포함하고, 상기 제1 주전극은 또한 상기 제3 부분 영역 상에 직접 형성됨으로써 상기 제1 반도체 영역과 전기적으로 접속을 행한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제2 및 제3 부분 영역은 각각 복수의 제2 및 제3 부분 영역을 포함하고, 상기 복수의 제3 부분 영역은 상기적어도 하나의 제2 홈의 근방에 선택적으로 형성된다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 적어도 하나의 제2 홈에 인접하여 상기 제4 반도체층의 표면 내에 형성된 제1 도전형의 제2 반도체 영역을 더 구비하고, 상기 제2 반도체 영역은 상기 제4 반도체층보다 제1 도전형의 불순물농도가 높게 설정된다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제2 반도체 영역의 제1 도전형의 불순물 농도는 상기 제1 반도체 영역의 제2 도전형의 불순물 농도보다 높게 설정된다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 적어도 하나의 제2 홈은 복수의 제2 홈을 포함한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 홈 및 상기 적어도 하나의 제2 홈의 형성 깊이는 동일하다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 홈 및 상기 적어도 하나의 제2 홈의 형성폭은 동일하다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 적어도 하나의 제2 홈의 내벽 상에 형성되는 제2 절연막을 더 포함한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제2 절연막을 개재하여 상기 적어도 하나의 제2 홈 내에 매립된 도전 영역을 더 구비한다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 주전극은 상기 도전 영역 상에 직접 형성된다.
또한, 본 발명에 따른 반도체 장치에 있어서, 상기 제1 반도체층과 상기 제2 반도체층 간에 형성되는 제2 도전형의 제6 반도체층을 더 구비하고, 상기 제6 반도체층의 제2 도전형의 불순물 농도는 상기 제2 반도체층보다도 높게 설정된다.
본 발명에 따른 반도체 장치의 제조 방법은, (a) 한쪽 주면 및 다른 쪽 주면을 구비하고 제1 도전형의 제1 반도체층과 상기 제1 반도체층의 한쪽 주면 상에 형성된 제2 도전형의 제2 반도체층을 포함하는 기재를 준비하는 단계와, (b) 상기 제2 반도체층 상에 제2 도전형의 제3 반도체층을 형성하는 단계와, (c) 상기 제3 반도체층 상에 제1 도전형의 제4 반도체층을 형성하는 단계와, (d) 상기 제4 반도체층의 표면 내에 제2 도전형의 제1 반도체 영역을 선택적으로 형성하는 단계와, (e) 상기 제4 반도체층의 표면으로부터 적어도 상기 제1 반도체 영역 및 상기 제4 반도체층을 관통하도록 제1 홈을 선택적으로 형성하는 단계와, (f) 상기 제1 홈의 내벽 상에 제1 절연막을 형성하는 단계와, (g) 상기 제1 절연막을 개재하여 상기 제1 홈 내에 매립하여 제어 전극을 형성하는 단계와, (h) 상기 제4 반도체층의 표면으로부터 적어도 상기 제4 반도체층을 관통하도록 적어도 하나의 제2 홈을 상기 제1 홈에 인접하되 이격하여 형성하는 단계와, (i) 상기 제1 반도체 영역 중 적어도 일부와 전기적으로 접속하고 상기 제4 반도체층 표면의 대략 전면 상에 제1 주전극을 형성하는 단계와, (j) 상기 제1 반도체층의 다른 쪽 주면 상에 제2 주전극을 형성하는 단계를 구비하고 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (e) 및 단계 (h)는 상기 제1 홈과 상기 적어도 하나의 제2 홈과의 홈 간의 거리가 5㎛ 이하가 되도록 실행된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (e)는 평면에서 보아 소정 방향을 따라 상기 제1 홈을 형성하는 단계를 포함하고, 상기 단계 (h)는 평면에서 보아 상기 소정 방향을 따라 상기 적어도 하나의 제2 홈을 형성하는 단계를 포함하고, 상기 단계 (d) 및 (e) 실행 후의 상기 제1 반도체 영역은 상기 제1 홈 근방에 형성되는 제1 부분 영역과, 상기 제1 홈으로부터 멀어지는 방향으로 상기 제1 부분 영역으로부터 연장하여 형성되는 제2 부분 영역을 포함하고, 상기 단계 (i)는 상기 제2 부분 영역 상에 직접 상기 제1 주전극을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, (k) 상기 제4 반도체층의 표면 내에 제1 도전형의 제2 반도체 영역을 형성하는 단계를 더 구비하고, 상기 제2 반도체 영역은 상기 제4 반도체층보다 제1 도전형의 불순물 농도가 높게 설정된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (e) 및 상기 단계 (h)는 동시에 실행된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, (l) 상기 적어도 하나의 제2 홈의 내벽에 제2 절연막을 형성하는 단계를 더 구비하고, 상기 단계 (f) 및 상기 단계 (l)은 동시에 실행된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, (m) 상기 제2 절연막을 개재하여 상기 적어도 하나의 제2 홈 내에 도전 영역을 매립하는 단계를 더 구비하고, 상기 단계 (g) 및 상기 단계 (m)은 동시에 실행된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (a)는 (a-1) 상기 제1 반도체층을 준비하는 단계와, (a-2) 상기 제1 반도체층의 한쪽 주면으로부터 에피택셜 성장시켜서 상기 제2 반도체층을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 단계 (a)는 (a-1) 상기 제2 반도체층을 준비하는 단계와, (a-2) 상기 제2 반도체층의 이면으로부터 제1 도전형의 불순물을 도입하여 상기 제2 반도체층의 하층부에 상기 제1 반도체층을 형성하는 단계를 포함한다.
[발명의 실시예]
<실시예 1>
(기본 형태)
도 1은 본 발명의 실시예 1인 CSTBT의 구조를 나타내는 단면도이다. 도 1에 도시한 바와 같이, P+기판(1) 상에 N+버퍼층(2)이 형성되며 N+버퍼층(2) 상에 N-층(3)이 형성된다.
N-층(3)의 상층부에는 N층(4)을 개재하여 P 베이스층(5)이 선택적으로 형성되어 있고, 또한 P 베이스층(5)의 표면 내에는 N+에미터 영역(6)이 선택적으로 형성된다. P 베이스층(5)은 P형의 불순물을 확산시킴으로써, N+에미터 영역(6)은 고농도의 N형의 불순물을 확산시킴으로써 각각 형성할 수 있다.
N+에미터 영역(6)에 인접하고 또한 P 베이스층(5) 및 N층(4)을 관통하여 N-층(3)의 상층부에 도달하도록 제1 홈(7)이 형성되고, 제1 홈(7) 내에 게이트 절연막(8)을 개재하여 게이트 전극(9)이 형성된다. 게이트 전극(9)은 폴리실리콘에 의해 형성된다. 게이트 절연막(8)을 개재하여 게이트 전극(9)과 대향하는 P 베이스층(5)의 영역이 채널 영역으로서 규정된다.
제1 홈(7, 7) 간에 소정수(도 1에서는 2개)의 제2 홈(11)이 형성된다. 제2 홈(11)은 P 베이스층(5) 및 N층(4)을 관통하여 N-층(3)의 상층부에 도달하도록 형성된다. 제2 홈(11) 내에 절연막(14)을 개재하여 폴리실리콘 영역(15)이 형성된다. 제2 홈(11)은 근방 영역에 N+에미터 영역(6)이 형성되어 있지 않은 점, 내부에 게이트 전극(9)이 형성되어 있지 않은 점이 제1 홈(7)과 다르다.
또, 서로 인접(하되 이격)하는 제1 홈(7) 및 제2 홈(11) 간의 트렌치 간격은 도 27 및 도 28에서 설명한 홈(37, 37) 간의 트렌치 간격과 같은 정도로 설정된다. 즉, 내압이 저하하지 않은 범위의 거리로 설정된다.
N+에미터 영역(6) 표면의 대부분 및 게이트 절연막(8) 상에 층간 절연막(10)이 형성되며, N+에미터 영역(6) 표면의 일부(상기 대부분을 제외한 부분), P 베이스층(5) 및 제2 홈(11)[절연막(14) 및 폴리실리콘 영역(15)]의 표면 상에 에미터 전극(12)이 형성되고 P+기판(1)의 이면에는 콜렉터 전극(13)이 형성된다.
즉, 에미터 전극(12)은 P 베이스층(5) 표면의 대략 전면 상에 직접 형성된다. 여기서, P 베이스층(5) 표면의 대략 전면은 제1 홈(7) 및 제2 홈(11) 사이의 P 베이스층(5)의 표면은 물론, 제2 홈(11, 11) 사이의 P 베이스층(5)의 표면을 포함하는 것을 의미한다.
이러한 구조의 실시예 1에 있어서, 에미터 전극(12)과 콜렉터 전극(13) 간에 소정의 콜렉터 전압 VCE를 설정하고, 에미터 전극(12)과 게이트 전극(9) 간에 온 상태가 되는 소정의 게이트 전압 VGE를 인가하면, P 베이스층(5)에서의 채널 영역이 N형으로 반전하고 채널이 형성된다.
이 채널을 통하여 에미터 전극(12)으로부터 전자가 N-층(3)에 주입된다. 이 주입된 전자에 의해 P+기판(1)과 N-층(3)(N+버퍼층(2)) 간이 순바이어스되며, P+기판(1)으로부터 홀이 주입되고 N-층(3)의 저항치가 대폭 내려가고 IGBT의 전류 용량이 향상된다. 이와 같이, IGBT는 P+기판(1)으로부터의 홀의 주입에 의해 N-층(3)의 저항치를 내릴 수 있다.
또한, CSTBT인 실시예 1에서는 P 베이스층(5) 하에 N층(4)을 형성함으로써, P+기판(1)으로부터의 홀이 에미터 전극(12)에 도달하는 것을 막기 때문에, P 베이스층(5) 하에 홀이 축적되며, 도 27에 도시한 TIGBT보다 온 전압을 저하시킬 수 있다.
다음에, IGBT의 온 상태로부터 오프 상태로의 동작에 대하여 설명한다. 에미터 전극(12)과 게이트 전극(9) 간에 온 상태로 인가된 게이트 전압 VGE를 "0" 또는 역 바이어스가 걸리도록 오프 상태로 변화시킨다.
그렇게 하면, N형으로 반전한 채널 영역이 P형으로 되돌아가고, 에미터전극(12)으로부터의 전자의 주입도 정지된다. 전자의 주입의 정지에 따라 P+기판(1)으로부터의 홀의 주입도 정지한다. 그 후, N-층(3)(N+버퍼층(2))에 축적되어 있는 전자와 홀은 각각 콜렉터 전극(13) 및 에미터 전극(12)으로 방출되거나 또는 서로 재결합하여 소멸한다. CSTBT의 경우도 N층(4)의 존재에 관계없이 공핍층이 형성되기 때문에 오프 특성은 TIGBT로 변하지 않는다.
이 때, P 베이스층(5) 표면의 대략 전면 상에 에미터 전극(12)이 형성되기 때문에, 오프 동작 시에 홀을 충분히 에미터 전극(12)으로 방출할 수 있는 오프 동작의 특성의 향상을 도모할 수 있다.
도 27 및 도 28에 도시한 구조의 종래의 TIGBT나 CSTBT와 비교한 경우, 게이트 전극(9)이 제1 홈(7)이 3개(제1 홈(7)+제2 홈(11)의 수)대로 1개의 비율로만 형성되어 있기 때문에, 게이트의 용량을 1/3로 하여 스위칭 동작의 고속화를 도모할 수 있다.
또한, 제1 홈(7, 7) 사이에 제2 홈(11)을 형성함으로써, 상호 인접하는 제1 홈(7), 제2 홈(11) 간의 트렌치 간격 t0은 종래와 같기 때문에 내압이 저하할 우려도 없다. 또한, CSTBT의 경우, 실동작에 기여하는 P 베이스층(5)(제1 홈(7)에 인접하여 형성되는 P 베이스층(5))의 간격을 넓게 하더라도 온 전압의 상승은 TIGBT보다 적고, 본 실시예와 같이 3배의 셀 사이즈라도 종래의 TIGBT보다 온 전압을 낮게 억제할 수 있다.
이하, 본 실시예의 CSTBT에 대한 효과를 도 29 및 도 30에 도시한 시뮬레이션 결과로부터 고찰한다. 도 29 및 도 30과 같은 CSTBT는 종래의 TIGBT의 4㎛의 셀 사이즈에 N층을 형성했을 때에 내압 저하가 일어나지 않는 구조로 설정하고 있기 때문에, 트렌치 간격이 3㎛ 이상이 되면 내압의 저하가 급격히 발생하고 있다.
트렌치 간격은 W/P(웨이퍼 프로세스) 룰로 결정되고, 현상은 5㎛ 이하로 설정하는 것이 바람직하다. 이 때, 형성하는 홈[제1 홈(7), 제2 홈(11)]의 개수와 상호 인접하는 트렌치 간격을 조정함으로써 실사용에 가장 적합한 홈과 N층(4)과의 조합 구조를 갖는 CSTBT를 얻을 수 있다.
또한, 홈 자체의 형성 폭을 제1 홈(7)과 제2 홈(11)에 있어서 동일하게 설정함으로써, 제조 시에 홈의 형성 깊이를 동일하게 하는 것을 용이하게 행할 수 있다. 홈의 형성 깊이가 크게 다르면, 형성 깊이가 보다 깊은 홈의 형성 간격에 의해 내압이 결정되게 될 우려가 있기 때문에 바람직하지 못하다. 제1 홈(7)과 제2 홈(11)과의 형성 깊이를 동일하게 함으로써 내압에 관한 설계 마진을 증대시킬 수 있다.
또한, 제2 홈(11)(절연막(14), 폴리실리콘 영역(15)) 상에는 층간 절연막을 형성하지 않고, 직접 에미터 전극(12)을 형성할 수 있기 때문에, 층간 절연막과의 마진을 고려할 필요가 없는 만큼, 제1 홈(7)과 제2 홈(11)과의 트렌치 간격을 작게 할 수 있다.
(다른 형태)
도 2는 실시예 1의 CSTBT의 다른 형태를 나타내는 단면도이다. 도 2에 도시한 바와 같이, N+버퍼층(2)이 생략되고, 그 만큼 N-층(3)의 막 두께가 두꺼워진다. 이 형태에서는, 후에 상술하지만, N-층(3)을 제조 개시층으로 하여 CSTBT를 제조할 수 있는 만큼, 제조 비용의 저감을 도모할 수 있는 효과를 발휘한다.
<실시예 2>
(제1 형태)
도 3은 본 발명의 실시예 2인 CSTBT의 제1 형태를 나타내는 평면도이다. 도 4는 도 3의 A-A 단면을 나타내는 단면도이고, 도 5는 도 3의 B-B 단면을 나타내는 단면도이다.
도 3에 도시한 바와 같이, 제1 홈(7)(게이트 절연막(8), 게이트 전극(9))이 도 3 중(평면에서 보아) 세로 방향으로 연장되어 형성된다. 마찬가지로, 제2 홈(11)(절연막(14), 폴리실리콘 영역(15))도 제1 홈(7, 7) 사이에 2개의 비율로 도 3 중 세로 방향으로 연장되어 도 3 중 세로 방향으로 형성된다.
N+에미터 영역(6)은 제1 홈(7)에 인접하여 형성되는 영역(제1 부분 영역)과, 제1 홈(7)에 인접하는 제2 홈(11)을 향하여 제1 홈(7)의 형성 방향과 수직 방향으로 연장되는 복수의 에미터 연장 영역(6a)(제2 부분 영역)을 구비하고 있다.
이들의 도 3에 도시한 바와 같이, 에미터 연장 영역(6a)의 일부를 제외한 N+에미터 영역(6) 상은 층간 절연막(19)으로 완전하게 덮어져 있고, 도 5에 도시한 바와 같이, 에미터 연장 영역(6a)의 일부 위에만 에미터 전극(12)이 직접 형성됨으로써, N+에미터 영역(6)과 에미터 전극(12)과의 전기적 접속이 행해지고 있다. 또, 다른 구성은 도 1에 도시한 실시예 1의 기본 구성과 마찬가지이기 때문에 설명을 생략한다.
실시예 2의 제1 형태는 에미터 연장 영역(6a)의 일부와 에미터 전극(12)이 접촉함으로써, N+에미터 영역(6)과 에미터 전극(12)이 전기적으로 접속되는 구성을 채용하기 때문에 기생 BIP-Tr의 동작을 억제할 수 있다.
CSTBT의 동작을 고려하면, 에미터 전극(12)으로부터 전자 전류가 흐르는 경우, 에미터 전극(12)과 접한 에미터 연장 영역(6a)의 일부로부터 제1 홈(7)을 따라 평면 방향으로 흐른 후, 제1 홈(7) 근방의 N+에미터 영역(6)을 통과하여 에미터 전류가 흐른다. 이 때문에, 에미터 전류에 의해서 N+에미터 영역(6) 내에 전압 강하가 생긴다.
이 N+에미터 영역(6)에서의 전압 강하는 N+에미터 영역(6)을 흐르는 전류량의 증가와 함께 커진다. 즉, N+에미터 영역(6) 내에서 대전류가 흐르는 영역에서는 높은 전압이 발생하고, 이 전압은 N+에미터 영역(6)을 흐르는 전류를 억제한다. 이상의 메카니즘으로 CSTBT 전체를 흐르는 에미터 전류가 균일해지며, 대전류가 흐르기 어렵게 함으로써 기생 BIP-Tr의 온 동작을 억제할 수 있다.
한편, 도 1에 도시한 실시예 1의 기본 구성으로는 도 27 및 도 28에 도시한종래의 TIGBT 및 CSTBT에 비하여 게이트 전극(9) 및 N+에미터 영역(6)의 형성 영역을 작게 하고 있기 때문에, 상기한 메카니즘이 효율적으로 기능하기 어렵고, 에미터 전류의 불균일이 생기기 쉬운 구조로 되어 있다.
이것과 비교하여, 실시예 2의 제1 형태는 에미터 연장 영역(6a)의 일부 위에만 에미터 전극(12)을 직접 형성함으로써, 평면 방향에서의 에미터 전류 경로를 형성할 수 있는 만큼, 에미터 전류가 균일하게 흐르기 쉬운 구조로 하고 있기 때문에, 실시예 1에 비하여 상기한 메카니즘이 효율적으로 기능하기 때문에, 기생 BIP-Tr의 온 동작을 효과적으로 억제할 수 있다.
(제2 형태)
도 6은 본 발명의 실시예 2인 CSTBT의 제2 형태를 나타내는 평면도이다. 도 7은 도 6의 A-A 단면을 나타내는 단면도이다. 또한, 도 8의 도 6의 B-B 단면은 나타내는 단면도이다.
도 6에 도시한 바와 같이, N+에미터 영역(6)은 인접하는 제2 홈(11)을 향하여, 제1 홈(7)의 형성 방향과 수직 방향으로 연장되는 영역(제2 부분 영역)과, 제2 부분 영역으로부터 더 연장되어 제2 홈(11)에 인접하여 형성되는 영역(제3 부분 영역)으로 이루어지는 에미터 연장 영역(6b)을 갖고 있다.
이들의 도면에 도시한 바와 같이, 에미터 연장 영역(6b)의 대부분을 제외한 N+에미터 영역(6) 상에 완전하게 덮어서 층간 절연막(19)이 형성되어 있고, 도 8에 도시한 바와 같이, 에미터 연장 영역(6b) 대부분의 위에 에미터 전극(12)이 직접형성됨으로써 N+에미터 영역(6)과 에미터 전극(12)과의 전기적 접속을 도모하고 있다. 다른 구성은 도 3 내지 도 5에 도시한 제1 형태와 마찬가지이기 때문에 설명을 생략한다.
제2 형태의 에미터 연장 영역(6b)은 제1 형태의 에미터 연장 영역(6a)과 비교하여, 제2 홈(11)에 인접하여 더 형성되어 있는 제3 부분 영역을 갖는 점이 다르다. 즉, 에미터 연장 영역(6b) 쪽이 에미터 연장 영역(6a)보다도 에미터 전극(12)과의 전기적으로 접속을 행하는 컨택트 면적을 넓게 취할 수 있다.
그 결과, 에미터 전극(12)과 N+에미터 영역(6)과의 컨택트 저항을 낮게 억제할 수 있기 때문에, 온 전압을 낮게 할 수 있는 효과를 발휘한다. 또한, 가령 온 전압이 낮아지지 않는 경우라도, 에미터 전극(12)과 N+에미터 영역(6)과의 컨택트 저항의 변동을 억제할 수 있다. 덧붙여서, 도 1에 도시한 실시예 1에 비하여 상기 메카니즘이 유효하게 기능하기 때문에 우수한 기생 BIP-Tr 억제 기능을 갖고 있다.
(제3 형태)
도 9는 본 발명의 실시예 2인 CSTBT의 제3 형태를 나타내는 평면도이다. 또, 도 9의 A-A 단면은 도 4와 마찬가지이고, 도 9의 B-B 단면은 에미터 연장 영역(6a)을 에미터 연장 영역(6c)으로 치환한 점을 제외하고 도 5와 마찬가지이며, 도 9의 C-C 단면은 에미터 연장 영역(6b)을 에미터 연장 영역(6c)으로 치환한 점을 제외하고 도 7과 마찬가지이다.
도 9에 도시한 바와 같이, N+에미터 영역(6)은 인접하는 제2 홈(11)을 향하여 제1 홈(7)의 형성 방향과 수직 방향으로 연장되는 영역(제2 부분 영역)과, 제2 부분 영역으로부터 제2 홈(11)에 인접하여 일부 연장되어 형성되는 영역(제3 부분 영역)으로 이루어지는 복수의 에미터 연장 영역(6c)을 갖고 있다.
제3 형태는 에미터 연장 영역(6c)의 대부분을 제외한 N+에미터 영역(6) 상을 완전히 덮어서 층간 절연막(19)이 형성되어 있고, 에미터 연장 영역(6c) 대부분의 위에 에미터 전극(12)이 직접 형성된다. 다른 구성은 도 3 내지 도 5에 도시한 제1 형태와 마찬가지이기 때문에, 설명을 생략한다.
제3 형태의 에미터 연장 영역(6c)은 제1 형태의 에미터 연장 영역(6a)과 비교하여, 제2 홈(11)에 인접하고 또한 일부 형성되어 있는 영역(제3 부분 영역)을 갖는 점이 다르다. 즉, 에미터 연장 영역(6c) 쪽이 에미터 연장 영역(6a)보다도 에미터 전극(12)과의 전기적으로 접속을 행하는 컨택트 면적을 넓게 취할 수 있기 때문에, 에미터 전극(12)과 N+에미터 영역(6)과의 컨택트 저항의 저감화를 도모할 수 있다.
또한, 제3 형태의 에미터 연장 영역(6c)은 제2 형태의 에미터 연장 영역(6b)과 비교하여, 제2 홈(11)에 인접하는 영역(제3 부분 영역)을 좁게 억제함으로써, P 베이스층(5)과 에미터 전극(12)과의 전기적으로 접속을 행하는 컨택트 면적을 넓게 취할 수 있는 만큼, 에미터 전극(12)에 홀을 흘려 보낼 수 있어 기생 BIP-Tr의 온 동작을 억제할 수 있다는 이점을 갖는다.
즉, 제3 형태는 기생 BIP-Tr의 동작 억제와 에미터 전극(12)과 N+에미터 영역(6)과의 컨택트 저항의 저감화를 균형있게 행할 수 있다.
또, 기생 BIP-Tr의 동작 억제와 에미터 전극(12)과 N+에미터 영역(6)과의 컨택트 저항의 저감화를 고려하여, 상술한 제1 내지 제3 형태 각각의 구조를 보다 최적화함으로써, 실사용에 최적의 N+에미터 영역(6)의 구조를 갖는 것이 가능해진다.
<실시예 3>
(제1 형태)
도 10은 본 발명의 실시예 3인 CSTBT의 제1 형태의 구조를 나타내는 단면도이다. 도 10에 도시한 바와 같이, 에미터 전극(12)과의 컨택트면이 되는 P 베이스층(5)의 표면 내에 P+확산 영역(16)이 형성되어 있다. 다른 구성은 도 1에 도시한 실시예 1의 기본 구성과 마찬가지이기 때문에, 설명은 생략한다.
실시예 3의 제1 형태의 기본 동작은 실시예 1과 마찬가지이지만, 실시예 2의 CSTBT와 마찬가지로, 실시예 1의 CSTBT보다 기생 BIP-Tr이 동작하기 어렵다는 효과를 발휘하고 있다.
즉, P+확산 영역(16)을 형성함으로써 P+기판(1)으로부터 주입된 홀을 P+확산 영역(16)을 통해서 에미터 전극(12)에 유입시키는 것이 가능해지며, 에미터 전극(12)과 P+확산 영역(16) 간의 컨택트 저항을 내릴 수 있기 때문에, 기생 BIP-Tr 동작을 억제할 수 있다.
(제2 형태)
도 11은 실시예 3의 제2 형태의 구조를 나타내는 단면도이다. 도 11에 도시한 바와 같이, 에미터 전극(12)과의 컨택트면이 되는 P 베이스층(5)의 표면 내에 P+확산 영역(17)이 형성되어 있다.
P+확산 영역(17)의 P형의 불순물 농도는 N+에미터 영역(6)의 N형 불순물 농도보다 높게 설정하고 있다. 이 때문에, N+에미터 영역(6)의 사이드 확산에 의한 N+에미터 영역(6)의 형성 면적의 증가를 억제할 수 있고 장치의 미세화를 도모할 수 있다.
그 결과, 제2 형태는 상호 인접하는 홈[제1 홈(7), 제2 홈(11)] 간의 트렌치 간격은 제1 형태의 트렌치 간격 t1보다 좁은 트렌치 간격 t2로 할 수 있어, 셀 사이즈를 축소할 수 있고 또한 설계 마진을 크게 할 수 있다.
<실시예 4>
도 12 내지 도 20은 본 발명의 실시예 4인 CSTBT의 제조 방법을 나타내는 단면도이다. 또, 실시예 4의 제조 방법은 도 1에 도시한 CSTBT와 등가인 구조를 제조하는 공정을 나타내고 있다.
우선, 도 12에 도시한 바와 같이, N-층(3)이 되는 N형 실리콘을 갖는 기재(23)를 준비한다. 또, 기재(23)는 도 1에 도시한 P+기판(1), N+버퍼층(2) 및 N-층(3)을 포함하는 구성을 의미한다. 여기서는, 설명의 형편 상, N-층(3)에 상당하는 영역만 나타내고 있다.
다음에, 도 13에 도시한 바와 같이, 기재(23)의 표면으로부터 N형 불순물을 전면에 주입한 후, 확산함으로써 기재(23)의 상층부에 N층(4)을 형성한다.
그리고, 도 14에 도시한 바와 같이, N층(4)의 표면으로부터 P형 불순물을 전면에 주입한 후, 확산함으로써 N층(4)의 상층부에 P 베이스층(5)을 형성한다.
다음에, 도 15에 도시한 바와 같이, P 베이스층(5)의 표면으로부터 N형 불순물을 선택적으로 주입한 후, 확산함으로써 N+에미터 영역(6)을 형성한다.
그리고, 도 16에 도시한 바와 같이, N+에미터 영역(6)의 중심부, P 베이스층(5) 및 N층(4)을 관통하여 기재(23)의 상층부에 걸쳐서 제1 홈(7)을 형성함과 함께, N+에미터 영역(6)이 형성되어 있지 않은 P 베이스층(5) 및 N층(4)을 관통하여 제2 홈(11)을 형성한다. 이 때, 제1 홈(7)과 제2 홈(11)을 인접하되 이격시켜 동일한 형성 폭으로 형성함으로써, 용이하게 동일한 깊이로 형성할 수 있다. 이와 같이, 제1 홈(7)과 제2 홈(11)을 동시에 형성함으로써, 효율적인 제조가 가능해진다.
그 후, 도 17에 도시한 바와 같이, 제1 홈(7) 및 제2 홈(11)의 내벽면을 포함하는 전면에 절연막(18)을 형성한다.
그리고, 도 18에 도시한 바와 같이, 전면에 도전체인 폴리실리콘을 퇴적한 후, 에칭 처리를 실시함으로써, 제1 홈(7) 내에 게이트 전극(9)을, 제2 홈(11) 내에 폴리실리콘 영역(15)을 각각 동시에 형성한다. 이와 같이, 게이트 전극(9) 및 폴리실리콘 영역(15)을 동일 재료로 동시에 형성함으로써, 게이트 전극(9) 및 폴리실리콘 영역(15)을 효율적으로 형성할 수 있다.
그 후, 도 19에 도시한 바와 같이, 전면에 절연막을 형성한 후에 선택적으로 에칭 처리를 행하여, 제1 홈(7) 및 N+에미터 영역(6) 상의 대부분의 영역 위에 층간 절연막(10)을 형성한다.
이 때, 게이트 절연막(8) 및 절연막(14)이 완성된다. 이와 같이, 도 17 및 도 19에 도시한 공정에 의해 게이트 절연막(8) 및 절연막(14)을 동시에 형성함으로써, 게이트 절연막(8) 및 절연막(14)을 효율적으로 형성할 수 있다.
다음에, 도 20에 도시한 바와 같이, 전면[N+에미터 영역(6)의 표면을 포함한다]에 에미터 전극(12)을 형성한다. 따라서, 에미터 전극(12)은 N+에미터 영역(6)의 일부 및 P 베이스층(5) 표면의 대략 전면 상에 직접 형성된다.
그리고, 도시하지 않았지만, 기재(23)의 이면에 콜렉터 전극을 형성함으로써, 실시예 1의 기본 구성의 CSTBT가 완성된다.
또, 실시예 1의 다른 형태에서 나타내는 구조를 얻는 경우, 기재(23)는 P+기판(1) 및 N-층(3)으로 이루어지는 구성으로 하면 된다.
또, 실시예 2의 제1 내지 제3 형태에서 나타내는 구조를 얻는 경우, 예를 들면 도 18에 도시한 공정 시에 제1 내지 제3 형태에 대응하는 N+에미터 영역(6)을 형성하고, 도 19에 도시한 공정에서 층간 절연막(10)을 대신하여 층간 절연막(19)을 형성하면 된다. 제2 및 제3 형태의 경우, 도 19에 도시한 공정 시에 에미터 연장 영역(6b, 6c) 일부에 인접하여 제2 홈(11)을 형성하게 된다.
또한, 실시예 3의 제1 및 제2 형태에서 나타내는 구조를 얻는 경우, 예를 들면 도 18에 도시한 공정과 도 19에 도시한 공정 사이에 P+확산 영역(16) 및 P+확산 영역(17)을 형성하는 공정을 삽입하면 된다.
<실시예 5>
도 21 내지 도 23은 도 12에 도시한 기재(23)를 제조하는 방법을 나타내는 설명도이다.
우선, 도 21에 도시한 바와 같이 P형 실리콘 기판 등의 P+기판(1)을 준비한다.
그리고, 도 22에 도시한 바와 같이, P+기판(1)의 이면(도 22에서는 상부)에 예를 들면 에피택셜 성장에 의해 N-층(3)이 되는 N형 실리콘층을 형성한다. 그 결과, P+기판(1) 및 N-층(3)으로 이루어지는 기재(23)를 얻을 수 있다.
그 후, 도 12 내지 도 20에 도시한 실시예 4의 공정을 거쳐서 N-층(3)의 상층부에 IGBT의 셀을 형성하고, 그 후 P+기판(1)의 이면(도 22에서는 상부)에 콜렉터 전극을 형성하여 TIGBT를 완성할 수 있다(도시하지 않음).
또, 도 21의 공정 후, 도 23에 도시한 바와 같이, P+기판(1)의 이면(도 23에서는 상부)에 에피택셜 성장 등에 의해 N+버퍼층(2) 및 N-층(3)을 순차 형성함으로써, P+기판(1), N+버퍼층(2) 및 N-층(3)으로 이루어지는 기재(23)를 얻을 수 있다.
이와 같이, 실시예 5에서는 에피택셜 성장에 의해 N-층(3)을 형성하였기 때문, N-층(3)의 불순물 농도, 막 두께를 제어성 좋게 형성할 수 있다.
<실시예 6>
도 24 및 도 25는 도 2에 도시한 구조와 등가인 CSTBT를 얻기 위한 실리콘 기판의 제조 방법을 나타내는 단면도이다.
우선, 도 24에 도시한 바와 같이 N-층(3)을 준비한다.
그리고, 도 25에 도시한 바와 같이, N-층(3)의 이면에 P형 불순물을 주입한 후 확산하는 등에 의해 P+기판(1)이 되는 P형 실리콘층(21)을 얻는다. 그 결과,N-층(3) 및 P형 실리콘층(21)으로 이루어지는 기재(23)를 얻을 수 있다.
그 후, 도 12 내지 도 20에 도시한 실시예 4의 공정을 거쳐서 N-층(3)의 상층부에 IGBT의 셀을 형성하고, 그 후 P형 실리콘층(21)의 이면에 콜렉터 전극을 형성하여 TIGBT를 완성한다(도시하지 않음).
또, 도 24, 도 25에 도시한 공정은 도 12 내지 도 20에 도시한 실시예 4의 공정을 도중에 삽입하는 것도 가능하다.
또한, 도 25의 공정 후, 도 26에 도시한 바와 같이, 기재(23)의 이면으로부터 얕게 N형 불순물을 주입한 후 확산 처리를 함으로써, 기재(23)의 하층에 N+버퍼층(2)을 형성한 후, P형 실리콘층(21)을 형성함으로써, P형 실리콘층(21), N+버퍼층(2) 및 N-층(3)으로 이루어지는 기재(23)를 얻을 수 있다.
<기타>
또, 상기 실시예 1 내지 실시예 6에서는 NMOS 구조의 IGBT(CSTBT)에 대하여 진술하였지만, PMOS 구조의 IGBT에 대해서도 적용 가능한 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는, 제어 전극을 내부에 갖는 제1 홈과 제어 전극을 내부에 갖지 않는 적어도 하나의 제2 홈을 혼재하여 형성함으로써, 제어 전극에 부수하는 용량을 작게 할 수 있다.
이 때, 충분한 내압을 유지할 수 있을 정도로 제1 홈과 적어도 하나의 제2홈 간의 거리를 설정함으로써, 내압의 저하도 충분히 억제할 수 있다. 덧붙여서, 제3 반도체층의 존재에 의해 온 전압의 상승도 충분히 억제할 수 있다.
또한, 제4 반도체층 표면의 대략 전면 상에 제1 주전극이 형성되기 때문에, 제4 반도체층과 제1 주전극 간에 캐리어를 양호하게 흘려 보낼 수 있고 동작 특성의 향상을 도모할 수 있다.
그 결과, 본 발명에 따른 반도체 장치는 온 전압, 내압 등을 포함하는 동작 특성에 악영향을 미치지 않고, 제어 전극에 부수하는 용량의 증대를 최소한으로 억제할 수 있다.
본 발명에 따른 반도체 장치는, 제1 홈 및 적어도 하나의 제2 홈 사이의 거리를 5㎛ 이하로 함으로써 충분한 내압을 유지할 수 있다.
본 발명에 따른 반도체 장치의 제1 주전극은 제2 부분 영역 상에 직접 형성됨으로써 제1 반도체 영역과 전기적으로 접속을 행하기 때문에, 제1 반도체 영역, 제4 반도체층 및 제3 반도체층으로 이루어지는 기생 바이폴라 트랜지스터가 동작하는 것을 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치의 제1 주전극은, 또한 제3 부분 영역 상에 직접 형성됨으로써 전기적으로 접속을 행하기 때문에, 제1 주전극과 제1 반도체 영역과의 컨택트 저항을 보다 낮게 할 수 있다.
본 발명에 따른 반도체 장치의 복수의 제3 부분 영역은 적어도 하나의 제2 홈의 근방에 선택적으로 형성되기 때문에, 상기 기생 바이폴라 트랜지스터의 동작 억제와 상기 컨택트 저항의 저감화를 균형있게 행할 수 있다.
본 발명에 따른 반도체 장치의 제4 반도체층보다 제1 도전형의 불순물 농도가 높은 제2 반도체 영역에 의해, 제4 반도체층과 제1 주전극 간의 컨택트 저항을 낮게 할 수 있기 때문에, 상기 기생 바이폴라 트랜지스터의 동작을 억제할 수 있다.
본 발명에 따른 반도체 장치의 제2 반도체 영역의 제1 도전형의 불순물 농도는 제1 반도체 영역의 제2 도전형의 불순물 농도보다 높게 설정되기 때문에, 제1 반도체 영역의 형성 시에 그 확산 정도를 억제할 수 있는 만큼, 장치의 미세화를 도모할 수 있다. ,
본 발명에 따른 반도체 장치에 있어서, 하나의 제1 홈에 대하여 복수의 제2 홈이 배열되기 때문에, 이 배열을 반복하여 형성함으로써, 2개의 제1 홈 간에 복수의 제2 홈이 배치되게 형성할 수 있기 때문에, 제1 홈 간의 홈간 거리에 관한 설계 마진의 증대를 도모할 수 있다.
본 발명에 따른 반도체 장치는, 제1 홈 및 적어도 하나의 제2 홈의 형성 깊이를 동일하게 함으로써 내압에 관한 설계 마진을 증대시킬 수 있다.
본 발명에 따른 반도체 장치는, 제1 홈 및 적어도 하나의 제2 홈의 형성폭을 동일하게 함으로써, 제1 홈 및 적어도 하나의 제2 홈을 동시에 형성할 때, 용이하게 제1 홈 및 적어도 하나의 제2 홈을 동일한 깊이로 형성할 수 있다.
본 발명에 따른 반도체 장치는, 적어도 하나의 제2 홈의 내벽 상에 제2 절연막이 형성되기 때문에, 제1 및 제2 절연막을 동시에 형성하면, 제1 및 제2 절연막을 제1 홈 및 적어도 하나의 제2 홈의 내벽 상에 각각 효율적으로 형성할 수 있다.
본 발명에 따른 반도체 장치는, 제2 절연막을 개재하여 적어도 하나의 제2 홈 내에 매립된 도전 영역을 더 구비하기 때문에, 제어 전극과 도전 영역을 동일 재질로 동시에 형성하면, 제어 전극 및 도전 영역을 제1 홈 및 적어도 하나의 제2 홈 내에 각각 효율적으로 형성할 수 있다.
본 발명에 따른 반도체 장치의 제1 주전극은 도전 영역 상에 직접 형성되기 때문에, 전극 영역 및 그 근방 상을 덮는 절연막 등의 마진을 고려할 필요가 없는 만큼, 제1 홈 및 적어도 하나의 제2 홈 사이의 거리를 작게 할 수 있다.
본 발명에 따른 반도체 장치는, 제2 도전형의 불순물 농도가 제2 반도체층보다 높은 제6 반도체층의 존재에 따라 제2 반도체층의 두께를 얇게 형성할 수 있는 만큼, 온 전압의 저하 등, 동작 특성의 향상을 도모할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법으로 제조되는 반도체 장치는, 제어 전극을 내부에 갖는 제1 홈과 제어 전극을 내부에 구비하지 않은 적어도 하나의 제2 홈을 혼재시켜서 형성함으로써, 제어 전극에 부수하는 용량을 작게 할 수 있다.
이 때, 제1 홈 및 적어도 하나의 제2 홈 사이의 거리가 충분한 내압을 유지할 수 있을 정도가 되도록 단계 (e) 및 단계 (h)를 실행함으로써, 내압의 저하도 충분히 억제할 수 있다. 덧붙여서, 단계 (c)에서 형성되는 제3 반도체층의 존재에 의해 온 전압의 상승도 충분히 억제할 수 있다.
또한, 단계 (i)에서 제4 반도체층 표면의 대략 전면 상에 제1 주전극을 형성함으로써, 제4 반도체층과 제1 주전극 간에 캐리어를 양호하게 흘려 보낼 수 있기때문에, 동작 특성의 향상을 도모할 수 있다.
그 결과, 본 발명에 따른 반도체 장치의 제조 방법은, 온 전압, 내압 등의 동작 특성에 악영향을 미치지 않고, 제어 전극에 부수하는 용량의 증대를 최소한으로 억제할 수 있는 반도체 장치를 제조할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법으로 제조되는 반도체 장치는, 제1 홈 및 적어도 하나의 제2 홈 간의 거리를 5㎛ 이하로 함으로써 충분한 내압을 유지할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (i)에 있어서, 제2 부분 영역 상에 직접 제1 주전극을 형성하여, 제1 주전극과 제1 반도체 영역과의 전기적으로 접속을 행하기 때문에, 제1 반도체 영역의 제2 부분 영역의 존재에 의해 제1 반도체 영역, 제4 반도체층 및 제3 반도체층으로 이루어지는 기생 바이폴라 트랜지스터가 동작하는 것을 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (k)에 있어서, 제4 반도체층의 표면 내에 제4 반도체층보다 제1 도전형의 불순물 농도가 높은 제1 도전형의 제2 반도체 영역을 형성하고 있다.
따라서, 제2 반도체 영역에 의해서, 제4 반도체층과 제1 주전극 간의 컨택트 저항을 낮게 할 수 있기 때문에, 상기 기생 바이폴라 트랜지스터의 동작을 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (e) 및 단계 (h)를 동시에 실행함으로써, 제1 홈 및 적어도 하나의 제2 홈을 효율적으로 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (f) 및 단계 (l)을 동시에 실행함으로써, 제1 홈 및 적어도 하나의 제2 홈의 내벽 상에 제1 및 제2 절연막을 효율적으로 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (g) 및 단계 (m)을 동시에 실행함으로써, 제1 홈 및 적어도 하나의 제2 홈 내에 제어 전극 및 도전 영역을 효율적으로 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (a-2)에 있어서, 에피택셜 성장에 의해 제2 반도체층을 형성하였기 때문에, 제2 반도체층의 불순물 농도, 막 두께를 제어성 좋게 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 단계 (a-2)에 있어서, 제2 반도체층의 이면으로부터 제1 도전형의 불순물을 도입하여 제1 반도체층을 형성하였기 때문에, 비교적 염가로 제조할 수 있다.

Claims (2)

  1. 한쪽 주면 및 다른 쪽 주면을 갖는 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 한쪽 주면 상에 형성된 제2 도전형의 제2 반도체층과,
    상기 제2 반도체층 상에 형성된 제2 도전형의 제3 반도체층과,
    상기 제3 반도체층 상에 형성된 제1 도전형의 제4 반도체층과,
    상기 제4 반도체층의 표면으로부터 적어도 상기 제4 반도체층을 관통하도록 배열하여 형성되는 제1 홈 및 적어도 하나의 제2 홈과,
    상기 제1 홈에 인접하여 상기 제4 반도체층의 표면 내에 선택적으로 형성된 제2 도전형의 제1 반도체 영역과,
    상기 제1 홈의 내벽 상에 형성된 제1 절연막과,
    상기 제1 절연막을 개재하여 상기 제1 홈 내에 매립된 제어 전극 - 상기 제어 전극은 상기 적어도 하나의 제2 홈 내에는 형성되지 않음 - 과,
    상기 제1 반도체 영역 중 적어도 일부와 전기적으로 접속하고 또한 상기 제4 반도체층 표면의 대략 전면 상에 형성된 제1 주전극과,
    상기 제1 반도체층의 다른 쪽 주면 상에 형성된 제2 주전극
    을 포함하는 반도체 장치.
  2. (a) 한쪽 주면 및 다른 쪽 주면을 구비하고 제1 도전형의 제1 반도체층과 상기 제1 반도체층의 한쪽 주면 상에 형성된 제2 도전형의 제2 반도체층을 포함하는기재를 준비하는 단계와,
    (b) 상기 제2 반도체층 상에 제2 도전형의 제3 반도체층을 형성하는 단계와,
    (c) 상기 제3 반도체층 상에 제1 도전형의 제4 반도체층을 형성하는 단계와,
    (d) 상기 제4 반도체층의 표면 내에 제2 도전형의 제1 반도체 영역을 선택적으로 형성하는 단계와,
    (e) 상기 제4 반도체층의 표면으로부터 적어도 상기 제1 반도체 영역 및 상기 제4 반도체층을 관통하도록 제1 홈을 선택적으로 형성하는 단계와,
    (f) 상기 제1 홈의 내벽 상에 제1 절연막을 형성하는 단계와,
    (g) 상기 제1 절연막을 개재하여 상기 제1 홈 내에 매립하여 제어 전극을 형성하는 단계와,
    (h) 상기 제4 반도체층의 표면으로부터 적어도 상기 제4 반도체층을 관통하도록 적어도 하나의 제2 홈을 상기 제1 홈에 인접하되 이격하여 형성하는 단계와,
    (i) 상기 제1 반도체 영역 중 적어도 일부와 전기적으로 접속하고, 또한 상기 제4 반도체층 표면의 대략 전면 상에 제1 주전극을 형성하는 단계와,
    (j) 상기 제1 반도체층의 다른 쪽 주면 상에 제2 주전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
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