CN113178474A - 半导体器件及其制作方法、及电子设备 - Google Patents

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Abstract

本申请提供一种半导体器件及其制作方法、及电子设备。半导体器件包括漂移区、第一电极结构和第二电极结构，第一电极结构和第二电极结构位于漂移区的同侧。第一电极结构包括第一绝缘层和第一电极，第一绝缘层位于第一电极的***，第二电极结构包括第二绝缘层和第二电极，第二绝缘层位于第二电极的***，第一电极和第二电极之间设有缓冲结构，缓冲结构用于增加导通时载流子在漂移区的积累。本申请通过在第一电极和第二电极之间设置缓冲结构，缓冲了半导体器件导通时漂移区存储的载流子的流动，提高漂移区载流子的浓度，有利于降低半导体器件的导通压降。

Description

半导体器件及其制作方法、及电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、及电子设备。
背景技术
半导体器件作为电力电子技术的核心器件由于其具有简单的栅驱动且驱动功率小、及输入阻抗低、稳定性好等优点而广泛应用于交通、通信、家用电器、航天等各种高功率领域。
目前，半导体器件的导通压降问题是限制半导体器件性能优化的关键，半导体器件的导通压降大会增大半导体器件工作时的损耗，不利于半导体器件的性能优化。
因此，如何降低半导体器件的导通压降以提高半导体器件的性能应为业界的研发方向。
发明内容
本申请提供一种半导体器件及其制作方法、及电子设备，能够降低半导体器件的导通压降以优化半导体器件的性能。
第一方面，本申请提供一种半导体器件，包括漂移区、第一电极结构和第二电极结构，所述第一电极结构和所述第二电极结构位于所述漂移区的同侧。半导体器件通常为多层的功能层层叠设置而形成的结构，第一电极结构和第二电极结构位于漂移区的同侧是指在多层的功能层层叠的方向上，漂移区设有相对的顶部和底部，电子从漂移区的顶部流向漂移区的底部，空穴从漂移区的底部流向漂移区的顶部，第一电极结构和第二电极结构都设置在漂移区的顶部。所述第一电极结构包括第一绝缘层和第一电极，所述第一绝缘层位于所述第一电极的***，所述第二电极结构包括第二绝缘层和第二电极，所述第二绝缘层位于所述第二电极的***，所述第一电极和所述第二电极之间设有缓冲结构，所述半导体器件导通时，所述缓冲结构用于增加载流子在所述漂移区的积累。可以理解地，载流子可以为电子，载流子也可以为空穴。
在半导体器件导通时，缓冲结构用于增加载流子在所述漂移区的积累可以理解为在半导体器件导通时，漂移区存储的载流子可以从缓冲结构通过但是不会集中地全部从缓冲结构通过，缓冲结构起到缓冲载流子通过的作用，也即增加了载流子在漂移区的积累，或者，在半导体器件导通时，缓冲结构用于增加载流子在所述漂移区的积累也可以理解为在半导体器件导通时，漂移区存储的载流子不会从缓冲结构通过，也即缓冲结构阻挡载流子从第一电极和第二电极之间通过，这样载流子就少了一条流动的通路，减缓了漂移区存储的载流子的流动，也即缓冲结构增加了载流子在漂移区的积累。
本申请通过在第一电极和第二电极之间设置缓冲结构，缓冲了半导体器件导通时漂移区存储的载流子的流动，也即增加了载流子在漂移区的积累，有利于降低半导体器件的导通压降。具体而言，在半导体器件导通的过程中，空穴和电子会在漂移区积累，因此漂移区会存储空穴和电子，漂移区存储的空穴需要不断的向漂移区的顶部流动，并继续通过漂移区顶部层叠设置的其他功能层，以形成电流。然而大量的空穴从漂移区流动至其他功能层后，漂移区存储的空穴减少，这样会增加半导体器件的导通压降。缓冲结构设置在第一电极和第二电极之间，也即缓冲结构设置在漂移区的顶部，这样在半导体器件导通时可以起到缓冲漂移区存储的空穴流动的作用，以增加载流子在漂移区的积累，降低半导体器件的导通压降，优化半导体器件的性能。
可以理解地，漂移区存储的载流子可以从缓冲结构通过但是不会集中地全部从缓冲结构通过的情况下，在半导体器件导通时，缓冲结构缓冲了半导体器件漂移区存储的载流子的流动，提高漂移区载流子的浓度，有利于降低半导体器件的导通压降，在半导体器件关断时，载流子可以从缓冲结构通过，加速了载流子的抽取，有利于提高半导体器件的关断速度，减少半导体器件的关断损耗。
一种可能的实施方式中，所述半导体器件包括发射极，所述第一电极结构和所述第二电极结构位于所述发射极和所述漂移区之间且间隔设置，所述第一电极结构和所述第二电极结构之间设有第一沟道结构，所述第一沟道结构连接在所述发射极和所述漂移区之间；所述半导体器件导通时，所述第一沟道结构能够增加所述载流子在所述漂移区的积累；所述第一沟道结构与所述第一绝缘层和所述第二绝缘层共同构成所述缓冲结构。第一电极结构和第二电极结构间隔设置时，在半导体器件导通后，漂移区存储的载流子可以从缓冲结构通过(也即漂移区存储的载流子可以从第一电极和第二电极之间通过)但是不会集中地全部从缓冲结构通过，缓冲结构起到缓冲载流子流动的作用，提高漂移区存储的载流子的浓度，有利于降低半导体器件的导通压降。在半导体器件关断时，载流子可以从第一沟道结构通过，加速了载流子的抽取，有利于提高半导体器件的关断速度，减少半导体器件的关断损耗。
一种可能的实施方式中，所述第一沟道结构包括层叠设置的缓冲层和电荷层，所述缓冲层位于所述漂移区和所述电荷层之间，所述电荷层为P型半导体，所述缓冲层为N型半导体，所述缓冲层与所述第一绝缘层和所述第二绝缘层共同构成所述缓冲结构。缓冲层与第一绝缘层接触且缓冲层与第二绝缘层接触，也即缓冲层位于第一电极结构和第二电极结构之间。缓冲层在第一电极的底部和第二电极的底部所在的一侧时，缓冲层底部的电场大于第一电极的底部的电场和第二电极的底部的电场，电场主要集中在缓冲层的底部，缓冲层容易被击穿，而本实施例中通过设置缓冲层位于第一电极和第二电极之间，第一电极底部的电场和第二电极底部的电场大于缓冲层底部的电场，电场主要集中在第一电极的底部和第二电极的底部，这样缓冲层则不易被击穿。
在半导体器件导通时，缓冲结构主要用于缓冲漂移区存储的空穴的流动，空穴由P型半导体产生，空穴在N型半导体内流动会受到阻碍，因此为了缓冲空穴的流动，缓冲层设置为N型半导体，这样可以有效缓冲空穴的流动，以降低半导体器件的导通压降，优化半导体器件的性能。缓冲层的杂质的掺杂浓度是可调节的，通过改变缓冲层的杂质的掺杂浓度可以改变第一电极结构和第二电极结构之间的第一沟道结构的开启电压，开启电压的改变可以调节空穴的抽取速度，以改善半导体器件的导通压降和关断损耗之间的折中关系。
一种可能的实施方式中，所述第一沟道结构还包括接触层，所述接触层位于所述电荷层和所述发射极之间，所述接触层的杂质掺杂浓度大于所述电荷层的杂质掺杂浓度，所述接触层与所述发射极接触。电荷层的杂质掺杂浓度较低，电荷层直接与发射极接触，会导致接触电阻较大，本实施例通过设置接触层的杂质掺杂浓度大于电荷层的杂质掺杂浓度，这样接触层与发射极接触时可以减小接触电阻，降低半导体器件的开关损耗、功能损耗等。
一种可能的实施方式中，所述第一电极与所述发射极电连接，所述第二电极与所述发射极绝缘连接。具体地，第一电极包括相对设置的第一底部和第一顶部，及相对设置的第一侧部和第二侧部，第一绝缘层包围第一侧部、第一底部及第二侧部，第一顶部与发射极电连接；第二电极包括相对设置的第二底部和第二顶部，及相对设置的第三侧部和第四侧部，第二绝缘层包围第三侧部、第二底部和第四侧部，第二顶部与发射极绝缘连接。第一电极的第一底部邻近漂移区设置，第一电极的第一顶部与发射极接触且与发射极电连接，第一电极的第一顶部与发射极电连接可以理解为第一电极的第一顶部与发射极不是绝缘的。第一电极可以与发射极等电位，这样有利于降低半导体器件的密勒电容，提高半导体器件的开关速度，降低半导体器件的开关损耗。第二电极的第二底部邻近漂移区设置，第二电极的第二顶部与发射极绝缘连接是指第二电极的第二顶部与发射极之间是绝缘的，具体地，第二电极的第二顶部与发射极之间可以设置绝缘介质层，以实现第二电极与发射极绝缘连接，此外第二电极的第二顶部与发射极也可以通过其他方式实现绝缘连接。
一种可能的实施方式中，所述第一电极结构和所述第二电极结构接触，局部的所述第一绝缘层和局部的所述第二绝缘层在所述第一电极和所述第二电极之间互连为一体且构成所述缓冲结构。换言之，第一绝缘层与第二绝缘层接触。第一电极背离第二电极的一侧为第一侧部，第一电极邻近第二电极的一侧为第二侧部，第二电极背离第一电极的一侧为第三侧部，第二电极邻近第一电极的一侧为第四侧部。局部的第一绝缘层是指与第二侧部接触的第一绝缘层，局部的第二绝缘层是指与第四侧部接触的第二绝缘层。本实施方式中第一绝缘层和第二绝缘层接触，缓冲结构阻挡载流子从第一电极和第二电极之间通过，也即漂移区存储的载流子不会从第一电极和第二电极之间通过，这样载流子就少了一条流动的通路，减缓了漂移区存储的载流子的流动，也即缓冲结构起到缓冲漂移区存储的载流子流动的作用。第一绝缘层和第二绝缘层接触使得第一电极结构和第二电极结构之间的间距为零，有利于减小栅极电容，提高半导体器件的开关速度，同时能够削弱第二电极结构底部电场集中，提高半导体器件的可靠性。
一种可能的实施方式中，所述漂移区包括相对设置的顶部和底部，所述第一电极结构和所述第二电极结构均位于所述顶部，所述第一电极结构包括第一底面，所述第二电极结构包括第二底面，所述第一底面和所述第二底面均连接所述漂移区的所述顶部，所述第一底面与所述底部之间的间距小于所述第二底面与所述底部之间的间距。可以理解地，第一底面和第二底面可以与漂移区的顶部直接接触连接，也可以间接连接。漂移区顶部的所在的一侧为半导体器件的正面，漂移区底部的所在的一侧半导体器件的背面，由半导体器件的正面到半导体器件的背面电场强度逐渐增强，也即由漂移区的顶部到漂移区的底部电场强度逐渐增强。通过限定第一底面与底部之间的间距小于第二底面与底部之间的间距，使得第一电极结构底部的电场强度大于第二电极结构底部的电场强度，这样电场主要集中在第一电极结构的底部，就能避免第二电极结构损坏。如果第一底面与底部之间的间距等于第二底面与底部之间的间距，则第一电极结构底部的电场强度与第二电极结构底部的电场强度相同，这样如果发生击穿，则第一电极结构和第二电极结构同时被损坏，扩大了对半导体器件造成的损坏程度。
一种可能的实施方式中，所述缓冲结构与所述漂移区接触。缓冲结构与漂移区接触可以有效的缓冲导通时漂移区存储的载流子的流动，提高漂移区载流子的浓度，降低半导体器件的导通压降。其他实施方式中，缓冲结构也可以不与漂移区接触，也即缓冲结构与漂移区之间还可以设置其他结构。
一种可能的实施方式中，所述第一电极结构的数量为两个，两个所述第一电极结构间隔设置，所述第二电极结构位于两个所述第一电极结构之间，所述第二电极结构的数量至少为两个，所述缓冲结构在第一方向的尺寸小于相邻的两个所述第二电极结构之间的间距，所述第一方向为所述第一电极结构和所述第二电极结构的排布方向。当第二电极结构的数量为两个及两个以上时，通过设置所述缓冲结构在所述第一方向的尺寸小于相邻的第二电极结构之间的间距，可以减小栅极电容，提高开关速度，减小开关损耗，优化半导体器件的性能。具体地，第二电极结构的数量可以为两个、三个、四个、五个、六个等，本申请对此不做限定。可以理解地，其他实施方式中，第二电极结构的数量也可以为一个。
一种可能的实施方式中，所述半导体器件包括浮空区，在第一方向上，所述浮空区、所述第一电极、所述缓冲结构和所述第二电极依次排列。也即所述第一电极结构位于所述浮空区与所述第二电极结构之间。具体地，浮空区、第一电极、缓冲结构和第二电极都位于漂移区的顶部。浮空区处于浮空状态，电子和空穴会在浮空区的底部聚集，也即电子和空穴会在漂移区内聚集，漂移区会存储大量的电子和空穴，提高了漂移区内的电子和空穴的浓度，有利于降低半导体器件的导通压降。本实施例的第一电极结构位于浮空区与第二电极结构之间，也即第一电极结构隔离了浮空区与第二电极结构，可以避免浮空区引起的第二电极结构振荡问题(第二电极结构振荡问题是指，如果没有第一电极结构，浮空区直接与第二电极结构接触，在半导体器件开启的时候，由于空穴在浮空区的底部积累引起浮空区电势发生变化并通过栅极电容反馈到第二电极结构上导致半导体器件开启时第二电极结构发生振荡，使得半导体器件的电磁干扰特性变差，影响半导体器件的可靠性)，而且由于第一电极结构与发射极等电位，从而降低了半导体器件的密勒电容，提高了半导体器件的开关速度，降低了半导体器件的开关损耗。
一种可能的实施方式中，所述第一电极结构包括相对设置的第一顶面和第一底面，所述第一顶面背离所述漂移区设置，所述浮空区包覆所述第一底面。也即第一电极结构的底部与漂移区之间设有部分的浮空区，第一底面与浮空区接触。浮空区包覆第一电极结构的第一底面可以缓解第一电极结构底部的电场集中，避免了第一电极结构的底部发生击穿，提高了半导体器件的可靠性。此外，由于本申请可以设置缓冲结构在第一方向上的尺寸小于相邻的两个第二电极结构之间的间距，也即相邻的第一电极结构和第二电极结构之间的间距可以很小，第二电极结构邻近第一电极结构设置，这样浮空区包覆第一电极结构的第一底面可以缓解第一电极结构底部的电场集中的同时也可以缓解邻近第一电极结构的第二电极结构底部的电场集中，避免了第二电极结构的底部发生击穿，提高了半导体器件的可靠性。
一种可能的实施方式中，所述浮空区的数量为两个且间隔分布于所述漂移区的同侧，两个所述浮空区分别为第一浮空区和第二浮空区，所述第二电极结构位于所述第一浮空区和所述第二浮空区之间，所述第一浮空区朝向所述第二浮空区的边缘设有所述第一电极结构，且所述第二浮空区朝向所述第一浮空区的边缘设有所述第一电极结构，所述第一电极结构隔离所述第一浮空区和所述第二电极结构，且所述第一电极结构隔离所述第二浮空区和所述第二电极结构。可以理解地，第二电极结构位于两个第一电极结构之间。第二电极结构的数量可以为一个、两个、三个、四个、五个、六个等，本申请对此不做限定。第二电极结构的数量为多个时，缓冲结构位于相邻的第一电极结构和第二电极结构之间。
一种可能的实施方式中，所述浮空区包括至少两个浮空部，至少两个所述浮空部间隔设置，相邻的所述浮空部之间设有第三电极结构，所述第三电极结构包括所述第三绝缘层和所述第三电极，所述第三绝缘层位于所述第三电极的***。第三绝缘层与第一绝缘层的性能、材质、结构等均相同，第三电极与第一电极的性能、材质、结构等均相同，也即第三电极结构与第一电极结构的性能、材质、结构等均相同，只是位置不同，具体地，第一电极结构位于浮空区的边缘，第三电极结构位于相邻的两个浮空部之间。因此，也可以理解为本申请可以设置多个第一电极结构，只是为了区分，位于相邻的两个浮空部之间的称为第三电极结构。第三电极结构与发射极等电位，有利于降低半导体器件的密勒电容，提高半导体器件的开关速度，降低半导体器件的开关损耗。本实施例通过设置第三电极结构，可以减小栅极电容，提高开关速度。第三电极结构的数量可以为一个、两个、三个、四个、五个、六个等，本申请对此不做限定。
第二方面，本申请提供一种半导体器件的制作方法，包括提供硅片，所述硅片包括漂移区；在所述漂移区的一侧进行刻蚀处理形成间隔设置的第一沟槽和第二沟槽；对所述第一沟槽的槽壁进行氧化处理形成第一绝缘层，对所述第二沟槽的槽壁进行氧化处理形成第二绝缘层；在所述第一沟槽内沉积第一电极，所述第一绝缘层位于所述第一电极的***，在所述第二沟槽内沉积第二电极，所述第二绝缘层位于所述第二电极的***；所述第一电极和所述第二电极之间构成缓冲结构，所述半导体器件导通时，所述缓冲结构用于增加载流子在所述漂移区的积累。
本申请通过在第一电极和第二电极之间形成缓冲结构，在半导体器件导通时，可以有效缓冲漂移区存储的载流子的流动，增加漂移区载流子的积累，有利于降低半导体器件的导通压降，优化半导体器件的性能。
一种可能的实施方式中，制作所述第一绝缘层和所述第二绝缘层的过程中，所述第一绝缘层和所述第二绝缘层间隔设置；在形成第一沟槽和第二沟槽之前，还包括，对所述漂移区进行离子注入处理注入N型杂质形成缓冲层，所述缓冲层位于所述第一绝缘层和所述第二绝缘层之间，所述缓冲层与所述第一绝缘层和所述第二绝缘层共同构成所述缓冲结构。本实施例中的第一绝缘层和第二绝缘层不接触。这样第一电极结构和第二电极结构之间可以设置第一沟道结构(第一沟道结构包括缓冲层)，载流子可以通过第一沟道结构流动，以增加关断时空穴抽取的通路，提高半导体器件的关断速度，降低半导体器件的关断损耗，并提高了半导体器件的短路特性。在半导体器件导通时，缓冲结构主要用于缓冲漂移区存储的空穴的流动，空穴由P型半导体产生，空穴在N型半导体内流动会受到阻碍，因此为了缓冲空穴的流动，缓冲层设置为N型半导体，也即注入N型杂质，这样可以有效缓冲漂移区存储的空穴的流动，以降低半导体器件的导通压降，优化半导体器件的性能。
一种可能的实施方式中，在所述第一绝缘层和所述第二绝缘层之间进行离子注入处理注入P型杂质形成电荷层，且在所述第一绝缘层和所述第二绝缘层之间进行离子注入处理注入P型杂质形成接触层，所述电荷层位于所述缓冲层与所述接触层之间，所述接触层的P型杂质掺杂浓度大于所述电荷层的P型杂质掺杂浓度。接触层上沉积有发射极，接触层的杂质掺杂浓度较大，这样接触层与发射极接触时可以减小接触电阻，降低半导体器件的开关损耗、功能损耗等。
一种可能的实施方式中，制作所述第一绝缘层和所述第二绝缘层的过程中，所述第一绝缘层和所述第二绝缘层互连为一体且构成所述缓冲结构。本申请的第一绝缘层和第二绝缘层是通过在不同的沟槽(第一沟槽和第二沟槽)形成，第一电极和第二电极也位于不同的沟槽内，相比于把第一电极和第二电极做在一个沟槽内，第一电极位于第一沟槽，第二电极位于第二沟槽，也即第一电极结构和第二电极结构通过在不同的沟槽内制作能够降低工艺制作难度，而且可以减小沟槽制作产生缺陷的可能性。
一种可能的实施方式中，所述第一沟槽和所述第二沟槽的间距为0.1um-0.3um。在对第一沟槽的槽壁进行氧化处理时，会朝向第二沟槽的一侧氧化形成第一绝缘层，在对第二沟槽的槽壁进行氧化处理时，会朝向第一沟槽的一侧氧化形成第二绝缘层，这样当第一沟槽和第二沟槽的间距为0.1um-0.3um时，通过控制氧化工艺，可以使得形成的第一绝缘层和第二绝缘层接触。第一沟槽和第二沟槽的间距小于0.1um时，制作第一沟槽和第二沟槽的工艺难度大，第一沟槽和第二沟槽的间距大于0.3um时，第一沟槽和第二沟槽的间距过大，这样在氧化的过程中形成的第一绝缘层和第二绝缘层难以接触。
第三方面，本申请提供一种电子设备，包括第一电路、第二电路和上述第一方面任一种实施方式所述的半导体器件，所述半导体器件电连接在所述第一电路和所述第二电路之间。
附图说明
以下对本申请实施例用到的附图进行介绍。
图1A是本申请实施例提供的一种电子设备的结构示意图；
图1B是本申请实施例提供的一种电动汽车的电极控制器的工作原理示意图；
图2是本申请实施例提供的一种半导体器件的结构示意图；
图3是图2所示的半导体结构的H处结构的放大示意图；
图4是本申请实施例提供的另一种半导体器件的结构示意图；
图5是本申请实施例提供的另一种半导体器件的结构示意图；
图6是本申请实施例提供的另一种半导体器件的结构示意图；
图7是本申请实施例提供的另一种半导体器件的结构示意图；
图8是本申请实施例提供的另一种半导体器件的结构示意图；
图9是本申请实施例提供的一种半导体器件的制作流程图；
图10是本申请实施例提供的一种漂移区的结构示意图；
图11是本申请实施例提供的一种第一浮空区、第二浮空区和沟道区的结构示意图；
图12是本申请实施例提供的一种第一沟槽和第二沟槽的结构示意图；
图13是本申请实施例提供的一种第一电极结构和第二电极结构的结构示意图；
图14是本申请实施例提供的一种半导体器件的结构示意图；
图15是本申请实施例提供的另一种半导体器件的结构示意图；
图16是本申请实施例提供的另一种半导体器件的结构示意图；
图17是本申请实施例提供的另一种第一沟槽和第二沟槽的结构示意图；
图18是本申请实施例提供的另一种第一电极结构和第二电极结构的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例中所提到的方位用语，例如，“上”、“下”、“左”、“右”、“内”、“外”等，仅是参考附图的方向，因此，使用的方位用语是为了更好、更清楚地说明及理解本申请实施例，而不是指示或暗指所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
本申请实施例中的N型表示电子为多数载流子，P型表示空穴为多数载流子。另外，标注在N上的+表示杂质的掺杂浓度相对于N型较高，标注在N上的-表示杂质的掺杂浓度相对于N型较低，标注在P上的+表示杂质的掺杂浓度相对于P型较高，标注在P上的-表示杂质的掺杂浓度相对于P型较低。需要指出的是，本申请只是以半导体器件的元胞结构为例进行说明。
本申请提供一种电子设备，电子设备10可以为逆变器、电动汽车等。如图1A所示，图1A是电子设备的结构示意图。电子设备10包括电路板20、半导体器件30、第一电路41和第二电路42。半导体器件30安装于电路板20上，半导体器件30与第一电路41电连接，且半导体器件30与第二电路42电连接，也即半导体器件30电连接在第一电路41和第二电路42之间，以实现半导体器件30的开关功能或者其他功能。半导体器件30作为电力电子技术的核心器件由于其具有简单的栅驱动且驱动功率小、及输入阻抗低、稳定性好等优点而广泛应用于交通、通信、家用电器、航天等各种高功率领域。
在一个具体的实施例中，参阅图1B，图1B是电动汽车的电机控制器100的工作原理示意图。电子设备10可以为电动汽车，电动汽车内设有电机控制器100，电机控制器100是电动汽车中重要的信号和能量传递元件，电机控制器100可以使电动汽车按照设定方向、速度、角度、响应时间进行工作，进而控制电动汽车的启停状态、进退速度、爬坡力度等行驶状态。电机控制器100包控制电路110、三相铜排120和半导体器件30。控制电路110、三相铜排120和半导体器件30安装于壳体(图2未示)内，其中，控制电路110即为第一电路，三相铜排120即为第二电路，图2中未示出电路板。半导体器件30在电机控制器100内主要承担电流的逆变功能，是产品的核心器件。半导体器件30的一侧电连接至控制电路110，半导体器件30的一侧电连接至三相铜排120。
半导体器件30可以为绝缘栅双极型晶体管(Insulate-Gate BipolarTransistor，IGBT)，也可以为绝缘栅场效应管等其他半导体器件。本申请以IGBT为例进行说明。
本申请提供一种半导体器件及其制作方法，首先，本申请提供一种半导体器件30，半导体器件30的具体结构如下：
如图2所示，图2为半导体器件30的结构示意图。半导体器件30包括集电极31、集电区32、场阻止层33、漂移区34、第一浮空区351、第二浮空区352、绝缘介质层36、发射极37、第一电极结构38、第二电极结构39、缓冲层51、电荷层52、接触层53、第一发射区54、第二发射区55、基区56和存储区57。其中，第一电极结构38和第二电极结构39沿第一方向A1排布，集电极31、集电区32、场阻止层33、漂移区34、第一浮空区351、绝缘介质层36及发射极37沿第二方向A2依次层叠设置，缓冲层51、电荷区52及接触区53沿第二方向A2依次层叠设置，存储区57、基区56、第二发射区55及第一发射区54沿第二方向A2依次层叠设置。可以理解地，半导体器件30通常为多层的功能层层叠设置而形成的结构。本实施例所说的依次层叠设置是指多个功能层沿着一个方向层叠，多个功能层之间可以直接接触也可以在相邻的功能层之间设置其他结构。半导体器件30设有正面310和背面320，半导体器件30导通时产生载流子，载流子可以包括空穴和电子，空穴从半导体器件30的背面320流动至半导体器件30的正面310，电子从半导体器件30的正面310流动至半导体器件30的背面320。
在第二方向A2上，漂移区34包括相对设置的顶部341和底部342。流动到漂移区34的电子从漂移区34的顶部341流向漂移区34的底部342，流动到漂移区34的空穴从漂移区34的底部342流向漂移区34的顶部341。需要说的是，漂移区34相当于一个通路，电子和空穴可以从漂移区34通过，且能够在漂移区34积累。本实施例以漂移区为N型半导体为例进行说明，具体地，漂移区可以为N-型半导体。其他实施方式中，漂移区也可以为P型半导体。
第一电极结构38和第二电极结构39位于漂移区34的同侧，具体地，第一电极结构38和第二电极结构39都位于漂移区的顶部341。第一电极结构38和第二电极结构39位于漂移区34和发射极37之间，第一电极结构38包括第一绝缘层381和第一电极382，第一绝缘层381位于第一电极382的***。第二电极结构39包括第二绝缘层391和第二电极392，第二绝缘层391位于第二电极392的***。
第一电极382和第二电极392之间设有缓冲结构50，在半导体器件30导通时，缓冲结构50用于增加载流子在漂移区34的积累。需要说明的是，缓冲结构50用于增加载流子在漂移区34的积累可以理解为在半导体器件30导通时，漂移区34存储的载流子可以从缓冲结构50通过但是不会集中地全部从缓冲结构50通过，缓冲结构50起到缓冲载流子通过的作用，也即增加了载流子在漂移区34的积累。或者，在半导体器件30导通时，缓冲结构50用于增加载流子在漂移区34的积累也可以理解为在半导体器件30导通时，漂移区34存储的载流子不会从缓冲结构50通过，也即缓冲结构50阻挡载流子从第一电极382和第二电极392之间通过，这样载流子就少了一条流动的通路，减缓了漂移区34存储的载流子的流动，也即缓冲结构50增加了载流子在漂移区34的积累。
本申请通过在第一电极382和第二电极392之间设置缓冲结构50，缓冲了半导体器件30导通时漂移区34存储的载流子的流动，也即增加了载流子在漂移区34的积累，有利于降低半导体器件30的导通压降。具体而言，在半导体器件30导通的过程中，空穴和电子会在漂移区34积累，因此漂移区34会存储空穴和电子。漂移区34存储的空穴需要不断的向漂移区34的顶部341流动，并继续通过漂移区34的顶部341层叠设置的其他功能层，以形成电流。然而大量的空穴从漂移区34流动至其他功能层后，漂移区34存储的空穴减少，这样会增加半导体器件30的导通压降。缓冲结构50设置在第一电极382和第二电极392之间，也即缓冲结构50设置在漂移区34的顶部341，这样在半导体器件30导通时，缓冲结构50可以起到缓冲漂移区34存储的空穴流动的作用，以增加载流子在漂移区34存储的积累，降低半导体器件30的导通压降，优化半导体器件30的性能。
参阅图3，图3是图2所示的半导体结构30的H处结构的放大示意图。第一电极382包括沿第二方向A2相对设置的第一底部3821和第一顶部3822，及沿第一方向A1相对设置的第一侧部3823和第二侧部3824。第一绝缘层381包围第一侧部3823、第一底部3821及第二侧部3824，第一底部3821邻近漂移区34设置，第一电极382的第一顶部3822与发射极37电连接，第一电极382的第一顶部3822与发射极37电连接可以理解为第一电极382的第一顶部3822与发射极37不是绝缘的。第一电极382可以与发射极37等电位，这样有利于降低半导体器件30的密勒电容，提高半导体器件30的开关速度，降低半导体器件30的开关损耗。
第二电极392可以为栅电极，第二电极392包括沿第二方向A2相对设置的第二底部3921和第二顶部3922，及沿第一方向A1相对设置的第三侧部3923和第四侧部3924。第二绝缘层391包围第三侧部3923、第二底部3921和第四侧部3924，第二底部3921邻近漂移区34设置，第二电极392的第二顶部3922与发射极37绝缘连接。绝缘连接可以理解为第二电极392的第二顶部3922与发射极37之间是绝缘的，具体地，第二电极392的第二顶部3922与发射极37之间可以设置绝缘介质层36，以实现第二电极392的第二顶部3922与发射极37绝缘连接，此外第二电极392的第二顶部3922与发射极37也可以通过其他方式实现绝缘连接。
参阅图2和图3，在半导体器件30导通时，集电区32能够产生空穴，空穴由集电区32流动至半导体器件30的正面310，以产生电流，电流的方向与空穴流动的方向相同，都是由半导体器件30的背面320至半导体器件30的正面310。具体地，集电区32可以为P+型半导体。其它实施方式中，集电区32也可以为N+型半导体，这样半导体器件30主要为电子导电，不再产生空穴。本实施例的集电区32为P+型半导体。
场阻止层33能够阻碍集电区32产生的空穴流动至漂移区。在半导体器件30导通时，空穴需要流动至漂移区34，但是大量的空穴集中地流入漂移区34会使得产生的电流较大，电流越大，损耗越大。因此通过设置场阻止层33，空穴能够穿过场阻止层33流动至漂移区34，场阻止层33还能阻碍并减缓空穴流动至漂移区34，以控制电流且减小半导体器件30的损耗。也即场阻止层33只是阻碍空穴流动到漂移区34并不会完全阻止空穴流动到漂移区34，仍有空穴不断注入漂移区34。此外，耗尽区(图中未示)是从半导体器件30的正面310向背面320扩展，且扩展受杂质的掺杂浓度限制，杂质的掺杂浓度较低时才能扩展，杂质的掺杂浓度高时就不能继续扩展，耗尽区从漂移区34扩展到场阻止层33时，由于场阻止层33的杂质的掺杂浓度会比漂移区34的杂质的掺杂浓度高，使得耗尽区不能继续扩展集电区32，避免耗尽区扩展到集电区32引起短路。具体地，场阻止层33可以为N型半导体，以使场阻止层33的杂质的掺杂浓度高于漂移区34的杂质的掺杂浓度。
浮空区的数量为两个，分别为第一浮空区351和第二浮空区352，第一浮空区351和第二浮空区352间隔分布于漂移区34的顶部341。在第一方向A1上，第一浮空区351、第一电极382、缓冲结构50和第二电极392依次排列。第一浮空区351和第二浮空区352相同，以第一浮空区352为例，第一浮空区351处于浮空状态，空穴会在第一浮空区351的下方聚集，根据电中性要求，电子也会在第一浮空区351的下方聚集，也即电子和空穴会在漂移区34内积累，漂移区34会存储大量的电子和空穴，提高了漂移区34内的电子和空穴的浓度，有利于降低半导体器件30的导通压降。具体地，第一浮空区351可以为P型半导体。同样地，第二浮空区352也为P型半导体，电子和空穴也会在第二浮空区352的下方积累。
第一浮空区351和第二浮空区352可以在半导体器件30耐压时辅助耗尽漂移区34并提高半导体器件30电压。而且第一浮空区351和第二浮空区352可以作为电子和空穴阻挡层，提高半导体器件30导通表面的载流子浓度，改善漂移区34载流子浓度分布从而降低半导体器件30的导通压降。
第二电极结构39位于第一浮空区351和第二浮空区352之间。第一电极结构38的数量为两个，两个第一电极结构38间隔设置。第一浮空区351朝向第二浮空区352的边缘设有一个第一电极结构38，且第二浮空区352朝向第一浮空区351的边缘设有一个第一电极结构38，一个第一电极结构38隔离第一浮空区351和第二电极结构39，且另一个第一电极结构38隔离第二浮空区352和第二电极结构39。换言之，第二电极结构39位于两个第一电极结构38之间，也即一个第一电极结构38位于第一浮空区351和第二电极结构39之间，另一个第一电极结构38位于第二浮空区352和第二电极结构39之间，避免了第一浮空区351与第二电极结构39直接接触及第二浮空区352与第二电极结构39直接接触时引起的第二电极结构39振荡的问题。第二电极结构39振荡的问题是指，如果没有第一电极结构38，第一浮空区351与第二电极结构39直接接触或者第二浮空区352与第二电极结构39直接接触时，在半导体器件30开启的时候，由于空穴在第一浮空区351和第二浮空区352的下部积累引起第一浮空区351和第二浮空区352电势发生变化并通过栅极电容反馈到第二电极结构39上，导致半导体器件30开启时第二电极结构39发生振荡，使得半导体器件30的电磁干扰特性变差，影响半导体器件30的可靠性。
绝缘介质层36的作用是实现绝缘，浮空区35与发射极37之间设有绝缘介质层36，第二电极392与发射极37之间设有绝缘介质层36。
参阅图2和图3，在一个具体的实施例中，第一电极结构38和第二电极结构39间隔设置，半导体器件30形成P型沟道63。P型沟道63包括第一电极结构38和第一沟道结构58。第一沟道结构58形成于第一电极结构38和第二电极结构39之间，且第一沟道结构58连接在发射极37和漂移区34之间。具体地，第一沟道结构58包括层叠设置的缓冲层51、电荷层52和接触层53。电荷层52可以为P型半导体，漂移区34、缓冲层51、电荷层52、接触层53与发射极37依次层叠设置。第一沟道结构58用于空穴的流动，也即空穴可以从第一电极结构38和第二电极结构39之间的第一沟道结构58流动。此外，第一沟道结构58与第一绝缘层381和第二绝缘层391共同构成缓冲结构50，半导体器件30导通时，缓冲结构50可以缓冲漂移区34存储的载流子的流动，以增加载流子在漂移区34的积累。在半导体器件30关断时，空穴可以通过第一电极结构38和第二电极结构39之间的第一沟道结构58流出漂移区34，也就额外增加了空穴抽取的通路，有利于提高半导体器件30的关断速度。
换言之，第一电极结构38和第二电极结构39间隔设置时，在半导体器件30导通后，漂移区34存储的载流子可以从缓冲结构50通过但是不会集中地全部从缓冲结构50通过，缓冲结构50起到缓冲载流子流动的作用，可以提高漂移区34积累的载流子的浓度，有利于降低半导体器件30的导通压降；在半导体器件30关断时，载流子可以从缓冲结构50通过，加速了漂移区34存储的载流子的抽取，有利于提高半导体器件30的关断速度，减少半导体器件30的关断损耗。
缓冲层51与第一绝缘层381和第二绝缘层391共同构成缓冲结构50，缓冲层51位于漂移区34和电荷层52之间，且缓冲层51位于第一电极结构38和第二电极结构39之间。缓冲层51与第一绝缘层381接触且缓冲层与第二绝缘层391接触。如果缓冲层51设置在第一电极结构38和第二电极结构39的下方，则缓冲层51下部的电场大于第一电极结构38底部的电场和第二电极结构39底部的电场，电场主要集中在缓冲层51的下部，缓冲层51容易被击穿。而本实施例中通过设置缓冲层51位于第一电极结构38和第二电极结构39之间，第一电极结构38底部的电场和第二电极结构39底部的电场大于缓冲层51下部的电场，电场主要集中在第一电极结构38的底部和第二电极结构39的底部，这样缓冲层51则不易被击穿。
半导体器件30导通时，缓冲结构50可以用于缓冲漂移区34存储的空穴的流动，空穴由P型半导体产生，空穴在N型半导体内流动会受到阻碍，因此为了缓冲空穴的流动，缓冲层51设置为N型半导体，这样可以有效缓冲空穴的流动，以降低半导体器件30的导通压降，优化半导体器件30的性能。
需要说明的是，缓冲层51的杂质的掺杂浓度是可调节的，通过改变缓冲层51的杂质的掺杂浓度可以改变第一电极结构38和第二电极结构39之间的第一沟道结构58的开启电压，开启电压的改变可以调节空穴的抽取速度，以改善半导体器件30的导通压降和关断损耗之间的折中关系。
接触层53位于电荷层52和发射极37之间，接触层53与发射极37直接接触。接触层53可以为P+型半导体，也即接触层53的杂质掺杂浓度大于电荷层52的杂质掺杂浓度。接触电阻与杂质的掺杂浓度有关，杂质的掺杂浓度越大，接触电阻越小。电荷层52与发射极37直接接触的接触电阻较大，通过设置接触层53的杂质掺杂浓度大于电荷层52的杂质掺杂浓度，这样接触层53与发射极37接触时可以减小接触电阻，降低半导体器件30的开关损耗、功能损耗等。
在一个具体的实施方式中，缓冲结构50可以与漂移区34接触，缓冲结构50与漂移区34接触可以有效的缓冲漂移区34存储的载流子的流动，降低半导体器件30的导通压降。其他实施方式中，缓冲结构50也可以不与漂移区34接触，也即缓冲结构50与漂移区34之间还可以设置其他结构。
可以理解地，本实施例中第二电极结构39的数量可以两个(参阅图2)，第二电极结构39的数量也可以为三个(参阅图4)，其他实施方式中，第二电极结构39的数量也可以为一个、四个、五个、六个等，本申请对此不做限定。第二电极结构39的数量为多个时，缓冲结构50位于相邻的第一电极结构38和第二电极结构39之间。
参阅图2，以两个第二电极结构39为例，半导体器件30设有N型沟道64，N型沟道64包括第二电极结构39及第二沟道结构59。第二沟道结构59包括第一发射区54、第二发射区55、基区56和存储区57。第一发射区54能够产生电子，电子从第一发射区54流动至半导体器件30的背面320。具体地，第一发射区54可以为N+型半导体。基区56可以为P型半导体，存储区57可以为N型半导体。相邻的两个第二电极结构39之间还设有第二发射区55，第二发射区55可以为P+型半导体，由于第二发射区55的杂质的掺杂浓度较高，这样第二发射区55与发射极37接触时可以减小接触电阻，降低半导体器件30的开关损耗、功能损耗等。此外，本实施例局部的发射极37伸入两个第一发射区54之间，可以有效抑制半导体器件30的闩锁。
可以理解的是，N型沟道64开启后，第一发射区54产生的电子可以通过第二沟道结构59流向漂移区34，并继续流动至半导体器件30的背面320，集电区32产生的空穴也可以通过第二沟道结构59流向半导体器件30的正面310。
参阅图4，本实施例中通过设置缓冲结构50在第一方向A1上的尺寸X2小于相邻的两个第二电极结构39之间的间距X1，有利于减小栅极电容，提高开关速度，减小关断损耗，优化半导体器件的性能。
结合参阅图2和图3，在一个具体的实施例中，以第一电极结构38和第二浮空区352为例，第一电极结构38包括相对设置的第一顶面383和第一底面384，第一顶面383背离漂移区34设置，第一顶面383可以与第二浮空区352背离漂移区34的表面齐平也可以具有高度差，第二浮空区352包覆第一底面384，也即第一电极结构38的第一底面384与漂移区34之间设有部分的第二浮空区352，第一底面384与第二浮空区352接触。第二浮空区352包覆第一电极结构38的第一底面384可以缓解第一电极结构38下部的电场集中，避免了第一电极结构38的下部发生击穿，提高了半导体器件30的可靠性。
此外，由于本申请可以设置缓冲结构50在第一方向A1上的尺寸X2小于相邻的两个第二电极结构39之间的间距X1，也即相邻的第一电极结构38和第二电极结构39之间的间距可以很小，第二电极结构39邻近第一电极结构38设置，这样第二浮空区352包覆第一电极结构38的第一底面384以缓解第一电极结构38下部的电场集中的同时也可以缓解邻近第一电极结构38的第二电极结构39下部的电场集中，避免了第二电极结构39的下部发生击穿，提高了半导体器件30的可靠性。同样地，第一浮空区351也包覆第一电极结构38的第一底面384，具体参阅第二浮空区352和第一电极结构38，这里不再赘述。
第二电极结构39包括相对设置的第二顶面393和第二底面394，第二顶面393背离漂移区34设置。第一电极结构38的第一底面384和第二电极结构39的第二底面394均连接漂移区34的顶部341。可以理解地，第一底面384和第二底面394可以与漂移区34的顶部341直接接触连接，也可以间接连接，比如第一底面384与漂移区34之间设有局部的第一浮空区351或者局部的第二浮空区352，也即第一浮空区351或者第二浮空区352包覆第一电极结构38的第一底面384。
参阅图4，第一底面384与底部342之间的间距为L1和第二底面394与底部342之间的间距为L2可以相同。其他实施方式中，参阅图5，也可以设置第一底面384与底部342之间的间距为L1小于第二底面394与底部342之间的间距为L2。由半导体器件30的正面310到半导体器件30的背面320电场强度逐渐增强，也即由漂移区34的顶部341到漂移区34的底部342电场强度逐渐增强。通过限定第一底面384与底部342之间的间距为L1小于第二底面394与底部342之间的间距为L2，使得第一电极结构38下部的电场强度大于第二电极结构39下部的电场强度，这样电场主要集中在第一电极结构38的下部，就能避免第二电极结构39损坏。如果第一底面384与底部342之间的间距为L1与第二底面394与底部342之间的间距为L2相同，则第一电极结构38下部的电场强度与第二电极结构39下部的电场强度相同，这样如果发生击穿，则第一电极结构38和第二电极结构39同时被损坏，扩大了对半导体器件30造成的损坏程度。
参阅图4，第一电极结构38在第一方向A1上的尺寸D1可以等于第二电极结构39在第一方向A1上D2的尺寸。其他实施方式中，参阅图5，第一电极结构38在第一方向A1上的尺寸D1可以大于第二电极结构39在第一方向A1上D2的尺寸，这样可以缓解第一电极结构38底部的电场集中，提高半导体器件30的稳定性。
如图6所示，第一浮空区351包括至少两个第一浮空部3511，至少两个第一浮空部3511间隔设置，相邻的第一浮空部3511之间设有第三电极结构60，第三电极结构60包括第三绝缘层61和第三电极62，第三绝缘层61位于第三电极62的***。第三绝缘层61与第一绝缘层381的性能、材质、结构等均相同，第三电极62与第一电极382的性能、材质、结构等均相同，也即第三电极结构60与第一电极结构38的性能、材质、结构等均相同，只是位置不同，具体地，第一电极结构38位于第一浮空区351的边缘，第三电极结构60位于相邻的两个第一浮空部3511之间。因此，也可以理解为本申请可以设置多个第一电极结构38，只是为了区分，位于相邻的两个第一浮空部3511之间的称为第三电极结构60。第三电极结构60与发射极37等电位，有利于降低半导体器件30的密勒电容，提高半导体器件30的开关速度，降低半导体器件30的开关损耗。本实施例通过设置第三电极结构60，可以减小栅极电容，提高开关速度。
第三电极结构60的数量可以为一个、两个、三个、四个、五个、六个等，本申请对此不做限定。第三电极结构60的下部可以不被第一浮空部3511包围，第三电极结构60的下部也可以被第一浮空部3511包围，第一浮空部3511包围第三电极结构60的下部可以避免第二电极结构39损坏。
相邻的第三电极结构60与第一电极结构38的间距可以大于、小于或者等于两个相邻的第二电极结构39的间距，其中，相邻的第三电极结构60与第一电极结构38的间距小于两个相邻的第二电极结构39的间距时有利于可以减小栅极电容，提高开关速度，减小关断损耗，优化半导体器件30的性能。
同样地，第二浮空区352也可以包括至少两个第二浮空部3521，至少两个第二浮空部3521间隔设置，相邻的第二浮空部3521之间设有第三电极结构60，第三电极结构60在第二浮空区352的具体设置参阅第三电极结构60在第一浮空区351的设置，这里不再赘述。
如图7所示，图7是一种半导体器件的结构示意图。第一电极结构38和第二电极结构39接触，局部的第一绝缘层381和局部的第二绝缘层391在第一电极382和第二电极392之间互连为一体且构成缓冲结构50。结合参阅图3和图7，局部的第一绝缘层381是指与第二侧部3824接触的第一绝缘层381，局部的第二绝缘层391是指与第四侧部3924接触的第二绝缘层391。本实施方式中第一绝缘层381和第二绝缘层391接触，缓冲结构50阻挡载流子从第一电极382和第二电极392之间通过，也即漂移区34存储的空穴不会从第一电极382和第二电极392之间通过，这样空穴就少了一条流动的通路(这种情况下，空穴只能从相邻的两个第二电极结构39之间通过，不能从相邻的第一电极结构38和第二电极结构39之间通过)，减缓了漂移区34存储的空穴的流动，也即缓冲结构50起到缓冲漂移区34存储的空穴的流动的作用，有利于增加载流子在漂移区34的积累，降低半导体器件30的导通压降。第一绝缘层381和第二绝缘层391接触使得第一电极结构38和第二电极结构39之间的间距为零，有利于减小栅极电容，提高半导体器件30的开关速度，同时能够削弱第二电极结构39底部电场集中，提高半导体器件的可靠性。
参阅图7，第一绝缘层381和第二绝缘层391接触且第一电极结构38的第一底面384与和第二电极结构39的第二底面394共面时，第一浮空区351包覆局部的第一电极结构38的第一底面384，第二浮空部352包覆局部的第一电极结构38的第一底面384，也即第一浮空部351不与第二电极结构39接触，第二浮空部352不与第二电极结构39接触，可以避免第一浮空部351和第二浮空区352与第二电极结构39接触而引起的第二电极结构39振荡问题。
参阅图8，第一绝缘层381和第二绝缘层391接触时，第一底面384与底部342之间的间距为L1小于第二底面394与底部342之间的间距为L2，使得第一电极结构38下部的电场强度大于第二电极结构39下部的电场强度，这样电场主要集中在第一电极结构38的下部，可以缓解第二电极结构39下部的电场集中，以避免第二电极结构39损坏，有利于提高半导体器件30的稳定性。
第一绝缘层381和第二绝缘层391接触时，也即第一电极结构38和第二电极结构39的间距为零，第二浮空区352包覆第一电极结构38的第一底面384可以缓解第一电极结构38下部的电场集中，避免了第一电极结构38的下部发生击穿，提高了半导体器件30的可靠性。此外，由于第一电极结构38和第二电极结构39的间距为零，第二电极结构39与第一电极结构38接触，这样第二浮空区352包覆第一电极结构38的第一底面384以缓解第一电极结构38下部的电场集中的同时也可以缓解接触第一电极结构38的第二电极结构39下部的电场集中，避免了第二电极结构39的下部发生击穿，提高了半导体器件30的可靠性。
第一绝缘层381和第二绝缘层391接触时，第二电极结构39的数量可以为两个、三个、四个、五个、六个等。第一浮空区351也可以包括至少两个第一浮空部，相邻的两个第一浮空部之间设有第三电极结构，第二浮空区352也可以包括至少两个第二浮空部，相邻的两个第二浮空部之间设有第三电极结构，具体参阅第一电极结构38和第二电极结构39间隔设置的情况，这里不再赘述。
其次，本申请提供一种半导体器件30的制作方法，如图9所示，一种实施方式中的半导体器件30的制作方法具体包括以下步骤：
T10、提供硅片200，硅片200包括漂移区34。
参阅图10，漂移区34可以为N型半导体。其他实施方式中，漂移区也可以为P型半导体。本实施例以漂移区34可以为N-型半导体为例，提供厚度为500μm～750μm的硅片，漂移区34的杂质掺杂浓度可以为1013cm-3～1014cm-3，漂移区34掺杂的杂质可以为磷、砷等。需要说明的是，本实施例中漂移区34的厚度、杂质掺杂浓度等只是示例性表示，本申请对此不做限定。
T20、在漂移区34的一侧形成间隔设置的第一沟槽354和第二沟槽355。
参阅图11，图11是形成第一浮空区351、第二浮空区352和沟道区353的结构示意图。在硅片200的表面生长处一层场氧(图11未示)，光刻出有源区(图11未示)，再生长一层氧化层(通常为二氧化硅)，防止没有氧化层而直接进行离子注入处理造成的硅片表面损伤。然后通过离子注入的方式向漂移区34的上侧注入P型杂质(P型杂质可以为硼、铝、铟等)并进行退火处理以形成第一浮空区351和第二浮空区352。第一浮空区351和第二浮空区352间隔设置且位于漂移区34上方的两侧。第一浮空区351和第二浮空区352的离子注入能量为300keV～10000keV，注入剂量为1*1011cm-2～8*1012cm-2，退火温度为900℃～1150℃，退火时间为20min～60min。
需要说明的是，本实施例只是提供一种可以实施的第一浮空区351和第二浮空区352的离子注入能量、注入剂量、退火温度、退火时间等的工艺条件，本申请对此不作限定。在实际操作的过程中，可以根据需要改变第一浮空区351和第二浮空区352的离子注入能量、注入剂量、退火温度、退火时间等。同样地，其他结构形成的工艺条件本申请也不作限定，只是提供一种可以实施的方式，后续不再赘述。
在第一浮空区351和第二浮空区352之间的区域内通过离子注入的方式注入N型杂质(N型杂质可以为磷、砷等)并进行退火处理以形成沟道区353。也即第一浮空区351位于沟道区353的左侧，第二浮空区352位于沟道区353的右侧。沟道区353的离子注入能量1000KeV～2000KeV，注入剂量为1*1013cm-2～1*1014cm-2，退火温度900℃～1150℃，退火时间40min～100min。
参阅图12，图12是第一沟槽354和第二沟槽355的结构示意图。在第一浮空区351、第二浮空区352和沟道区353背离漂移区34的一侧通过等离子体增强化学气相沉积并回流形成4000A～8000A的氧化膜，对第一浮空区351、第二浮空区352和沟道区353的表面进行曝光并刻蚀形成第一沟槽354和第二沟槽355。
T30、对第一沟槽354的槽壁3541进行氧化处理形成第一绝缘层381，对第二沟槽355的槽壁3551进行氧化处理形成第二绝缘层391。
参阅图12和图13，在1050℃～1150℃下对第一沟槽354的槽壁3541和第二沟槽355的槽壁3551进行一次牺牲氧化，用氢氟酸去除牺牲氧化层后，再在1050℃～1150℃干氧氛围下生长第一绝缘层381和第二绝缘层391。
T40、在第一沟槽354内沉积第一电极382，在第二沟槽355内沉积第二电极392，第一电极382和第二电极392之间构成缓冲结构50。
参阅图12和图13，在500℃～950℃下，在第一沟槽354内沉积第一电极382，第一绝缘层381位于第一电极382的***，在第二沟槽355内沉积第二电极392，第二绝缘层391位于第二电极392的***。第一绝缘层381和第一电极382共同形成第一电极结构38，第二绝缘层391和第二电极392共同形成第二电极结构39。
在一个具体的实施方式中，在制作第一绝缘层381和第二绝缘层391的过程中，第一绝缘层381和第二绝缘层391间隔设置，换言之，第一绝缘层381和第二绝缘层391不接触。这样第一电极结构38和第二电极结构39之间可以设置第一沟道结构58(参阅图2)，以增加关断时空穴抽取的通路，提高半导体器件30的关断速度，降低半导体器件30的关断损耗，并提高了半导体器件30的短路特性。第一绝缘层381和第二绝缘层391间隔设置时，缓冲结构50包括第一绝缘层381、缓冲层51和第二绝缘层391，缓冲结构50用于缓冲漂移区34存储的载流子的流动。本实施例以第一绝缘层381和第二绝缘层391间隔设置为例进行详细的说明。
参阅图13和图14，在第一浮空区351背离漂移区34的一侧生长一层场氧，光刻出有源区。通过离子注入的方式向沟道区353的上侧注入P型杂质形成电荷层52与基区56，其中，第一电极结构38和第二电极结构39之间的称为电荷层52，相邻的两个第二电极结构39之间的称为基区56。电荷层52与基区56具有相同的掺杂浓度和结深。离子注入能量30KeV～100KeV，注入剂量1*1013cm-2～1*1014cm-2，退火温度1050℃～1150℃，退火时间20min～50min。
需要说明的是，沟道区353的下侧没有再进行离子注入处理，没有继续进行离子注入的下侧的沟道区353称为缓冲层51和存储区57，其中，第一电极结构38和第二电极结构39之间的称为缓冲层51，相邻的两个第二电极结构39之间的称为存储区57。缓冲层51和存储区57具有相同的掺杂浓度和结深。换言之，缓冲层51即为局部的沟道区353，也即在对第一浮空区351和第二浮空区352之间的漂移区34通过离子注入的方式注入N型杂质并进行退火处理形成沟道区353的同时也形成了缓冲层51，缓冲层51形成于刻蚀第一沟槽354和第二沟槽355之前。缓冲层51位于第一绝缘层381和第二绝缘层391之间，缓冲层51与第一绝缘层381和第二绝缘层391共同构成缓冲结构50，半导体器件30导通时，缓冲结构50用于增加载流子在漂移区34的积累。
参阅图14，通过离子注入的方式在基区56的上侧注入N型杂质形成第一发射区54，注入能量100KeV～200KeV，注入剂量1*1014cm-2～9*1015cm-2。
参阅图15，在漂移区34的顶部341所在的一侧沉积绝缘介质层36，对绝缘介质层36和第一发射区54进行刻蚀及触孔，其中，第一发射区54过刻蚀以形成两个间隔设置的第一发射区54。具体地，刻蚀的深度可以为0.2um-0.4um。
参阅图16，首先进行预氧化，然后通过离子注入的方式在局部的基区56内注入P型杂质形成第二发射区55，通过离子注入的方式在第一绝缘层381和第二绝缘层391之间注入P型杂质形成接触层53，电荷层52位于缓冲层51与接触层53之间。接触层53的离子注入能量为30KeV～100KeV，离子注入剂量1*1014～9*1015cm-2。然后在漂移区34的顶部341所在的一侧沉积形成发射极37。
接触层53的P型杂质掺杂浓度大于电荷层52的P型杂质掺杂浓度，这样接触层53与发射极37接触时可以减小接触电阻，有利于降低半导体器件30的开关损耗、功能损耗等。
参阅图2，翻转半导体器件30，在漂移区34的底部342所在的一侧通过离子注入的方式注入N型杂质形成场阻止层33，离子注入能量300KeV～1000KeV，离子注入剂量1*1012～1*1013cm-2。通过离子注入的方式注入P型杂质形成集电区32，离子注入能量10KeV～100KeV，离子注入剂量1*1012cm-2～1*1013cm-2，最后再通过淀积处理形成集电极31。
在一个具体的实施方式中，第一沟槽354和第二沟槽355在第二方向A2上的尺寸可以为4μm-7μm，第一沟槽354和第二沟槽355在第二方向A2上的尺寸小于4um时，制作工艺难度大，且第一沟槽354和第二沟槽355之间难以形成第一沟道结构58，第一沟槽354和第二沟槽355在第二方向A2上的尺寸大于7um时，电容变大，电场强度大，第一沟槽354和第二沟槽355容易被击穿。
在一个具体的实施方式中，第一沟槽354和第二沟槽355在第一方向A1上的尺寸可以为0.6μm-1.8μm，第一沟槽354和第二沟槽355在第一方向A1上的尺寸小于0.6um时，制作工艺难度大，第一沟槽354和第二沟槽355在第一方向A1上的尺寸大于1.8um时，电容变大。
需要说明的是，在其他实施方式中，也可以在形成第一浮空区351和第二浮空区352之后，进行曝光并刻蚀形成第一沟槽354和第二沟槽355，然后通过离子注入的方式在第一浮空区351和第二浮空区352之间的区域内注入N型杂质(N型杂质可以为磷、砷等)并进行退火处理以形成沟道区353(也即形成缓冲层51)。
参阅图17和图18，在一个具体的实施方式中，在制作第一绝缘层381和第二绝缘层391的过程中，第一绝缘层381和第二绝缘层391互连为一体且构成缓冲结构50，也即第一绝缘层381和第二绝缘层391接触。第一绝缘层381和第二绝缘层391接触的制作工艺可以通过以下方式实现：第一沟槽354和第二沟槽355刻蚀时的间距X3可以为0.1um-0.3um。在对第一沟槽354的槽壁3541进行氧化处理时，将沿着第一方向A1且朝向第二沟槽355的一侧氧化形成第一绝缘层381，在对第二沟槽355的槽壁3551进行氧化处理时，将沿着第一方向A1且朝向第一沟槽354的一侧氧化形成第二绝缘层391，这样当第一沟槽354和第二沟槽355的间距X3很小(X3为0.1um-0.3um)时，通过控制氧化工艺，可以使得形成的第一绝缘层381和第二绝缘层391接触。第一沟槽354和第二沟槽355的间距X3小于0.1um时，制作第一沟槽354和第二沟槽355的工艺难度大，第一沟槽354和第二沟槽355的间距X3大于0.3um时，第一沟槽354和第二沟槽355的间距X3过大，这样在氧化的过程中形成的第一绝缘层381和第二绝缘层391难以接触。可以理解地，图17中所示的第一沟槽354和第二沟槽355之间的间距X3小于图12中所示的第一沟槽354和第二沟槽355之间的间距X3，以使本实施例中形成的第一绝缘层381和第二绝缘层391接触。
本申请的第一绝缘层381和第二绝缘层391是通过在不同的沟槽(第一沟槽354和第二沟槽355)形成，第一电极382和第二电极392也位于不同的沟槽内，相比于把第一电极382和第二电极392做在一个沟槽内(第一电极382和第二电极392做在一个沟槽内工艺制作难度大，而且沟槽制作易于发生缺陷)，本申请实施例的第一电极382位于第一沟槽354，第二电极392位于第二沟槽355，也即第一电极结构38和第二电极结构39通过在不同的沟槽内制作能够降低工艺制作难度，而且可以减小沟槽制作产生缺陷的可能性。第一绝缘层381和第二绝缘层391接触时，缓冲结构50包括局部的第一绝缘层381和局部的第二绝缘层391，缓冲结构50用于缓冲漂移区34存储的载流子的流动。
需要说明的是，本申请的集电区32、场阻止层33、漂移区34、第一浮空区351、第二浮空区352、缓冲层51、电荷层52、接触层53、第一发射区54、第二发射区55、基区56和存储区57、第一电极382及第二电极392的材料可以为Si、SiC、GaAs或者GaN等，且集电区32、场阻止层33、漂移区34、第一浮空区351、第二浮空区352、缓冲层51、电荷层52、接触层53、第一发射区54、第二发射区55、基区56和存储区57、第一电极382及第二电极392的各部分可以采用相同的材料也可以采用不同的材料。
本申请通过在第一电极382和第二电极392之间形成缓冲结构50，在半导体器件导通时，缓冲结构50可以有效缓冲漂移区34存储的载流子的流动，提高漂移区34载流子的浓度，增加了载流子在漂移区34的积累，有利于降低半导体器件30的导通压降，优化半导体器件30的性能。本申请相邻的两个第二电极结构39之间能够形成第二沟道结构59，且在第一电极结构38和第二电极结构39间隔设置时，本申请还可以形成第一沟道结构58，第一沟道结构58为半导体器件30关断时空穴的抽取提供了额外的通路，加速了载流子的抽取，有利于提高半导体器件30的关断速度，减小半导体器件30的关断损耗。
以上所述是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

Claims (17)

1.一种半导体器件，其特征在于，包括漂移区、第一电极结构和第二电极结构，所述第一电极结构和所述第二电极结构位于所述漂移区的同侧，所述第一电极结构包括第一绝缘层和第一电极，所述第一绝缘层位于所述第一电极的***，所述第二电极结构包括第二绝缘层和第二电极，所述第二绝缘层位于所述第二电极的***，所述第一电极和所述第二电极之间设有缓冲结构；所述半导体器件导通时，所述缓冲结构用于增加载流子在所述漂移区的积累。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括发射极，所述第一电极结构和所述第二电极结构位于所述发射极和所述漂移区之间且间隔设置，所述第一电极结构和所述第二电极结构之间设有第一沟道结构，所述第一沟道结构连接在所述发射极和所述漂移区之间；所述半导体器件导通时，所述第一沟道结构能够增加所述载流子在所述漂移区的积累；所述第一沟道结构与所述第一绝缘层和所述第二绝缘层共同构成所述缓冲结构。
3.如权利要求2所述的半导体器件，其特征在于，所述第一沟道结构包括层叠设置的缓冲层和电荷层，所述缓冲层位于所述漂移区和所述电荷层之间，所述电荷层为P型半导体，所述缓冲层为N型半导体，所述缓冲层与所述第一绝缘层和所述第二绝缘层共同构成所述缓冲结构。
4.如权利要求3所述的半导体器件，其特征在于，所述第一沟道结构还包括接触层，所述接触层位于所述电荷层与所述发射极之间，所述接触层的杂质掺杂浓度大于所述电荷层的杂质掺杂浓度，所述接触层与所述发射极接触。
5.如权利要求4所述的半导体器件，其特征在于，所述第一电极与所述发射极电连接，所述第二电极与所述发射极绝缘连接。
6.如权利要求1所述的半导体器件，其特征在于，所述第一电极结构和所述第二电极结构接触，局部的所述第一绝缘层和局部的所述第二绝缘层在所述第一电极和所述第二电极之间互连为一体且构成所述缓冲结构。
7.如权利要求1-6任一项所述的半导体器件，其特征在于，所述漂移区包括相对设置的顶部和底部，所述第一电极结构和所述第二电极结构均位于所述顶部，所述第一电极结构包括第一底面，所述第二电极结构包括第二底面，所述第一底面和所述第二底面均连接所述漂移区的所述顶部，所述第一底面与所述底部之间的间距小于所述第二底面与所述底部之间的间距。
8.如权利要求1-6任一项所述的半导体器件，其特征在于，所述第一电极结构的数量为两个，两个所述第一电极结构间隔设置，所述第二电极结构位于两个所述第一电极结构之间，所述第二电极结构的数量至少为两个，所述缓冲结构在第一方向的尺寸小于相邻的两个所述第二电极结构之间的间距，所述第一方向为所述第一电极结构和所述第二电极结构的排布方向。
9.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括浮空区，在第一方向上，所述浮空区、所述第一电极、所述缓冲结构和所述第二电极依次排列。
10.如权利要求9所述的半导体器件，其特征在于，所述第一电极结构包括相对设置的第一顶面和第一底面，所述第一顶面背离所述漂移区设置，所述浮空区包覆所述第一底面。
11.如权利要求9所述的半导体器件，其特征在于，所述浮空区包括至少两个浮空部，至少两个所述浮空部间隔设置，相邻的所述浮空部之间设有第三电极结构，所述第三电极结构包括所述第三绝缘层和所述第三电极，所述第三绝缘层位于所述第三电极的***。
12.一种半导体器件的制作方法，其特征在于，包括：
提供硅片，所述硅片包括漂移区；
在所述漂移区的一侧进行刻蚀处理形成间隔设置的第一沟槽和第二沟槽；
对所述第一沟槽的槽壁进行氧化处理形成第一绝缘层，对所述第二沟槽的槽壁进行氧化处理形成第二绝缘层；
在所述第一沟槽内沉积第一电极，所述第一绝缘层位于所述第一电极的***，在所述第二沟槽内沉积第二电极，所述第二绝缘层位于所述第二电极的***；
所述第一电极和所述第二电极之间构成缓冲结构，所述半导体器件导通时，所述缓冲结构用于增加载流子在所述漂移区的积累。
13.如权利要求12所述的半导体器件的制作方法，其特征在于，制作所述第一绝缘层和所述第二绝缘层的过程中，所述第一绝缘层和所述第二绝缘层间隔设置；在形成第一沟槽和第二沟槽之前，还包括，对所述漂移区进行离子注入处理注入N型杂质形成缓冲层，所述缓冲层位于所述第一绝缘层和所述第二绝缘层之间，所述缓冲层与所述第一绝缘层和所述第二绝缘层共同构成所述缓冲结构。
14.如权利要求13所述的半导体器件的制作方法，其特征在于，在所述第一绝缘层和所述第二绝缘层之间进行离子注入处理注入P型杂质形成电荷层，且在所述第一绝缘层和所述第二绝缘层之间进行离子注入处理注入P型杂质形成接触层，所述电荷层位于所述缓冲层与所述接触层之间，所述接触层的P型杂质掺杂浓度大于所述电荷层的P型杂质掺杂浓度。
15.如权利要求12所述的半导体器件的制作方法，其特征在于，制作所述第一绝缘层和所述第二绝缘层的过程中，所述第一绝缘层和所述第二绝缘层互连为一体且构成所述缓冲结构。
16.如权利要求15所述的半导体器件的制作方法，其特征在于，所述第一沟槽和所述第二沟槽的间距为0.1um-0.3um。
17.一种电子设备，其特征在于，包括第一电路、第二电路和权利要求1-11任一项所述的半导体器件，所述半导体器件电连接在所述第一电路和所述第二电路之间。
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