KR20020078886A - Stack type flash memory device and method for fabricating the same - Google Patents
Stack type flash memory device and method for fabricating the same Download PDFInfo
- Publication number
- KR20020078886A KR20020078886A KR1020010019155A KR20010019155A KR20020078886A KR 20020078886 A KR20020078886 A KR 20020078886A KR 1020010019155 A KR1020010019155 A KR 1020010019155A KR 20010019155 A KR20010019155 A KR 20010019155A KR 20020078886 A KR20020078886 A KR 20020078886A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- junction
- stack
- source
- source junction
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000010410 layer Substances 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 6
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 단위 셀의 크기를 축소하여 소자의 스케일 다운(scale down)을 이룰 수 있도록 한 스택형 플래시 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stack type flash memory device and a method of manufacturing the same, which can reduce the size of a unit cell to achieve scale down of the device.
플래시 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 다양한 분야에서 그 응용범위를 확대하고 있다.The flash memory device has the advantage of being able to electrically erase and store data and to preserve data even when power is not supplied. Recently, flash memory devices have been expanded in various fields.
이러한 플래시 소자는 메모리 셀 어레이의 구조에 따라 크게, 낸드형(NAND type)과 노어형(NOR type)으로 구분되는데, 이들은 고집적화와 고속성으로 대별되는 각각의 장단점을 지니고 있어, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.These flash devices are largely divided into NAND type and NOR type according to the structure of the memory cell array. These flash devices have advantages and disadvantages of high integration and high speed. The use in applications is increasing.
이중, 본 발명과 직접적으로 관련되는 노어형 비휘발성 반도체 소자는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되고, 비트 라인에 연결되는 드레인과 공통 소스 라인에 연결되는 소스 사이에 하나의 셀 트랜지스터만 연결되도록 이루어져, 메모리 셀의 전류가 증대되고 고속동작이 가능한 반면, 비트 라인 콘택과 소스 라인이 차지하는 면적의 증대로 인해 메모리 소자의 고집적화가 어렵다는 단점을 갖는다.Among them, in the NOR-type nonvolatile semiconductor device directly related to the present invention, a plurality of memory cells constituted by a single transistor are connected in parallel to one bit line, and a drain is connected between a source connected to a bit line and a source connected to a common source line. Only one cell transistor is connected to the memory cell, so that the current of the memory cell is increased and high-speed operation is possible. However, due to the increase in the area occupied by the bit line contact and the source line, high integration of the memory device is difficult.
도 1에는 상기 노어형 소자의 일 예로서, "International Electron Device Meeting 1998, Technical Digest page 975 ~ 978"에 개시된 종래의 스택형(stack type) 플래시 메모리 소자 구조를 보인 단면도가 제시되어 있다.FIG. 1 is a cross-sectional view illustrating a conventional stack type flash memory device disclosed in "International Electron Device Meeting 1998, Technical Digest pages 975-978" as an example of the NOR device.
도 1의 단면도에 의하면, 종래의 스택형 플래시 메모리 소자는 크게, 반도체 기판(10) 상에 플로팅 게이트(12)와 층간 절연막(14) 및 컨트롤 게이트(16)가 순차 적층된 구조의 스택 전극이 소스 정션(20)을 사이에 두고 좌·우 대칭되도록 배치되고, 상기 스택 전극 일측의 기판(10) 내에는 소스 정션(20)과 대응되는 위치에 드레인 정션(22)이 각각 형성되며, 상기 드레인 정션(22)에는 비트 라인(28)과 접속되는 콘택(26)이 각각 연결되도록 구성되어 있음을 알 수 있다. 상기 도면에서 미설명 참조번호 22는 절연막을 나타내고, 18은 절연 스페이서를 나타낸다.According to the cross-sectional view of FIG. 1, a conventional stacked flash memory device includes a stack electrode having a structure in which a floating gate 12, an interlayer insulating layer 14, and a control gate 16 are sequentially stacked on a semiconductor substrate 10. The source junction 20 is disposed to be symmetrical left and right, and the drain junction 22 is formed at a position corresponding to the source junction 20 in the substrate 10 on one side of the stack electrode, respectively. It can be seen that the junction 22 is configured such that the contacts 26 connected to the bit lines 28 are connected to each other. In the figure, reference numeral 22 denotes an insulating film, and 18 denotes an insulating spacer.
이때, 소스 정션(20)과 드레인 정션(22)은 각각 이중 정션 구조로 설계되는데, 소스 정션(20)을 이처럼 이중 구조로 가져간 것은 정션 Vbd(breakdown voltage)를 높여 소스에 고전압 인가시 정션이 파괴되는 것을 막기 위함이며, 드레인 정션(22)을 이중 구조로 가져간 것은 소자 구동시에 높은 채널 횡방향 전계(lateral electric field)를 확보하여 드레인 사이드(drain side)에서의 핫 일렉트론(hot electron) 발생을 증가시키기 위함이다.At this time, the source junction 20 and the drain junction 22 are each designed as a double junction structure, and the source junction 20 is brought into the double structure in this way to increase the junction Vbd (breakdown voltage) to break the junction when a high voltage is applied to the source. The dual structure of the drain junction 22 ensures a high channel lateral electric field when driving the device, thereby increasing the occurrence of hot electrons at the drain side. To do so.
하지만 상기 구조를 가지도록 메모리 소자를 설계할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.However, when the memory device is designed to have the above structure, the following problem occurs when manufacturing the device.
컨트롤 게이트(16)를 형성하는 공정과 소스 정션(20)을 형성하는 공정이 별도의 사진식각공정에 의해 개별적으로 진행되므로, 단위 셀(Ⅰ) 크기를 더 이상 줄이기 어렵다는 문제가 발생된다. 이는, 사진식각공정의 한계로 인해 현재의 제조공정 능력으로는 컨트롤 게이트(16)의 선폭(CD)과 소스 정션(20)의 사이즈를 줄이는데 한계가 따르기 때문이다.Since the process of forming the control gate 16 and the process of forming the source junction 20 are performed separately by separate photolithography processes, it is difficult to reduce the size of the unit cell I any more. This is because, due to the limitation of the photolithography process, the current manufacturing process capability is limited in reducing the line width CD of the control gate 16 and the size of the source junction 20.
이에 본 발명의 목적은, 사진식각공정 대신에 절연 스페이서를 활용한 셀프-얼라인 방식으로 컨트롤 게이트를 형성하므로써, 현재의 제조공정 능력하에서도 공정 진행상의 어려움없이 단위 셀 크기를 줄일 수 있도록 하여 고집적화가 가능하도록 한 스택형 플래시 메모리 소자를 제공함에 있다.Accordingly, an object of the present invention is to form a control gate in a self-aligned manner using an insulating spacer instead of a photolithography process, so that the unit cell size can be reduced without difficulty in the process even under the current manufacturing process capability, resulting in high integration. The present invention provides a stackable flash memory device.
본 발명의 다른 목적은 상기 스택형 플래시 메모리 소자를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.Another object of the present invention is to provide a manufacturing method capable of effectively manufacturing the stacked flash memory device.
도 1은 종래의 스택형 노어 플래시 메모리 소자 구조를 보인 단면도,1 is a cross-sectional view showing a conventional stacked NOR flash memory device structure;
도 2는 본 발명에서 제안된 스택형 노어 플래시 메모리 소자 구조를 보인 단면도,2 is a cross-sectional view showing a stacked NOR flash memory device structure proposed in the present invention;
도 3a 내지 도 3g는 도 2의 플래시 메모리 소자 제조방법을 보인 공정순서도이다.3A to 3G are flowcharts illustrating a method of manufacturing the flash memory device of FIG. 2.
상기 목적을 달성하기 위하여 본 발명에서는, 소스 정션이 구비된 반도체 기판; 제 1 절연막을 개재하여 상기 기판 상에 형성되며, 상기 소스 정션을 사이에 두고 좌·우대칭되도록 배치된 "플로팅 게이트/층간 절연막/컨트롤 게이트" 적층 구조의 스택 전극; 상기 스택 전극 상에 형성된 절연 스페이서; 상기 소스 정션과 연결되도록 상기 스택 전극 사이의 내부 공간에 제 2 절연막을 개재하여 형성된 소스 라인; 상기 스택 전극과 일부 오버랩되도록 상기 소스 정션과 대응되는 위치의 상기 기판 내에 형성된 드레인 정션; 상기 스페이서와 상기 스택 전극의 표면 노출부에 형성된 제 3 절연막; 상기 결과물 상에 형성된 절연막; 상기 드레인 정션과 연결되도록 상기 절연막을 관통하여 형성된 콘택; 및 상기 콘택과 연결되도록 상기 절연막 상에 형성된 비트 라인으로 이루어진 스택형 플래시 메모리 소자가 제공된다.In order to achieve the above object, the present invention, a semiconductor substrate provided with a source junction; A stack electrode formed on the substrate with a first insulating film interposed therebetween so as to be left-right aligned with the source junction interposed therebetween; An insulating spacer formed on the stack electrode; A source line formed through a second insulating layer in an internal space between the stack electrodes to be connected to the source junction; A drain junction formed in the substrate at a position corresponding to the source junction to partially overlap with the stack electrode; A third insulating film formed on the surface exposed portion of the spacer and the stack electrode; An insulating film formed on the resultant; A contact formed through the insulating layer to be connected to the drain junction; And a bit line formed on the insulating layer to be connected to the contact.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 제 1 절연막이 구비된 반도체 기판 상에 제 1 도전막과 층간 절연막 및 제 2 도전막을 순차 적층하는 단계; 상기 제 2 도전막 상에 제 1 임의막을 형성하는 단계; 스택 전극과 소스 정션이 형성될 부분을 한정하는 감광막 패턴을 마스크로해서 상기 제 1 임의막을 선택식각하여, 상기 제 2 도전막의 표면을 일부 노출시키는 단계; 상기 결과물 상에 제 2 임의막을 형성하는 단계; 상기 제 2 임의막을 에치백하여 상기 제 1 임의막의 식각면에 스페이서를 형성하는 단계; 상기 스페이서 사이의 상기 기판 표면이 노출되도록 상기 제 2 도전막, 상기 층간 절연막, 상기 제 1 도전막 및 상기 제 1 절연막을 순차식각하는 단계; 상기 스페이서 사이의 상기 기판 내에 소스 정션을 형성하는 단계; 상기 소스 정션과 인접된 쪽에 위치한 상기 스페이서와 상기 제 1 및 제 2 도전막의 측벽에 제 2 절연막을 형성하는 단계; 상기 스페이서 사이의 내부 공간에 상기 소스 정션과 연결되는 소스 라인을 형성하는 단계; 상기 제 1 임의막을 제거하는 단계; 상기 스페이서를 마스크로해서 상기 제 2 도전막과 상기 층간 절연막 및 상기 제 1 도전막을 선택식각하여, "플로팅 게이트/층간 절연막/컨트롤 게이트" 적층 구조의 스택 전극을 형성하는 단계; 상기 스택 전극의 표면 노출부에 제 3 절연막을 형성하는 단계; 및 상기 스택 전극과 일부 오버랩되도록 상기 소스 정션과 대응되는 위치의 상기 기판 내에 드레인 정션을 형성하는 단계로 이루어진 스택형 플래시 메모리 소자 제조방법이 제공된다.In order to achieve the above object, the present invention, the step of sequentially stacking a first conductive film, an interlayer insulating film and a second conductive film on a semiconductor substrate with a first insulating film; Forming a first optional film on the second conductive film; Selectively etching the first optional layer using a photoresist pattern defining a portion of the stack electrode and a source junction to be formed as a mask to partially expose a surface of the second conductive layer; Forming a second optional film on the resultant product; Etching back the second optional layer to form a spacer on an etching surface of the first optional layer; Sequentially etching the second conductive film, the interlayer insulating film, the first conductive film, and the first insulating film to expose the surface of the substrate between the spacers; Forming a source junction in the substrate between the spacers; Forming a second insulating film on sidewalls of the spacer and the first and second conductive films positioned adjacent to the source junction; Forming a source line connected to the source junction in an internal space between the spacers; Removing the first optional film; Selectively etching the second conductive layer, the interlayer insulating layer, and the first conductive layer using the spacers as a mask to form a stack electrode having a “floating gate / interlayer insulating layer / control gate” stacked structure; Forming a third insulating film on a surface exposed portion of the stack electrode; And forming a drain junction in the substrate at a position corresponding to the source junction so as to partially overlap with the stack electrode.
이와 같이 공정을 진행할 경우, 두 개의 컨트롤 게이트와 공통 소스 부분을 합쳐서 패턴 형성이 가능할 뿐 아니라 컨트롤 게이트가 사진식각공정이 아닌 스페이서를 마스크로 이용한 식각 공정에 의해 셀프-얼라인 방식으로 제조되므로, 컨트롤 게이트의 선폭과 소스 정션의 사이즈를 기존보다 작게 형성할 수 있게 된다.In this process, the two control gates and the common source portion can be combined to form a pattern, and the control gate is manufactured in a self-aligned manner by an etching process using a spacer as a mask, not a photo etching process. The line width of the gate and the size of the source junction can be made smaller than before.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2는 본 발명에서 제안된 스택형 플래시 메모리 소자 구조를 보인 단면도로서, 상기 단면도에 의하면 소자 구성이 다음과 같이 이루어져 있음을 알 수 있다.2 is a cross-sectional view showing a structure of a stacked flash memory device proposed in the present invention. According to the cross-sectional view, it can be seen that the device configuration is as follows.
즉, 소스 정션(118)이 구비된 반도체 기판(100) 상에는 제 1 절연막(102)을 개재하여 "플로팅 게이트(104a)층간 절연막(106)/컨트롤 게이트(108a)" 적층 구조의 스택 전극이 상기 소스 정션(118)을 사이에 두고 좌·우 대칭되도록 배치되고, 상기 스택 전극 상에는 절연 재질의 스페이서(114a)가 형성되며, 상기 스택 전극 사이의 내부 공간에는 상기 소스 정션(118)과 연결되도록 제 2 절연막(116)을 개재하여 소스 라인(120)이 형성되고, 상기 소스 정션(118)과 대응되는 위치의 기판(100) 내에는 상기 스택 전극과 일부 오버랩되도록 드레인 정션(124)이 형성되며, 상기 스페이서(114a)와 스택 전극의 표면 노출부를 따라서는 제 3 절연막(122)이 형성되고, 상기 드레인 정션(124)에는 비트 라인(130)과 접속되는 콘택(128)이 연결되도록 구성되어 있다. 상기 도면에서 미설명 참조번호 126은 절연막을 나타낸다. 이때, 플로팅 게이트(104a)와 컨트롤 게이트(108a)는 폴리실리콘이나 폴리사이드 재질로 구성되고, 소스 라인(120)은 폴리실리콘이나 텅스텐 재질로 구성된다.That is, on the semiconductor substrate 100 having the source junction 118, the stack electrode having the “floating gate 104a (interlayer insulating film 106) / control gate 108a” stacked structure is interposed with the first insulating film 102 interposed therebetween. It is disposed to be symmetrical left and right with the source junction 118 interposed therebetween, a spacer 114a of an insulating material is formed on the stack electrode, the internal space between the stack electrode is connected to the source junction 118 The source line 120 is formed through the second insulating layer 116, and the drain junction 124 is formed in the substrate 100 at a position corresponding to the source junction 118 so as to partially overlap the stack electrode. A third insulating film 122 is formed along the spacer 114a and the surface exposed portion of the stack electrode, and a contact 128 connected to the bit line 130 is connected to the drain junction 124. In the drawing, reference numeral 126, which is not described, denotes an insulating film. In this case, the floating gate 104a and the control gate 108a are made of polysilicon or polyside material, and the source line 120 is made of polysilicon or tungsten material.
따라서, 상기 구조의 플래시 메모리 소자는 도 3a 내지 도 3g에 도시된 공정순서도에서 알 수 있듯이 다음의 제 7 단계 공정을 거쳐 제조된다.Therefore, the flash memory device having the above structure is manufactured through the following seventh step process, as can be seen from the process flow chart shown in FIGS. 3A to 3G.
제 1 단계로서, 도 3a와 같이 실리콘 재질의 반도체 기판(100) 상에 SiO2나 SiON 재질의 제 1 절연막(102)을 형성한 후, 그 위에 제 1 도전막(104)과 층간 절연막(106) 및 제 2 도전막(108)을 순차 적층한다. 이때, 제 1 및 제 2도전막(104),(108)은 폴리실리콘이나 폴리사이드 재질로 형성되고, 층간 절연막(106)은 ONO 구조로 형성된다. 이어, 제 2 도전막(108) 상에 절연 재질의 제 1 임의막(110)을 형성하고, 그 위에 스택 전극과 소스 정션이 형성될 부분을 한정하는 감광막 패턴(112)을 형성한다.As a first step, as shown in FIG. 3A, a first insulating film 102 made of SiO 2 or SiON is formed on a semiconductor substrate 100 made of silicon, and then the first conductive film 104 and the interlayer insulating film 106 are formed thereon. ) And the second conductive film 108 are sequentially stacked. In this case, the first and second conductive films 104 and 108 are formed of polysilicon or polyside material, and the interlayer insulating film 106 is formed of an ONO structure. Subsequently, the first arbitrary film 110 of an insulating material is formed on the second conductive film 108, and a photosensitive film pattern 112 defining a portion where the stack electrode and the source junction are to be formed is formed thereon.
제 2 단계로서, 도 3b와 같이 상기 감광막 패턴(112)을 마스크로해서 제 1 임의막(110) 선택식각하여, 제 2 도전막(108)의 표면을 일부 노출시킨다.As a second step, as shown in FIG. 3B, the first optional film 110 is selectively etched using the photosensitive film pattern 112 as a mask to partially expose the surface of the second conductive film 108.
제 3 단계로서, 도 3c와 같이 감광막 패턴(112)을 제거하고, 상기 결과물 상에 절연 재질의 제 2 임의막(114)을 형성한다. 이때, 제 2 임의막(114)은 제 1 임의막(110)과는 식각 선택비가 다른 절연 재질로 형성된다.As a third step, the photosensitive film pattern 112 is removed as shown in FIG. 3C, and a second optional film 114 of insulating material is formed on the resultant. In this case, the second random film 114 is formed of an insulating material having an etching selectivity different from that of the first random film 110.
제 4 단계로서, 도 3d와 같이 제 2 임의막(114)을 에치백하여 상기 제 1 임의막(110)의 식각면에 절연 스페이서(114a)를 형성하고, 상기 스페이서(114a) 사이의 기판(100) 표면이 노출되도록 제 2 도전막(108), 층간 절연막(106), 제 1 도전막(104) 및 제 1 절연막(102)을 순차식각하여 기판(100) 상에서 이들 막질들이 서로 분리되도록 한다.As a fourth step, as shown in FIG. 3D, the second random layer 114 is etched back to form an insulating spacer 114a on an etched surface of the first optional layer 110, and to form a substrate between the spacers 114a. The second conductive film 108, the interlayer insulating film 106, the first conductive film 104, and the first insulating film 102 are sequentially etched to expose the surface thereof so that these films are separated from each other on the substrate 100. .
제 5 단계로서, 도 3e와 같이 상기 스페이서(114a) 사이의 기판(100) 내에 소스 정션(118)을 형성하고, 상기 소스 정션(118)과 인접된 쪽에 위치한 스페이서(114a)와 제 1 및 제 2 도전막(104),(108)의 측벽에 제 2 절연막(116)을 형성한 다음, 상기 스페이서(114a) 사이의 내부 공간에 소스 정션(118)과 연결되는 소스 라인(120)을 형성한다. 이때, 상기 소스 라인(120)은 폴리실리콘이나 텅스텐 재질로 형성된다.As a fifth step, as shown in FIG. 3E, the source junction 118 is formed in the substrate 100 between the spacers 114a, and the spacers 114a and the first and first spacers are located adjacent to the source junction 118. A second insulating film 116 is formed on the sidewalls of the second conductive films 104 and 108, and then a source line 120 connected to the source junction 118 is formed in an internal space between the spacers 114a. . In this case, the source line 120 is formed of polysilicon or tungsten material.
제 6 단계로서, 도 3f와 같이 제 2 도전막(108) 상에 잔존된 제 1 임의막(110)을 제거하고, 상기 스페이서(114a)를 마스크로해서 제 2 도전막(108)과 층간 절연막(106) 및 제 1 도전막(104)을 선택식각하여, "플로팅 게이트(104a)/층간 절연막(106)/컨트롤 게이트(108a)" 적층 구조의 스택 전극을 형성한 다음, 상기 스택 전극의 표면 노출부를 따라 제 3 절연막(122)을 형성한다.As a sixth step, as shown in FIG. 3F, the first optional film 110 remaining on the second conductive film 108 is removed, and the second conductive film 108 and the interlayer insulating film are formed using the spacer 114a as a mask. (106) and the first conductive film 104 are selectively etched to form a stack electrode having a " floating gate 104a / interlayer insulating film 106 / control gate 108a " lamination structure, and then the surface of the stack electrode The third insulating layer 122 is formed along the exposed portion.
제 7 단계로서, 도 3g와 같이 상기 스택 전극과 일부 오버랩되도록 소스 정션(118)과 대응되는 위치의 기판(100) 내에 드레인 정션(124)을 형성하고, 상기 결과물 상에 절연막(126)을 형성한 다음, 상기 절연막(124) 내에 드레인 영역(124)의 표면이 일부 노출되도록 관통홀(h)을 형성한다. 이어, 관통홀(h) 내에 드레인 영역(124)과 연결되는 콘택(128)을 형성하고, 상기 절연막(126) 상에 상기 콘택(128)과 연결되는 비트 라인(130)을 형성하므로써, 메모리 셀 제조를 완료한다.As a seventh step, a drain junction 124 is formed in the substrate 100 at a position corresponding to the source junction 118 so as to partially overlap with the stack electrode as shown in FIG. 3G, and an insulating film 126 is formed on the resultant. Next, a through hole h is formed in the insulating layer 124 to partially expose the surface of the drain region 124. Subsequently, the contact 128 connected to the drain region 124 is formed in the through hole h, and the bit line 130 connected to the contact 128 is formed on the insulating layer 126, thereby forming a memory cell. Complete the manufacture.
이러한 일련의 제조공정을 통해 플래시 메모리 소자를 설계할 경우, 플로팅 게이트와 컨트롤 게이트의 길이(선폭)가 사진식각공정의 식각 능력에 의해 결정되는 것이 아니라 제 2 임의막(114)의 두께에 의해 결정되므로, 상기 임의막(114)의 두께 조절을 통해 자유롭게 플로팅 게이트와 컨트롤 게이트의 길이를 조절할 수 있게 된다. 즉, 컨트롤 게이트(108a)가 사진식각공정이 아닌 제 2 임의막(114)의 에치백 공정 결과 만들어진 스페이서(114a)를 마스크로 이용한 식각 공정에 의해 셀프-얼라인 방식으로 제조되므로, 공정 진행상의 어려움 없이도 컨트롤 게이트(108a)의 선폭을 기존보다 줄일 수 있게 되는 것이다.When designing a flash memory device through such a series of manufacturing processes, the length (line width) of the floating gate and the control gate is determined not by the etching ability of the photolithography process, but by the thickness of the second arbitrary film 114. Therefore, the length of the floating gate and the control gate can be freely adjusted by adjusting the thickness of the arbitrary film 114. That is, since the control gate 108a is manufactured in a self-aligned manner by an etching process using the spacer 114a formed as a mask as a result of the etch back process of the second random film 114 rather than the photolithography process, Without difficulty, the line width of the control gate 108a can be reduced.
뿐만 아니라 이 경우는 두 개의 컨트롤 게이트(108a)와 공통 소스 부분을 합쳐서 패턴 형성이 가능하므로, 소스 정션(118)의 사이즈를 기존보다 작게 가져갈 수 있다는 부가적인 효과 또한 얻을 수 있게 된다.In addition, in this case, since the pattern can be formed by combining the two control gates 108a and the common source part, an additional effect of bringing the size of the source junction 118 smaller than before can be obtained.
그 결과, 종래 사진식각공정을 적용하여 컨트롤 게이트와 소스 정션을 형성할 때보다 단위 셀 축소가 용이해지게 된다.As a result, it is easier to reduce the unit cell than when forming a control gate and a source junction by applying a conventional photolithography process.
이상에서 살펴본 바와 같이 본 발명에 의하면, 사진식각공정 대신에 절연 스페이서를 활용한 셀프-얼라인 방식으로 컨트롤 게이트를 형성하므로써, 두 개의 컨트롤 게이트와 공통 소스 부분을 합쳐서 패턴 형성이 가능할 뿐 아니라 컨트롤 게이트가 사진식각공정이 아닌 스페이서를 마스크로 이용한 식각 공정에 의해 제조되므로, 현재의 제조공정 능력하에서도 공정 진행상의 어려움없이 단위 셀 크기를 줄일 수 있게 된다.As described above, according to the present invention, by forming the control gate in a self-aligned manner using an insulating spacer instead of the photolithography process, it is possible to form a pattern by combining two control gates and a common source portion, as well as the control gate. Since it is manufactured by an etching process using a spacer as a mask rather than a photo etching process, it is possible to reduce the unit cell size without difficulty in the process even under the current manufacturing process capability.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010019155A KR20020078886A (en) | 2001-04-11 | 2001-04-11 | Stack type flash memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010019155A KR20020078886A (en) | 2001-04-11 | 2001-04-11 | Stack type flash memory device and method for fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020078886A true KR20020078886A (en) | 2002-10-19 |
Family
ID=27700630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010019155A KR20020078886A (en) | 2001-04-11 | 2001-04-11 | Stack type flash memory device and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020078886A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870055A (en) * | 1994-08-30 | 1996-03-12 | Nkk Corp | Manufacture of nonvolatile semiconductor storage device |
| KR19990052279A (en) * | 1997-12-22 | 1999-07-05 | 구본준 | Method of manufacturing flash memory |
| KR20000030968A (en) * | 1998-10-27 | 2000-06-05 | 김영환 | Production method of flash memory cell |
| KR20010004990A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Flash EEPROM cell and method of manufacturing the same |
-
2001
- 2001-04-11 KR KR1020010019155A patent/KR20020078886A/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870055A (en) * | 1994-08-30 | 1996-03-12 | Nkk Corp | Manufacture of nonvolatile semiconductor storage device |
| KR19990052279A (en) * | 1997-12-22 | 1999-07-05 | 구본준 | Method of manufacturing flash memory |
| KR20000030968A (en) * | 1998-10-27 | 2000-06-05 | 김영환 | Production method of flash memory cell |
| KR20010004990A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Flash EEPROM cell and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100399363B1 (en) | Semiconductor device and method of forming the same | |
| CN111180508B (en) | Nonvolatile memory and method of manufacturing the same | |
| US5115288A (en) | Split-gate EPROM cell using polysilicon spacers | |
| US8410547B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20020095355A (en) | Semiconductor device and method of fabricating the same | |
| TW202018957A (en) | Split gate non-volatile memory cells with three-dimensional finfet structure, and method of making same | |
| US20030127683A1 (en) | Nonvolatile memory devices and methods for fabricating the same | |
| JP2652931B2 (en) | Method of manufacturing nonvolatile memory element | |
| JP3967097B2 (en) | Cell manufacturing method for flash memory device | |
| WO2017026275A1 (en) | Semiconductor integrated circuit device production method, and semiconductor integrated circuit device | |
| KR100673011B1 (en) | Nor flash memory device and method of fabricating the same | |
| KR20210018578A (en) | Semiconductor memory device | |
| KR100846393B1 (en) | Transistor in semiconductor device and method for manufacturing the same | |
| JPH10308463A (en) | Nonvolatile memory device and manufacture therefor | |
| KR100655285B1 (en) | Semiconductor device having stack gate and method of fabricating the same | |
| JPH11238392A (en) | Nor type mask and its manufacture | |
| JPH04233278A (en) | Split gate eprom cell using polysilicon spacer | |
| KR20040061972A (en) | Method for fabricating flash memory device | |
| KR100642383B1 (en) | Flash memory device having improved erase efficiency and method of fabricating the same | |
| KR20020078886A (en) | Stack type flash memory device and method for fabricating the same | |
| US20130049094A1 (en) | Non-volatile memory device and method for fabricating the same | |
| KR20050069597A (en) | Flash memory cell and method for manufacturing the same | |
| US20240114689A1 (en) | Fabrication method for a three-dimensional memory array of thin-film ferroelectric transistors formed with an oxide semiconductor channel | |
| KR20010063021A (en) | non-volatile semiconductor memory device and manufacturing method thereof | |
| KR19990083606A (en) | Non-volatile semiconductor memory device and method for manufacturing same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |