JPH0870055A - Manufacture of nonvolatile semiconductor storage device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、非対称なソース・ドレ
イン構造を持つ不揮発性半導体記憶装置の製造方法に関
するものであり、ソース拡散層とドレイン拡散層の不純
物濃度を所望の値に設定し得るとともに、ＬＤＤ（Ligh
tly Doped Drain-Source) 又はＤＤＤ(Doble Diffused
Drain)構造もソース、ドレインとは独立に製造できる不
揮発性半導体記憶装置の製造方法に係るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a non-volatile semiconductor memory device having an asymmetrical source / drain structure, which can set the impurity concentration of a source diffusion layer and a drain diffusion layer to desired values. Along with LDD (Ligh
tly Doped Drain-Source) or DDD (Doble Diffused)
The Drain) structure also relates to a method for manufacturing a nonvolatile semiconductor memory device that can be manufactured independently of the source and drain.
【０００２】[0002]
【従来の技術】従来の非対称なソース・ドレイン構造を
持つ不揮発性半導体記憶装置について、図を参照して説
明する。図１７，図１８はレジストプロセス及びスペー
サープロセスによって非対称なソース・ドレイン構造の
不揮発性半導体記憶装置を形成する製造工程の要部を示
す断面図である。図１７（ａ）に示すように、ｐ型の半
導体基板１にはゲート酸化膜２が形成され、ゲート電極
となる導電性を付与したポリシリコン層３が形成されて
いる。ポリシリコン層３には、所定の間隔で拡散用窓が
開口されており、これらの拡散用窓から不純物がイオン
注入されてｎ型の低不純物濃度拡散層（ｎ- ）４が形成
されている。続いて、図１７（ｂ）に示すように、レジ
スト膜が塗布され、レジスト膜は拡散用窓が形成された
ポリシリコン層３の側面を覆うようにパターニングされ
ており、一部がレジスト膜５で覆われた拡散用窓から不
純物がイオン注入され高不純物濃度拡散層（ｎ+ ）６か
らなるソース拡散層或いはドレイン拡散層が形成されて
いる。先に形成された低不純物濃度拡散層（ｎ- ）４が
ソース拡散層或いはドレイン拡散層の片側に残り、非対
称なソース・ドレイン構造を有する半導体不揮発性メモ
リセルが形成される。2. Description of the Related Art A conventional nonvolatile semiconductor memory device having an asymmetrical source / drain structure will be described with reference to the drawings. 17 and 18 are cross-sectional views showing a main part of a manufacturing process for forming a non-volatile semiconductor memory device having an asymmetrical source / drain structure by a resist process and a spacer process. As shown in FIG. 17A, a gate oxide film 2 is formed on a p-type semiconductor substrate 1, and a conductive polysilicon layer 3 to be a gate electrode is formed. Diffusion windows are opened in the polysilicon layer 3 at predetermined intervals, and impurities are ion-implanted through the diffusion windows to form an n-type low impurity concentration diffusion layer (n − ) 4. . Subsequently, as shown in FIG. 17B, a resist film is applied, and the resist film is patterned so as to cover the side surface of the polysilicon layer 3 in which the diffusion window is formed, and a part of the resist film 5 is formed. Impurities are ion-implanted from a diffusion window covered with a to form a source diffusion layer or a drain diffusion layer composed of a high impurity concentration diffusion layer (n + ) 6. The low impurity concentration diffusion layer (n − ) 4 previously formed remains on one side of the source diffusion layer or the drain diffusion layer, and a semiconductor nonvolatile memory cell having an asymmetrical source / drain structure is formed.
【０００３】図１８は、導電性を有するポリシリコン層
３に形成された拡散用窓が形成され、この拡散用窓に不
純物をイオン注入してｎ型の低不純物濃度拡散層
（ｎ- ）４が形成される。その後、ポリシリコン層を全
面に堆積してＲＩＥ（Reactive IonEtching）による異
方性エッチングによって、ポリシリコン層３の側壁面に
スペーサー３ａが形成され、更に、レジスト膜を塗布し
て片側のスペーサー３ａを覆うようにパターニングして
拡散用窓の一部を覆い、拡散用窓に露出する片側にスペ
ーサー３ａを除去した後に、不純物を高不純物濃度拡散
層（ｎ+ ）６からなるソース拡散層或いはドレイン拡散
層が形成されている。In FIG. 18, a diffusion window formed in a conductive polysilicon layer 3 is formed. Impurities are ion-implanted into this diffusion window to form an n-type low impurity concentration diffusion layer (n − ) 4. Is formed. After that, a polysilicon layer is deposited on the entire surface and anisotropic etching by RIE (Reactive Ion Etching) is performed to form a spacer 3a on the side wall surface of the polysilicon layer 3. Further, a resist film is applied to remove the spacer 3a on one side. After patterning so as to cover the diffusion window and removing the spacer 3a on one side exposed to the diffusion window, impurities are diffused into a source diffusion layer or a drain diffusion layer composed of a high impurity concentration diffusion layer (n + ) 6. Layers have been formed.
【０００４】[0004]
【発明が解決しようとする課題】図１７及び図１８に示
した半導体不揮発性メモリセルは、その製造工程に夫々
欠点がある。前者は非対称性の不揮発性メモリセルの拡
散層を形成する際に、レジストマスクを用いて不純物を
イオン注入してソース・ドレイン拡散層６を形成してい
る。従って、通常、フォトリソグラフィ工程では、±δ
（約０．１〜０．２μｍ）の範囲内で位置ずれが発生す
る為に、素子の微細化が進につれてゲート端から高不純
物濃度拡散層６までの距離、即ち、低不純物濃度拡散層
４の幅の設定が不安定となる欠点がある。又、後者で
は、低不純物濃度拡散層４の幅は精度良く設定すること
が可能であるが、フォトリソグラフィ工程で一方のスペ
ーサー３ａをレジスト膜７で覆って他方のスペーサー３
ａを除去するエッチング工程を行わねばならない。この
エッチング工程は煩雑なものであり、メモリ素子の微細
化が進行するにつれて一層困難なものとなる欠点があ
る。又、何れの場合も非対称性のメモリセルを形成する
為に、ソース及びドレインを個別に寸法精度を最適化し
ようとすると、ミスアライメントの影響を強く受けるこ
とになり、余分な製造工程を必要とし、製造工程が煩雑
なものとなる欠点があり、改善の余地がある。The semiconductor non-volatile memory cell shown in FIGS. 17 and 18 has drawbacks in its manufacturing process. In the former case, when forming the diffusion layer of the asymmetrical non-volatile memory cell, the source / drain diffusion layer 6 is formed by ion implantation of impurities using a resist mask. Therefore, in the photolithography process,
Since the positional deviation occurs within the range of (about 0.1 to 0.2 μm), the distance from the gate end to the high impurity concentration diffusion layer 6, that is, the low impurity concentration diffusion layer 4 as the device becomes finer. There is a drawback that the width setting becomes unstable. In the latter case, the width of the low impurity concentration diffusion layer 4 can be accurately set, but one spacer 3a is covered with the resist film 7 in the photolithography process and the other spacer 3 is formed.
An etching process for removing a must be performed. This etching process is complicated, and has a drawback that it becomes more difficult as the memory device is miniaturized. Further, in any case, if the dimensional accuracy is individually optimized for the source and drain in order to form the asymmetric memory cell, the influence of misalignment is strongly exerted, and an extra manufacturing process is required. However, there is a drawback that the manufacturing process becomes complicated, and there is room for improvement.
【０００５】本発明は、上述のような課題に鑑みなされ
たものであって、非対称性を有する不揮発性メモリセル
を形成する不純物導入工程が全て自己整合法によってな
される不揮発性半導体記憶装置の製造方法を提供するこ
とを目的とする。The present invention has been made in view of the above problems, and manufactures a non-volatile semiconductor memory device in which all impurity introducing steps for forming a non-volatile memory cell having asymmetry are performed by a self-alignment method. The purpose is to provide a method.
【０００６】[0006]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の不揮発性半導体記憶装置の製造方
法は、半導体基板に形成されたゲート酸化膜上に、その
両端の表面が保護膜で覆われている導電層を形成する工
程と、前記導電層と前記保護膜をマスクとして不純物を
前記半導体基板にドープする工程と、前記保護膜をマス
クとして前記導電層に拡散用窓を形成する工程と、少な
くとも前記保護膜をマスクとして用い不純物を前記半導
体基板にドープする工程と、を有することを特徴とする
不揮発性半導体記憶装置の製造方法である。In order to achieve the above object, the first method for manufacturing a non-volatile semiconductor memory device according to the present invention comprises a gate oxide film formed on a semiconductor substrate and a surface of both ends thereof. Forming a conductive layer covered with a protective film, doping the semiconductor substrate with impurities using the conductive layer and the protective film as a mask, and a diffusion window in the conductive layer using the protective film as a mask. And a step of doping impurities into the semiconductor substrate by using at least the protective film as a mask, and a method of manufacturing a nonvolatile semiconductor memory device.
【０００７】又、本発明の第２の不揮発性半導体記憶装
置の製造方法は、半導体基板にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に形成され、その両端の表
面が保護膜で覆われている導電層を形成する工程と、前
記導電層の側面にスペーサーを形成する工程と、前記導
電層と前記保護膜及びスペーサーをマスクとして不純物
を前記半導体基板にドープする第１のイオン注入工程
と、前記保護膜をマスクとして前記導電層に拡散用窓を
形成する工程と、前記保護膜と前記スペーサーをマスク
として前記半導体基板に不純物をドープする第２のイオ
ン注入工程と、を有することを特徴とする不揮発性半導
体記憶装置の製造方法である。A second method for manufacturing a non-volatile semiconductor memory device according to the present invention comprises a step of forming a gate oxide film on a semiconductor substrate, and a protective film formed on the gate oxide film, with both end surfaces being protective films. Forming a covered conductive layer; forming a spacer on a side surface of the conductive layer; first ion implantation for doping an impurity into the semiconductor substrate using the conductive layer, the protective film and the spacer as a mask A step of forming a diffusion window in the conductive layer using the protective film as a mask, and a second ion implantation step of doping an impurity into the semiconductor substrate using the protective film and the spacer as a mask. And a method for manufacturing a non-volatile semiconductor memory device.
【０００８】又、本発明の第３の不揮発性半導体記憶装
置の製造方法は、半導体基板にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に形成され、その両端の表
面が保護膜で覆われている導電層を形成する工程と、前
記導電層と前記保護膜をマスクとして前記半導体基板に
不純物をドープする第１のイオン注入工程と、前記導電
層の側面にスペーサーを形成する工程と、前記保護膜を
マスクとして前記導電層に拡散用窓を形成する工程と、
前記保護膜と前記スペーサーをマスクとして不純物を前
記半導体基板にドープする第２のイオン注入工程と、を
有することを特徴とする不揮発性半導体記憶装置の製造
方法である。A third method for manufacturing a non-volatile semiconductor memory device according to the present invention comprises a step of forming a gate oxide film on a semiconductor substrate, and a protective film on both ends of the gate oxide film formed on the gate oxide film. A step of forming a covered conductive layer, a first ion implantation step of doping impurities into the semiconductor substrate using the conductive layer and the protective film as a mask, and a step of forming a spacer on a side surface of the conductive layer Forming a diffusion window in the conductive layer using the protective film as a mask,
A second ion implantation step of doping impurities into the semiconductor substrate using the protective film and the spacer as a mask, the method for manufacturing a nonvolatile semiconductor memory device.
【０００９】又、本発明の第４の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を形成
した後、前記フィールド酸化膜間の前記半導体基板面に
ゲート酸化膜を形成する工程と、前記フィールド酸化膜
上から両側に延在して前記ゲート酸化膜上に至り、その
両端面に保護膜が形成されている導電層を形成する工程
と、少なくとも前記導電層と前記保護膜をマスクとして
不純物を前記半導体基板にドープする工程と、前記保護
膜をマスクとして前記導電層を除去して前記フィールド
酸化膜が露出した拡散用窓を形成する工程と、少なくと
も前記保護膜と前記フィールド酸化膜をマスクとして不
純物を前記半導体基板にドープする工程と、を有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法であ
る。The fourth method for manufacturing a non-volatile semiconductor memory device of the present invention is a step of forming a field oxide film on a semiconductor substrate and then forming a gate oxide film on the surface of the semiconductor substrate between the field oxide films. And a step of forming a conductive layer that extends from both sides of the field oxide film to both sides of the field oxide film and reaches the gate oxide film, and has protective films formed on both end surfaces thereof, and at least the conductive layer and the protective film. Doping the semiconductor substrate with impurities as a mask; removing the conductive layer using the protective film as a mask to form a diffusion window exposing the field oxide film; and at least the protective film and the field oxide. And a step of doping the semiconductor substrate with an impurity using the film as a mask, the manufacturing method of the non-volatile semiconductor memory device.
【００１０】又、本発明の第５の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を形成
する工程と、前記フィールド酸化膜間の前記半導体基板
面にゲート酸化膜を形成する工程と、前記フィールド酸
化膜上から両側に延在して前記ゲート酸化膜に至り、そ
の両端面に保護膜が形成されている導電層を形成する工
程と、前記導電層と前記保護膜をマスクとして不純物を
前記半導体基板にドープする第１のイオン注入工程と、
前記導電層の側面にスペーサーを形成する工程と、前記
保護膜をマスクとして前記導電層を除去して前記フィー
ルド酸化膜を露出した拡散用窓を形成する工程と、前記
保護膜と前記スペーサー及び前記フィールド酸化膜をマ
スクとして不純物を前記半導体基板にドープする第２の
イオン注入工程と、を有することを特徴とする不揮発性
半導体記憶装置の製造方法である。A fifth method of manufacturing a non-volatile semiconductor memory device according to the present invention comprises the steps of forming a field oxide film on a semiconductor substrate and forming a gate oxide film on the surface of the semiconductor substrate between the field oxide films. A step of forming a conductive layer that extends from both sides of the field oxide film to both sides to reach the gate oxide film and has protective films formed on both end surfaces thereof; and masking the conductive layer and the protective film. As a first ion implantation step of doping impurities into the semiconductor substrate,
Forming a spacer on a side surface of the conductive layer; removing the conductive layer using the protective film as a mask to form a diffusion window exposing the field oxide film; the protective film, the spacer, and the A second ion implantation step of doping an impurity into the semiconductor substrate using a field oxide film as a mask, and a method for manufacturing a nonvolatile semiconductor memory device.
【００１１】又、本発明の第６の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を形成
する工程と、前記フィールド酸化膜間の前記半導体基板
面にゲート酸化膜を形成する工程と、前記フィールド酸
化膜上から両側に延在し、前記ゲート酸化膜上に至り、
その両端面に保護膜が形成されている導電層を形成する
工程と、前記導電層の側壁にスペーサーを形成する工程
と、前記導電層と前記保護膜及びスペーサーをマスクと
して不純物を前記半導体基板にドープする第１のイオン
注入工程と、前記保護膜をマスクとして前記導電層を除
去して前記フィールド酸化膜が露出した拡散用窓を形成
する工程と、前記保護膜と前記スペーサー及び前記フィ
ールド酸化膜をマスクとして不純物を前記半導体基板に
ドープする第２のイオン注入工程と、を有することを特
徴とする不揮発性半導体記憶装置の製造方法である。A sixth method of manufacturing a non-volatile semiconductor memory device according to the present invention comprises the steps of forming a field oxide film on a semiconductor substrate and forming a gate oxide film on the surface of the semiconductor substrate between the field oxide films. Process, extending from the field oxide film to both sides to reach the gate oxide film,
Forming a conductive layer having a protective film formed on both end surfaces thereof, forming a spacer on a side wall of the conductive layer; and using the conductive layer, the protective film and the spacer as a mask, impurities to the semiconductor substrate. A first ion implantation step of doping, a step of removing the conductive layer using the protective film as a mask to form a diffusion window in which the field oxide film is exposed, the protective film, the spacer, and the field oxide film And a second ion implantation step of doping the semiconductor substrate with impurities by using as a mask, the method for manufacturing a nonvolatile semiconductor memory device.
【００１２】又、本発明の第７の不揮発性半導体記憶装
置の製造方法は、半導体基板にゲート酸化膜を形成する
工程と、その両端面が保護膜で覆われた導電層を前記ゲ
ート酸化膜上に形成する工程と、前記導電層と前記保護
膜をマスクとして不純物を前記半導体基板にドープする
第１のイオン注入工程と、前記導電層の側壁に側壁酸化
膜を形成する酸化工程と、前記保護膜をマスクとして前
記導電層に拡散用窓を形成する工程と、前記保護膜と前
記側壁酸化膜をマスクとして不純物を前記半導体基板に
ドープする第２のイオン注入工程と、を有することを特
徴とする不揮発性半導体記憶装置の製造方法。A seventh method of manufacturing a non-volatile semiconductor memory device according to the present invention is a step of forming a gate oxide film on a semiconductor substrate, and a conductive layer whose both end faces are covered with a protective film. A step of forming on top, a first ion implantation step of doping impurities into the semiconductor substrate using the conductive layer and the protective film as a mask, an oxidation step of forming a sidewall oxide film on a sidewall of the conductive layer, A step of forming a diffusion window in the conductive layer using a protective film as a mask; and a second ion implantation step of doping impurities into the semiconductor substrate using the protective film and the sidewall oxide film as a mask. A method for manufacturing a nonvolatile semiconductor memory device.
【００１３】又、本発明の第８の不揮発性半導体記憶装
置の製造方法は、不純物がドープされた固相拡散源を所
定の間隔に配置する工程と、前記固相拡散源が形成され
た半導体基板にゲート酸化膜を形成するとともに前記固
相拡散源を酸化膜で覆う工程と、前記酸化膜で覆われた
前記固相拡散源から前記ゲート酸化膜上に延在し、その
両端部を浮遊ゲートとする導電層を形成する工程と、前
記導電層をマスクとして不純物を前記半導体基板にドー
プする第１のイオン注入工程と、前記導電層にスペーサ
ーを形成し、前記導電層と前記スペーサーをマスクとし
て不純物を前記半導体基板にドープする第２のイオン注
入工程と、前記第１と第２のイオン注入工程でドープさ
れた領域に酸化膜を形成しつつ拡散層を形成するととも
に、前記固相拡散源から半導体基板に不純物をドープす
る工程と、を有することを特徴とする不揮発性半導体記
憶装置の製造方法である。The eighth method for manufacturing a non-volatile semiconductor memory device of the present invention includes the steps of arranging solid-phase diffusion sources doped with impurities at predetermined intervals, and a semiconductor in which the solid-phase diffusion sources are formed. Forming a gate oxide film on the substrate and covering the solid-phase diffusion source with an oxide film; and extending from the solid-phase diffusion source covered with the oxide film onto the gate oxide film and floating both ends thereof. Forming a conductive layer serving as a gate; a first ion implantation step of doping the semiconductor substrate with impurities using the conductive layer as a mask; forming a spacer in the conductive layer; and masking the conductive layer and the spacer As a second ion implantation step of doping impurities into the semiconductor substrate, and forming a diffusion layer while forming an oxide film in the regions doped in the first and second ion implantation steps, and performing the solid phase diffusion. From a manufacturing method of the nonvolatile semiconductor memory device characterized by having the steps of doping impurities into the semiconductor substrate.
【００１４】又、本発明の第９の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を離間
して形成する工程と、前記フィールド酸化膜から前記半
導体基板上に延在する不純物がドープされた固相拡散源
を形成する工程と、前記固相拡散源の露出面を酸化する
とともに前記半導体基板にゲート酸化膜を形成する工程
と、前記酸化膜で覆われた前記固相拡散源から前記ゲー
ト酸化膜上に延在し、その両端部を浮遊ゲートとする導
電層を形成する工程と、前記導電層をマスクとして不純
物をドープする第１のイオン注入工程と、前記導電層に
スペーサーを形成し、前記導電層と前記スペーサーをマ
スクとして不純物をドープする第２のイオン注入工程
と、前記第１と第２のイオン注入工程でドープされた領
域に酸化膜を形成しつつ拡散層を形成するとともに、前
記固相拡散源から半導体基板に不純物をドープする工程
と、を有することを特徴とする不揮発性半導体記憶装置
の製造方法である。A ninth method for manufacturing a non-volatile semiconductor memory device according to the present invention is a step of forming a field oxide film on a semiconductor substrate with a space therebetween, and impurities extending from the field oxide film on the semiconductor substrate. Forming a solid-phase diffusion source doped with Al, oxidizing the exposed surface of the solid-phase diffusion source and forming a gate oxide film on the semiconductor substrate, and the solid-phase diffusion covered with the oxide film. Source on the gate oxide film, forming a conductive layer having floating gates at both ends thereof, a first ion implantation step of doping impurities using the conductive layer as a mask, and A second ion implantation step of forming spacers and doping impurities using the conductive layer and the spacer as a mask, and forming an oxide film in the regions doped in the first and second ion implantation steps. One to form a diffusion layer, wherein a method of manufacturing a nonvolatile semiconductor memory device characterized by having a step of solid-phase diffusion source doping impurities into the semiconductor substrate from the.
【００１５】又、本発明の第１０の不揮発性半導体記憶
装置の製造方法は、半導体基板にフィールド酸化膜を離
間して形成する工程と、前記フィールド酸化膜から前記
半導体基板上に延在する不純物がドープされた固相拡散
源を形成した後、前記フィールド酸化膜の頂部の前記固
相拡散源を除去する工程と、前記固相拡散源の露呈面を
酸化するとともに前記半導体基板にゲート酸化膜を形成
する工程と、前記酸化膜で覆われた前記固相拡散源から
前記ゲート酸化膜に延在する導電層であって、前記フィ
ールド酸化膜の頂部の前記導電層が除去され、前記ゲー
ト酸化膜に延在する導電層の夫々の両端部を浮遊ゲート
とする導電層を形成する工程と、前記導電層をマスクと
して不純物をドープする第１のイオン注入工程と、前記
導電層にスペーサーを形成し、前記導電層と前記スペー
サーをマスクとして不純物をドープする第２のイオン注
入工程と、前記第１と第２のイオン注入工程でドープさ
れた領域に酸化膜を形成しつつ拡散層を形成するととも
に、前記固相拡散源から半導体基板に不純物をドープす
る工程と、を有することを特徴とする不揮発性半導体記
憶装置の製造方法である。The tenth method of manufacturing a non-volatile semiconductor memory device of the present invention includes a step of forming a field oxide film on a semiconductor substrate in a spaced manner, and impurities extending from the field oxide film on the semiconductor substrate. Forming a solid-phase diffusion source doped with Al, and removing the solid-phase diffusion source on the top of the field oxide film; oxidizing the exposed surface of the solid-phase diffusion source and forming a gate oxide film on the semiconductor substrate. And a conductive layer extending from the solid-phase diffusion source covered with the oxide film to the gate oxide film, the conductive layer on the top of the field oxide film is removed, and the gate oxide film is removed. A step of forming a conductive layer having floating gates at both ends of the conductive layer extending in the film; a first ion implantation step of doping impurities using the conductive layer as a mask; and a spacer on the conductive layer. And a second ion implantation step of doping impurities by using the conductive layer and the spacer as a mask, and forming a diffusion layer while forming an oxide film in the regions doped in the first and second ion implantation steps. And a step of doping the semiconductor substrate with impurities from the solid-phase diffusion source, the method for manufacturing a nonvolatile semiconductor memory device.
【００１６】[0016]
【作用】本発明の請求項１の不揮発性半導体記憶装置
は、隣接する不揮発性半導体記憶素子間で互いに共有す
る拡散層を有する場合、浮遊ゲートとなる導電層でその
拡散領域を覆った状態で、一回目のイオン注入により拡
散層を形成し、続いて、導電層に拡散用窓を開口して次
のイオン注入工程を行うことにより、最初の拡散層には
合計二回イオン注入がなされるので、それぞれの拡散層
の濃度を異ならせることが可能であり、非対称性の不揮
発性半導体記憶素子が形成できる。本発明の請求項２と
３の不揮発性半導体記憶装置は、スペーサーを形成する
工程とイオン注入工程との経時的変化を与えることによ
りＬＤＤ（Lighty Doped Drain）構造を形成したり、ド
レイン拡散層とゲート端との距離を保つようにしたもの
である。In the non-volatile semiconductor memory device according to the first aspect of the present invention, when the non-volatile semiconductor memory elements adjacent to each other have a diffusion layer shared by the non-volatile semiconductor memory elements, the diffusion layer is covered with a conductive layer serving as a floating gate. , A diffusion layer is formed by the first ion implantation, then a diffusion window is opened in the conductive layer, and the next ion implantation step is performed, so that the first diffusion layer is ion-implanted twice in total. Therefore, the concentration of each diffusion layer can be made different, and an asymmetric nonvolatile semiconductor memory element can be formed. In the nonvolatile semiconductor memory device according to claims 2 and 3 of the present invention, an LDD (Lighty Doped Drain) structure is formed or a drain diffusion layer is formed by giving a temporal change in a step of forming a spacer and an ion implantation step. The distance from the gate edge is maintained.
【００１７】本発明の請求項４の不揮発性半導体記憶装
置は、隣接する不揮発性半導体記憶素子が電気的に分離
された対称な拡散層を有する場合、予めフィールド酸化
膜を形成して、浮遊ゲートとなる導電層がフィールド酸
化膜上に延在するように配置して、この導電層をマスク
としてイオン注入工程を行い、続いて、導電層に拡散用
窓を開口してフィールド酸化膜を露出させて、次のイオ
ン注入工程を行うことにより、その拡散層は分離した拡
散層が形成し得る。本発明の請求項５と６の不揮発性半
導体記憶装置は、隣接する不揮発性半導体記憶素子が電
気的に分離された対称な拡散層を有する場合、予めフィ
ールド酸化膜を形成して、浮遊ゲートとなる導電層がフ
ィールド酸化膜上に延在するように配置されており、イ
オン注入工程を行うことにより、その拡散層は分離した
拡散層となり、スペーサーの形成の経時的変化を与える
ことによりＬＤＤ構造のトランジスタが形成されるとと
もに、ドレイン拡散層とゲート端の距離を保つようにし
たものである。In the nonvolatile semiconductor memory device according to claim 4 of the present invention, when the adjacent nonvolatile semiconductor memory element has a symmetrical diffusion layer that is electrically separated, a field oxide film is formed in advance and the floating gate is formed. The conductive layer to be formed on the field oxide film is arranged so that an ion implantation process is performed by using this conductive layer as a mask. Subsequently, a diffusion window is opened in the conductive layer to expose the field oxide film. By performing the next ion implantation step, the diffusion layer can be formed as a separated diffusion layer. In the non-volatile semiconductor memory device according to claims 5 and 6 of the present invention, when the adjacent non-volatile semiconductor memory element has a symmetrical diffusion layer that is electrically isolated, a field oxide film is formed in advance to form a floating gate. The conductive layer is formed so as to extend over the field oxide film, and the diffusion layer becomes a separate diffusion layer by performing the ion implantation process, and the LDD structure is changed by giving a temporal change in the formation of the spacer. The transistor is formed, and the distance between the drain diffusion layer and the gate end is maintained.
【００１８】本発明の請求項７の不揮発性半導体記憶装
置は、隣接する不揮発性半導体記憶素子間の互いに共通
する拡散層を有する場合、浮遊ゲートとなる導電層でそ
の拡散領域を覆った状態で、一回目のイオン注入工程を
行い、続いて、酸化工程による導電層の側壁に側壁酸化
膜を形成して導電層に拡散用窓を開口して次の拡散工程
を行うことによって、最初の拡散層には二回イオン注入
がなされるので、それぞれの拡散層の濃度を異ならせる
ことが可能であり、互いの素子の一方の拡散層に側壁酸
化膜が形成されるので非対称性の不揮発性半導体記憶素
子が形成し得るものである。In the non-volatile semiconductor memory device according to claim 7 of the present invention, when the non-volatile semiconductor memory elements have a common diffusion layer between adjacent non-volatile semiconductor memory elements, the diffusion layer is covered with a conductive layer serving as a floating gate. The first diffusion process is performed by performing the first ion implantation process, then forming a sidewall oxide film on the sidewall of the conductive layer by the oxidation process, opening a diffusion window in the conductive layer, and performing the next diffusion process. Since the layer is ion-implanted twice, it is possible to make the concentration of each diffusion layer different, and since a sidewall oxide film is formed on one diffusion layer of each element, an asymmetric nonvolatile semiconductor is formed. A memory element can be formed.
【００１９】本発明の請求項８乃至１０の不揮発性半導
体記憶装置は、予め固相拡散源を半導体基板に形成して
浮遊ゲートとなる導電層を形成して拡散層を形成し、そ
の導電層の側壁にスペーサーを形成した後に、イオン注
入がなされるので、スペーサーで覆われた領域が低濃度
となり、ソース拡散層とドレイン拡散層の不純物濃度を
異ならせることが可能である。請求項９と１０の不揮発
性半導体記憶装置では、フィールド酸化膜を形成して後
に、予め固相拡散源をフィールド酸化膜上に延在するよ
うに形成して浮遊ゲートとなる導電層を形成したもので
ある。請求項１０の不揮発性半導体記憶装置では、フィ
ールド酸化膜を形成して後に、予め固相拡散源をフィー
ルド酸化膜上に延在するように形成してフィールド酸化
膜の頂部の固相拡散源を除去し、酸化膜及び導電層を順
次その頂部を除去しならが平坦性を良好なものである。In the non-volatile semiconductor memory device according to claim 8 of the present invention, a solid phase diffusion source is previously formed on a semiconductor substrate to form a conductive layer to be a floating gate to form a diffusion layer. Since the ion implantation is performed after the spacer is formed on the side wall of the substrate, the region covered with the spacer has a low concentration, and the impurity concentration of the source diffusion layer and the drain diffusion layer can be made different. In the nonvolatile semiconductor memory device according to claims 9 and 10, after forming a field oxide film, a solid phase diffusion source is formed in advance so as to extend on the field oxide film to form a conductive layer to be a floating gate. It is a thing. In the nonvolatile semiconductor memory device according to claim 10, after forming a field oxide film, a solid-phase diffusion source is formed in advance so as to extend on the field oxide film to form a solid-phase diffusion source on the top of the field oxide film. The flatness is good if the oxide film and the conductive layer are sequentially removed and then the tops thereof are removed.
【００２０】[0020]
（実施例１）以下、本発明に係る不揮発性半導体記憶装
置の製造方法の一実施例について図１乃至図３を参照し
て説明する。図１は不揮発性半導体記憶装置の等価回路
を示し、図２と図３はその製造工程を示す断面図であ
る。図１は不揮発性メモリセルを示す等価回路図であ
り、フローティングゲート（浮遊ゲート）Ｆａ，Ｆｂを
備える不揮発性メモリセル（以下、トランジスタと称す
る。）Ｔａ，Ｔｂは対称に配置され、個々のトランジス
タは非対称性のトランジスタ構造であることを示してい
る。制御ゲート電極Ｃａ，Ｃｂは共通接続され、ワード
線ＷＬを形成し、トランジスタＴａ，Ｔｂの夫々のソー
ス電極は共通であり、ドレインＤａ，Ｄｂは夫々ドレイ
ン線を形成している。(Embodiment 1) An embodiment of a method of manufacturing a nonvolatile semiconductor memory device according to the present invention will be described below with reference to FIGS. FIG. 1 shows an equivalent circuit of a nonvolatile semiconductor memory device, and FIGS. 2 and 3 are cross-sectional views showing the manufacturing process thereof. FIG. 1 is an equivalent circuit diagram showing a non-volatile memory cell. Non-volatile memory cells (hereinafter, referred to as transistors) Ta and Tb having floating gates (floating gates) Fa and Fb are symmetrically arranged and individual transistors are provided. Indicates that the transistor structure is asymmetric. The control gate electrodes Ca and Cb are commonly connected to form a word line WL, the source electrodes of the transistors Ta and Tb are common, and the drains Da and Db form drain lines, respectively.
【００２１】次に、図２と図３に基づいて、この等価回
路の不揮発性半導体記憶装置の製造方法について説明す
る。先ず、図２（ａ）に示すように、半導体基板１に約
１００Å程度のゲート酸化膜を形成した後に、ポリシリ
コン層１１をＬＰＣＶＤ法（減圧ＣＶＤ法）によって約
１５００Åの厚さに堆積する。続いて、ポリシリコン層
１１に燐をイオン注入（条件：加速電圧３０ＫｅＶ，ド
ーズ量７Ｅ１４）して窒化珪素膜（ＳｉＮ膜）１２をＬ
ＰＣＶＤ法によって約６００Åの厚さに堆積する。続い
て、レジスト膜１３を全面に被着させる。次に、図２
（ｂ）に示すように、レジスト膜１３のフォトリソグラ
フィ工程を経て、将来トランジスタの浮遊ゲートとなる
領域にレジストマスク１３ａ，１３ｂを残し、露出する
窒化珪素膜１２を除去して窒化珪素膜１２ａ，１２ｂを
形成する。その後、レジスト膜１３ａ，１３ｂを除去す
る。Next, a method of manufacturing the nonvolatile semiconductor memory device having the equivalent circuit will be described with reference to FIGS. First, as shown in FIG. 2A, after forming a gate oxide film of about 100 Å on the semiconductor substrate 1, a polysilicon layer 11 is deposited to a thickness of about 1500 Å by the LPCVD method (low pressure CVD method). Then, phosphorus is ion-implanted into the polysilicon layer 11 (conditions: acceleration voltage 30 KeV, dose amount 7E14) to form a silicon nitride film (SiN film) 12 at L level.
It is deposited to a thickness of about 600Å by the PCVD method. Subsequently, the resist film 13 is deposited on the entire surface. Next, FIG.
As shown in (b), after the photolithography process of the resist film 13, the resist masks 13a and 13b are left in a region which will be a floating gate of a transistor in the future, and the exposed silicon nitride film 12 is removed to remove the silicon nitride film 12a, 12b is formed. Then, the resist films 13a and 13b are removed.
【００２２】続いて、図２（ｃ）に示すように、レジス
ト膜を全面に塗布して、後工程で隣接するトランジスタ
が共有するソース拡散層を形成する為にポリシリコン層
１１に拡散用窓を形成する部分、即ち、窒化珪素膜１２
が除去された部分を覆うようにレジストマスク１４を残
す。続いて、図２（ｄ）に示すように、レジストマスク
１４と窒化珪素膜１２ａ，１２ｂをマスクとしてドレイ
ン領域が形成される部分のポリシリコン層１１を除去
し、浮遊ゲートとなる部分と浮遊ゲート間のポリシリコ
ン層１１ａを残す。その後、レジストマスク１４は除去
される。続いて、図２（ｅ）に示すように、ＬＰＣＶＤ
法（温度条件：８００℃，反応ガス：ＳｉＨ4 ／Ｎ
2 Ｏ）によって全面にＨＴＯ膜（High-Temperature Oxi
de)１５を堆積させる。Subsequently, as shown in FIG. 2C, a resist film is applied on the entire surface, and a diffusion window is formed in the polysilicon layer 11 to form a source diffusion layer shared by adjacent transistors in a later step. Where silicon is formed, that is, the silicon nitride film 12
The resist mask 14 is left so as to cover the removed portion. Subsequently, as shown in FIG. 2D, the polysilicon layer 11 in the portion where the drain region is formed is removed by using the resist mask 14 and the silicon nitride films 12a and 12b as masks, and the portion that becomes the floating gate and the floating gate. The polysilicon layer 11a between them is left. After that, the resist mask 14 is removed. Then, as shown in FIG. 2E, LPCVD is performed.
Method (temperature condition: 800 ° C, reaction gas: SiH 4 / N
2 O) by the entire surface HTO film (High-Temperature Oxi
de) 15 is deposited.
【００２３】次に、図３（ａ）に進み、ＲＩＥ法により
ＨＴＯ膜１５を異方性エッチングして、ポリシリコン層
１１ａの側面に側壁スペーサー１５ａを形成する。側壁
スペーサー１５ａはドレイン側に形成される。続いて、
側壁スペーサー１５ａと窒化珪素膜１２ａ，１２ｂとポ
リシリコン層１１ａをマスクとし、ｎ型不純物である砒
素（Ａｓ）を半導体基板１にイオン注入する。このイオ
ン注入条件は、加速エネルギーが約４０ＫｅＶでドーズ
量を４Ｅ１５atoms/cm2 とする。続いて、図３（ｂ）に
進み、窒化珪素膜１２ａ，１２ｂをマスクとしてポリシ
リコン層１１ａの露出部をエッチングして浮遊ゲートと
なるポリシリコン層１１ｂ，１１ｃを形成する。そし
て、窒化珪素膜１２ａ，１２ｂをマスクとしてｎ型不純
物である砒素（Ａｓ）を、約６０ＫｅＶの加速エネルギ
ーで、ドーズ量を８Ｅ１４atoms/cm2 として半導体基板
１にイオン注入する。ソース領域とドレイン領域に砒素
（Ａｓ）がイオン注入される。Next, as shown in FIG. 3A, the HTO film 15 is anisotropically etched by the RIE method to form side wall spacers 15a on the side surfaces of the polysilicon layer 11a. The sidewall spacer 15a is formed on the drain side. continue,
Using the side wall spacer 15a, the silicon nitride films 12a and 12b, and the polysilicon layer 11a as a mask, arsenic (As) which is an n-type impurity is ion-implanted into the semiconductor substrate 1. The ion implantation conditions are such that the acceleration energy is about 40 KeV and the dose amount is 4E15 atoms / cm 2 . Subsequently, as shown in FIG. 3B, the exposed portions of the polysilicon layer 11a are etched using the silicon nitride films 12a and 12b as masks to form polysilicon layers 11b and 11c to be floating gates. Then, using the silicon nitride films 12a and 12b as masks, arsenic (As) which is an n-type impurity is ion-implanted into the semiconductor substrate 1 with an acceleration energy of about 60 KeV and a dose amount of 8E14 atoms / cm 2 . Arsenic (As) is ion-implanted into the source region and the drain region.
【００２４】続いて、図３（ｃ）に示すように、約８５
０℃の雰囲気中でキャリァガスとして水素ガス（Ｈ2 ）
／酸素ガス（Ｏ2 ）を用いてドレイン領域上に約１８０
０Åの厚さに、ソース領域の上に約１０００Åの厚さに
夫々酸化膜１７が形成される。この酸化膜の形成工程
で、先に形成されたイオン注入層はアニールされてソー
ス拡散層及びドレイン拡散層が形成される。同時に、ポ
リシリコン層１１ｂ，１１ｃの側壁には絶縁膜が形成さ
れる。続いて、図３（ｄ）に示すように、ポリシリコン
層１１ｂ，１１ｃ上の窒化珪素膜１２ａ，１２ｂを燐酸
等のエッチング液で除去して、夫々の厚さが８０Å程度
のＨＴＯ膜と窒化珪素膜（ＳｉＮ）とＨＴＯ膜が積層さ
れたＯＮＯ膜からなる層間絶縁膜１８を形成し、更に、
ＣＶＤ法によってポリシリコン層１９を堆積させて燐
（Ｐ）をイオン注入させて導電性が付与され、層間絶縁
膜１８で覆われた浮遊ゲートであるポリシリコン層１１
ｂ，１１ｃの上に制御ゲートが形成されるとともに、ポ
リシリコン層１９によるワード線が形成される。Subsequently, as shown in FIG. 3 (c), about 85
Hydrogen gas (H 2 ) as a carrier gas in an atmosphere of 0 ° C
/ Oxygen gas (O 2 ) on the drain region for about 180
An oxide film 17 having a thickness of 0Å and a thickness of about 1000Å is formed on the source region. In the step of forming the oxide film, the previously formed ion implantation layer is annealed to form the source diffusion layer and the drain diffusion layer. At the same time, an insulating film is formed on the sidewalls of the polysilicon layers 11b and 11c. Subsequently, as shown in FIG. 3D, the silicon nitride films 12a and 12b on the polysilicon layers 11b and 11c are removed by an etching solution such as phosphoric acid, and the HTO film and the nitride film each having a thickness of about 80 Å are formed. An interlayer insulating film 18 made of an ONO film in which a silicon film (SiN) and an HTO film are laminated is formed, and further,
The polysilicon layer 19 is deposited by the CVD method, phosphorus (P) is ion-implanted to impart conductivity, and the polysilicon layer 11 is a floating gate covered with the interlayer insulating film 18.
A control gate is formed on b and 11c, and a word line is formed by the polysilicon layer 19.
【００２５】この実施例によれば、ポリシリコン層１１
による浮遊ゲートが形成される領域を窒化珪素膜１２
ａ，１２ｂでマスクする工程と、ポリシリコン層１１ａ
に共通ソース拡散層を形成する為の拡散用窓を開口する
領域を保護するフォトレジスト工程とによって、トラン
ジスタを自己整合法で形成することが可能であり、側壁
スペーサー１５ａを用いて非対称性のトランジスタを形
成している。又、ＬＤＤ（Lightly Doped Drain)構造の
トランジスタとする場合は、側壁スペーサー１５ａを形
成する前に、低不純物濃度のイオン注入工程を行い、続
いて、側壁スペーサー１５ａを形成した後に、高不純物
濃度のイオン注入工程を行うことにより自己整合的にト
ランジスタを形成することができる。この実施例では、
図１に示したトランジスタＴａ，Ｔｂの共通となるソー
ス拡散層１６ｓは、一回のイオン注入工程でその不純物
濃度が設定されているのに対し、ドレイン拡散層１６ｄ
は、二回のイオン注入工程でその不純物濃度が設定され
ており、ソース拡散層の不純物濃度は、ドレイン拡散層
の不純物濃度より低濃度とすることができる。又、共通
ソース拡散層の不純物濃度を薄くすることがでバンド・
バンド間トンネル電流を防ぐことができるとともに、側
壁スペーサーを形成することで、高不純物濃度のドレイ
ン拡散層がゲート領域より外側に形成され、チャネルシ
ョートが防止できる。According to this embodiment, the polysilicon layer 11
A region where a floating gate is formed by the silicon nitride film 12
a, 12b masking step and polysilicon layer 11a
It is possible to form the transistor by a self-alignment method by a photoresist process that protects a region for opening a diffusion window for forming a common source diffusion layer in the transistor, and the asymmetric transistor using the sidewall spacer 15a. Is formed. In the case of a transistor having an LDD (Lightly Doped Drain) structure, an ion implantation process with a low impurity concentration is performed before forming the sidewall spacer 15a, and subsequently, a high impurity concentration with a high impurity concentration is formed after forming the sidewall spacer 15a. By performing the ion implantation step, the transistor can be formed in a self-aligned manner. In this example,
The source diffusion layer 16s that is common to the transistors Ta and Tb shown in FIG. 1 has its impurity concentration set in one ion implantation step, while the drain diffusion layer 16d.
The impurity concentration is set in two ion implantation steps, and the impurity concentration of the source diffusion layer can be lower than the impurity concentration of the drain diffusion layer. In addition, by reducing the impurity concentration of the common source diffusion layer,
The band-to-band tunnel current can be prevented, and by forming the sidewall spacer, the drain diffusion layer having a high impurity concentration is formed outside the gate region, so that the channel short circuit can be prevented.
【００２６】尚、この実施例は、図４の等価回路に示さ
れるように、不揮発性メモリセルの両側に、選択用トラ
ンジスタＳＴａ，ＳＴｂに備える場合であっても適応で
きることを示すものであり、即ち、図４の等価回路は、
図１のトランジスタＴａ，Ｔｂに加え、選択用トランジ
スタＳＴａ，ＳＴｂを備え、ＳＧ１，ＳＧ２は選択線で
あり、ＷＬはワード線である。この不揮発性半導体記憶
装置の断面図が図５（ａ）に示され、その平面図が図５
（ｂ）に示されている。選択用トランジスタＳＴａ，Ｓ
Ｔｂを備える場合も、略同一製造工程で形成されること
が、図５（ａ），（ｂ）から明らかである。トランジス
タＴａ，Ｔｂの浮遊ゲートであるポリシリコン層１１
ｂ，１１ｃは、ワード線ＷＬ（１９）によって切り出さ
れるが、選択用トランジスタＳＴａ，ＳＴｂの選択線Ｓ
Ｇ１，ＳＧ２はレジストマスクによってポリシリコン層
１１ｃを覆って残すことにより形成される。選択用トラ
ンジスタＳＴａ，ＳＴｂのコンタクトＣ1 ，Ｃ2 はメモ
リアレーの周辺に形成され、導電性ポリシリコン層１９
の上に絶縁膜が形成され、ポリシリコン層１１ｓは、絶
縁膜に形成されたコンタクトＣ1 ，Ｃ2 を介してアルミ
ニウム配線に接続される。又、図５（ａ）の実施例で
は、ドレイン拡散層１６ｄに低不純物濃度拡散層１６
ｄ′が形成されている。It is to be noted that this embodiment is applicable to the case where the selection transistors STa and STb are provided on both sides of the nonvolatile memory cell as shown in the equivalent circuit of FIG. That is, the equivalent circuit of FIG.
In addition to the transistors Ta and Tb of FIG. 1, selection transistors STa and STb are provided, SG1 and SG2 are selection lines, and WL is a word line. A sectional view of this nonvolatile semiconductor memory device is shown in FIG. 5A, and a plan view thereof is shown in FIG.
It is shown in (b). Selection transistors STa, S
It is clear from FIGS. 5A and 5B that even when Tb is provided, it is formed in substantially the same manufacturing process. Polysilicon layer 11 which is the floating gate of transistors Ta and Tb
Although b and 11c are cut out by the word line WL (19), the selection line S of the selection transistors STa and STb is selected.
G1 and SG2 are formed by leaving the polysilicon layer 11c covered with a resist mask. The contacts C 1 and C 2 of the selection transistors STa and STb are formed in the periphery of the memory array, and the conductive polysilicon layer 19 is formed.
An insulating film is formed on the polysilicon layer 11s, and the polysilicon layer 11s is connected to the aluminum wiring via the contacts C 1 and C 2 formed in the insulating film. Further, in the embodiment of FIG. 5A, the low impurity concentration diffusion layer 16 is formed in the drain diffusion layer 16d.
d'is formed.
【００２７】（実施例２）以下、本発明に係る不揮発性
半導体記憶装置の製造方法の他の実施例について図６乃
至図８を参照して説明する。図６は不揮発性半導体記憶
装置の等価回路を示し、図７と図８はその製造工程を示
す断面図である。図６に於いて、浮遊ゲートＦａ〜Ｆｃ
を備えるトランジスタＴａ〜Ｔｃは、個々のトランジス
タが非対称性のトランジスタ構造であることを示し、ソ
ース領域をフィールド酸化膜で分離したものである。制
御ゲート電極Ｃａ〜Ｃｃは共通接続され、ワード線ＷＬ
を形成し、トランジスタＴｂ，Ｔｃの夫々のドレイン電
極は共通であり、ソースはソース線を形成し、ドレイン
Ｄは夫々ドレイン線を形成している。(Embodiment 2) Another embodiment of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described below with reference to FIGS. FIG. 6 shows an equivalent circuit of the nonvolatile semiconductor memory device, and FIGS. 7 and 8 are sectional views showing the manufacturing process thereof. In FIG. 6, floating gates Fa to Fc
Each of the transistors Ta to Tc, which includes a transistor, has an asymmetrical transistor structure, and the source region is separated by a field oxide film. The control gate electrodes Ca to Cc are commonly connected, and the word line WL
, The drain electrodes of the transistors Tb and Tc are common, the source forms a source line, and the drain D forms a drain line.
【００２８】続いて、図７と図８に基づいて、その製造
工程について説明する。先ず、図７（ａ）に示すよう
に、半導体基板１にＬＯＣＯＳプロセスによってソース
領域を分離するフィールド酸化膜９を形成し、このフィ
ールド酸化膜９間の半導体基板１面に約１００Å程度の
ゲート酸化膜を形成する。その後、実施例１と同様に、
ポリシリコン層１１をＬＰＣＶＤ法によって約１５００
Åの厚さに堆積して燐をイオン注入し、更に、窒化珪素
膜１２をＬＰＣＶＤ法で約６００Åの厚さに堆積する。
続いて、レジスト膜１３を塗布する。次に、図７（ｂ）
に示すように、レジスト膜１３のフォトリソグラフィ工
程を経て、将来トランジスタの浮遊ゲートとなる領域毎
にレジストマスク１３ａ〜１３ｃを残し、露出する窒化
珪素膜１２を除去して窒化珪素膜１２ａ〜１２ｃを形成
する。その後、レジスト膜１３ａ〜１３ｃを除去する。Next, the manufacturing process will be described with reference to FIGS. 7 and 8. First, as shown in FIG. 7A, a field oxide film 9 for separating a source region is formed on a semiconductor substrate 1 by a LOCOS process, and a gate oxide of about 100 Å is formed on the surface of the semiconductor substrate 1 between the field oxide films 9. Form a film. Then, as in Example 1,
Approximately 1500 layers of polysilicon layer 11 are formed by LPCVD.
After being deposited to a thickness of Å and phosphorus is ion-implanted, the silicon nitride film 12 is further deposited to a thickness of about 600 Å by LPCVD.
Then, a resist film 13 is applied. Next, FIG. 7 (b)
As shown in FIG. 3, after the photolithography process of the resist film 13, the resist masks 13a to 13c are left in each region which will be a floating gate of a transistor in the future, and the exposed silicon nitride film 12 is removed to form the silicon nitride films 12a to 12c. Form. After that, the resist films 13a to 13c are removed.
【００２９】続いて、図７（ｃ）に示すように、レジス
ト膜を全面に塗布し、後工程でフィールド酸化膜９によ
って分離されたソース拡散層を形成する為の拡散用窓を
形成する部分、即ち、窒化珪素膜１２が除去された部分
を覆うようにレジストマスク１４ａ，１４ｂを残す。続
いて、図７（ｄ）に示すように、レジストマスク１４
ａ，１４ｂと窒化珪素膜１２ａ〜１２ｃをマスクとして
ポリシリコン層１１を選択的に除去してドレイン領域を
形成する為の拡散用窓を形成する。浮遊ゲートとなる部
分とその隣接部（浮遊ゲート間）のポリシリコン層であ
るポリシリコン層１１ａ，１１ｂを残して、レジストマ
スク１４ａ，１４ｂを除去する。続いて、図８（ａ）に
示すように、ＬＰＣＶＤ法によって全面にＨＴＯ膜１５
を堆積させる。Subsequently, as shown in FIG. 7C, a portion where a resist film is applied to the entire surface and a diffusion window for forming a source diffusion layer separated by a field oxide film 9 in a later step is formed. That is, the resist masks 14a and 14b are left so as to cover the portion where the silicon nitride film 12 is removed. Subsequently, as shown in FIG. 7D, the resist mask 14
Using the a and 14b and the silicon nitride films 12a to 12c as a mask, the polysilicon layer 11 is selectively removed to form a diffusion window for forming a drain region. The resist masks 14a and 14b are removed, leaving the polysilicon layers 11a and 11b, which are the polysilicon layers in the portion to be the floating gate and the adjacent portion (between the floating gates). Then, as shown in FIG. 8A, the HTO film 15 is formed on the entire surface by LPCVD.
Deposit.
【００３０】続いて、図８（ｂ）に進み、ＲＩＥ法によ
ってＨＴＯ膜１５を異方性エッチングして、ポリシリコ
ン層１１ａ，１１ｂの側面に側壁スペーサー１５ａを形
成する。このようにしてドレイン領域となる側に側壁ス
ペーサー１５ａが形成される。続いて、側壁スペーサー
１５ａと窒化珪素膜１２ａ〜１２ｃとポリシリコン層１
１ａをマスクとし、ドレイン領域となる領域にｎ型不純
物である砒素（Ａｓ）をイオン注入する。続いて、図８
（ｃ）に示すように、窒化珪素膜１２ａ〜１２ｃをマス
クとしてポリシリコン層１１ａ，１１ｂの露出部を選択
的にエッチングして浮遊ゲートとなるポリシリコン層１
１ｃ〜１１ｅが形成される。続いて、窒化珪素膜１２ａ
〜１２ｃをマスクとしてｎ型不純物である砒素（Ａｓ）
を半導体基板１にイオン注入する。ソース領域の不純物
濃度に対してドレイン領域の不純物濃度は高濃度に注入
される。Subsequently, as shown in FIG. 8B, the HTO film 15 is anisotropically etched by the RIE method to form sidewall spacers 15a on the side surfaces of the polysilicon layers 11a and 11b. In this way, the side wall spacer 15a is formed on the side to be the drain region. Then, the sidewall spacer 15a, the silicon nitride films 12a to 12c, and the polysilicon layer 1 are formed.
Using 1a as a mask, arsenic (As), which is an n-type impurity, is ion-implanted into a region to be a drain region. Then, in FIG.
As shown in (c), the exposed portions of the polysilicon layers 11a and 11b are selectively etched by using the silicon nitride films 12a to 12c as masks to form the polysilicon layer 1 to be a floating gate.
1c-11e are formed. Then, the silicon nitride film 12a
To 12c as a mask, arsenic (As) which is an n-type impurity
Are ion-implanted into the semiconductor substrate 1. The impurity concentration in the drain region is higher than that in the source region.
【００３１】続いて、図８（ｄ）に示すように、ドレイ
ン領域上に約１８００Åの厚さに、ソース領域の上に約
１０００Åの厚さに夫々酸化膜１７が形成される。この
酸化膜の形成工程で、イオン注入層はアニールされてソ
ース拡散層１６ｓ及びドレイン拡散層１６ｄが形成され
る。同時に、この酸化工程でポリシリコン層１１ｃ〜１
１ｅの側壁に絶縁膜が形成される。続いて、図８（ｅ）
に示すように、ポリシリコン層１１ｃ〜１１ｅ上の窒化
珪素膜１２ａ〜１２ｃを除去して、ＯＮＯ膜からなる層
間絶縁膜１８を形成し、更に、ＣＶＤ法によってポリシ
リコン層１９を堆積させて燐（Ｐ）をイオン注入して導
電性が付与され、制御ゲートが形成される。Then, as shown in FIG. 8D, an oxide film 17 is formed on the drain region to a thickness of about 1800Å and on the source region to a thickness of about 1000Å, respectively. In this oxide film forming step, the ion implantation layer is annealed to form the source diffusion layer 16s and the drain diffusion layer 16d. At the same time, the polysilicon layers 11c-1
An insulating film is formed on the side wall of 1e. Then, FIG. 8 (e)
As shown in FIG. 3, the silicon nitride films 12a to 12c on the polysilicon layers 11c to 11e are removed to form an interlayer insulating film 18 made of an ONO film, and a polysilicon layer 19 is deposited by the CVD method to remove phosphorus. (P) is ion-implanted to impart conductivity, and a control gate is formed.
【００３２】この実施例では、予めフィールド酸化膜９
を形成して、浮遊ゲートが形成される領域を窒化珪素膜
１２ａ〜１２ｃでマスクする工程と、レジスト膜でソー
ス拡散層が形成される領域を覆ってポリシリコン層１１
を保護する工程を行うことによって、自己整合法にトラ
ンジスタを形成できるとともにソース拡散層がフィール
ド酸化膜９で分離した構造を有する不揮発性半導体記憶
装置を形成できる。又、図６に示したトランジスタＴａ
〜Ｔｃの共通となるソース拡散層１６ｓには、先に説明
したものと同様に一回のイオン注入工程でその不純物濃
度が設定されているのに対し、ドレイン拡散層１６ｄ
は、二回のイオン注入工程でその不純物濃度が設定され
ている。従って、ソース拡散層の不純物濃度は、ドレイ
ン拡散層の不純物濃度より低濃度とすることができる。
従って、実施例１及び２と同様に、共通ソース拡散層の
不純物濃度を薄くすることがでバンド・バンド間トンネ
ル電流を防ぐことができるとともに、側壁スペーサーを
形成することで、高不純物濃度のドレイン拡散層がゲー
ト領域より外側に形成され、チャネルショートが防止で
きる。又、ソース拡散層１６ｓがフィールド酸化膜（素
子分離領域）９によって分離された構造であるので書き
込み及び消去がＦ−Ｎトンネル電流によってなし得る不
揮発性半導体記憶装置が形成できる。In this embodiment, the field oxide film 9 is previously formed.
And masking the region where the floating gate is formed with the silicon nitride films 12a to 12c, and the polysilicon layer 11 covering the region where the source diffusion layer is formed with a resist film.
By performing the step of protecting the semiconductor device, a transistor can be formed by the self-alignment method and a nonvolatile semiconductor memory device having a structure in which the source diffusion layer is separated by the field oxide film 9 can be formed. Also, the transistor Ta shown in FIG.
The impurity concentration of the source diffusion layer 16s having a common value of Tc to Tc is set by a single ion implantation process as described above, whereas the drain diffusion layer 16d is formed.
Has its impurity concentration set in two ion implantation steps. Therefore, the impurity concentration of the source diffusion layer can be made lower than that of the drain diffusion layer.
Therefore, similar to the first and second embodiments, it is possible to prevent the band-to-band tunnel current by reducing the impurity concentration of the common source diffusion layer, and the sidewall spacers are formed, so that the drain of high impurity concentration is formed. Since the diffusion layer is formed outside the gate region, channel short circuit can be prevented. Further, since the source diffusion layer 16s has a structure in which it is isolated by the field oxide film (element isolation region) 9, a nonvolatile semiconductor memory device in which writing and erasing can be performed by an FN tunnel current can be formed.
【００３３】（実施例３）以下、本発明に係る不揮発性
半導体記憶装置の製造方法の他の実施例について図９と
図１０を参照して説明する。図９は不揮発性半導体記憶
装置の等価回路を示し、図１０はその製造工程を示す断
面図である。図９は不揮発性半導体記憶装置の等価回路
図であり、浮遊ゲートＦａ，Ｆｂを備えるトランジスタ
Ｔａ，Ｔｂは、個々のトランジスタが非対称性のトラン
ジスタ構造であり、ソース領域をフィールド酸化膜で分
離したものである。制御ゲート電極Ｃａ，Ｃｂは共通接
続され、ワード線ＷＬを形成し、トランジスタＴａ，Ｔ
ｂの夫々のソース電極は共通であり、ソースＳはソース
線を形成し、ドレインＤは夫々ドレイン線を形成してい
る。(Embodiment 3) Another embodiment of the method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described below with reference to FIGS. 9 and 10. FIG. 9 shows an equivalent circuit of the nonvolatile semiconductor memory device, and FIG. 10 is a sectional view showing the manufacturing process thereof. FIG. 9 is an equivalent circuit diagram of a non-volatile semiconductor memory device. Transistors Ta and Tb provided with floating gates Fa and Fb have asymmetric transistor structures, and their source regions are separated by a field oxide film. Is. The control gate electrodes Ca and Cb are commonly connected to form a word line WL, and the transistors Ta and T
The source electrodes of b are common, the source S forms a source line, and the drain D forms a drain line.
【００３４】次に、図９と図１０に基づいて、その製造
工程について説明する。先ず、図１（ａ）乃至（ｄ）の
製造工程を行った後、図１０（ａ）に示すように、ポリ
シリコン層１１ａ及び窒化珪素膜１２ａ，１２ｂをマス
クとしてドレイン領域とある部分に砒素をイオン注入す
る。続いて、図１０（ｂ）に示すように、窒化珪素膜１
２ａ，１２ｂをマスクとしてポリシリコン層１１ａをエ
ッチングしてソース領域を形成する拡散用窓を形成し
て、ＨＴＯ膜を全面に堆積した後、ＲＩＥ法によってＨ
ＴＯ膜を異方性エッチングしてポリシリコン層１１ｂ，
１１ｃの両側に側壁スペーサー１５ａを形成して、更
に、窒化珪素膜１２ａ，１２ｂと側壁スペーサー１５ａ
をマスクとしてドレイン領域とソース領域に砒素をイオ
ン注入する。Next, the manufacturing process will be described with reference to FIGS. 9 and 10. First, after performing the manufacturing process of FIGS. 1A to 1D, as shown in FIG. 10A, arsenic is formed on a portion of the drain region using the polysilicon layer 11a and the silicon nitride films 12a and 12b as a mask. Is ion-implanted. Then, as shown in FIG. 10B, the silicon nitride film 1
The polysilicon layer 11a is etched using the masks 2a and 12b as a mask to form a diffusion window for forming a source region, and after depositing an HTO film on the entire surface, an HTO film is formed by H
Anisotropically etching the TO film to form a polysilicon layer 11b,
Side wall spacers 15a are formed on both sides of 11c, and the silicon nitride films 12a and 12b and the side wall spacers 15a are further formed.
Using the as a mask, arsenic is ion-implanted into the drain region and the source region.
【００３５】続いて、図１０（ｃ）に示すように、ドレ
イン領域上に約１８００Åの厚さに、ソース領域の上に
約１０００Åの厚さに夫々酸化膜１７を形成する。同時
に、イオン注入層はアニールされてドレイン拡散層１６
ｄと低不純物濃度１６ｄ′及びソース拡散層１６ｓが形
成される。続いて、図１０（ｄ）に示すように、ポリシ
リコン層１１ｂ，１１ｃ上の窒化珪素膜１２ａ，１２ｂ
を除去して、ＯＮＯ膜からなる層間絶縁膜１８を形成
し、更に、ＣＶＤ法によってポリシリコン層１９を堆積
させて燐（Ｐ）をイオン注入して導電性が付与され、制
御ゲートが形成される。Subsequently, as shown in FIG. 10C, an oxide film 17 is formed on the drain region to a thickness of about 1800Å and on the source region to a thickness of about 1000Å, respectively. At the same time, the ion-implanted layer is annealed to remove the drain diffusion layer 16
d, the low impurity concentration 16d ', and the source diffusion layer 16s are formed. Then, as shown in FIG. 10D, the silicon nitride films 12a and 12b on the polysilicon layers 11b and 11c are formed.
Is removed to form an interlayer insulating film 18 made of an ONO film, and a polysilicon layer 19 is deposited by a CVD method and phosphorus (P) is ion-implanted to impart conductivity, thereby forming a control gate. It
【００３６】この実施例では、ＬＤＤ構造のトランジス
タが形成されており、ポリシリコン層による浮遊ゲート
が形成される領域に、窒化珪素膜１２ａ，１２ｂでマス
クする工程と窒化珪素膜１２ａ，１２ｂ間をレジストマ
スクで覆う工程で、ポリシリコン層１１ａを形成した後
に、低不純物濃度のイオン注入を行った後に、窒化珪素
膜１２ａ，１２ｂ間のポリシリコン層１１ａを除去し
て、ポリシリコン層１１ｂ，１１ｃの両側に側壁スペー
サー１５ａを形成して、砒素をイオン注入してソース拡
散層とドレイン拡散層の不純物濃度を異ならせており、
自己整合法により非対称性のトランジスタを形成するこ
とが可能である。又、図１０に示したトランジスタＴａ
〜Ｔｃの共通となるソース拡散層１６ｓには、先に説明
したものと同様に一回のイオン注入工程でその不純物濃
度が設定されているのに対し、ドレイン拡散層１６ｄ
は、二回のイオン注入工程でその不純物濃度が設定され
ている。従って、ソース拡散層の不純物濃度は、ドレイ
ン拡散層の不純物濃度より低濃度とすることができる。
従って、共通ソース拡散層の不純物濃度を薄くすること
ができるのでバンド・バンド間トンネル電流を防ぐこと
ができるとともに、側壁スペーサーを形成することで、
高不純物濃度のドレイン拡散層がゲート領域より外側に
形成され、チャネルショートが防止できる。In this embodiment, a transistor having an LDD structure is formed, and in the region where a floating gate made of a polysilicon layer is formed, a step of masking with the silicon nitride films 12a and 12b and a step between the silicon nitride films 12a and 12b are performed. In the step of covering with a resist mask, after forming the polysilicon layer 11a, ion implantation with a low impurity concentration is performed, and then the polysilicon layer 11a between the silicon nitride films 12a and 12b is removed to remove the polysilicon layers 11b and 11c. Side wall spacers 15a are formed on both sides of the source, and arsenic is ion-implanted to make the impurity concentration of the source diffusion layer and the drain diffusion layer different.
It is possible to form an asymmetrical transistor by the self-alignment method. Also, the transistor Ta shown in FIG.
The impurity concentration of the source diffusion layer 16s having a common value of Tc to Tc is set by a single ion implantation process as described above, whereas the drain diffusion layer 16d is formed.
Has its impurity concentration set in two ion implantation steps. Therefore, the impurity concentration of the source diffusion layer can be made lower than that of the drain diffusion layer.
Therefore, since the impurity concentration of the common source diffusion layer can be reduced, band-to-band tunnel current can be prevented, and by forming the sidewall spacer,
A drain diffusion layer having a high impurity concentration is formed outside the gate region to prevent a channel short circuit.
【００３７】（実施例４）図１１及び図１２は、本発明
の半導体記不揮発性記憶装置の製造方法の他の実施例を
示している。図１１は、実施例の等価回路を示してお
り、浮遊ゲートＦａ，Ｆｃを備えるトランジスタＴａ，
Ｔｃと選択トランジスタＴｂとを示し、トランジスタＴ
ａ，Ｔｃの制御ゲートＣａ，Ｃｃを共通としてワード線
ＷＬに接続され、選択トランジスタＴｂは、トランジス
タＴａ，Ｔｃのソース電極Ｓ1 ，Ｓ2 と共通接続されて
いる。選択トランジスタＴｂの制御ゲートＣｂは、アル
ミニウム配線と接続される。(Embodiment 4) FIGS. 11 and 12 show another embodiment of the method for manufacturing a semiconductor memory device according to the present invention. FIG. 11 shows an equivalent circuit of the embodiment, in which the transistor Ta including the floating gates Fa and Fc,
Tc and the selection transistor Tb are shown, and the transistor T
The control gates Ca and Cc of a and Tc are commonly connected to the word line WL, and the selection transistor Tb is commonly connected to the source electrodes S 1 and S 2 of the transistors Ta and Tc. The control gate Cb of the selection transistor Tb is connected to the aluminum wiring.
【００３８】次に、図１２に基づいてその製造工程につ
いて説明する。実施例１に示したように、半導体基板１
にゲート酸化膜１０とポリシリコン層１１と窒化珪素膜
１２を順次堆積して、レジスト膜を塗布する。その後、
トランジスタＴａ〜Ｔｃのゲート領域に対応する部分の
窒化珪素膜を残すようにレジスト膜をパターニングして
レジストマスク１２ａ〜１２ｃを形成する。続いて、窒
化珪素膜をエッチングして窒化珪素膜１２ａ〜１２ｃを
形成する。その後、図１２（ａ）に示すように、窒化珪
素膜１２ａ〜１２ｃの間に露出するポリシリコン層１１
ａをレジストマスク１４で覆い、レジストマスク１４と
窒化珪素膜１２ａ，１２ｃをマスクとしてポリシリコン
層１１ａを選択的にエッチングしてレジストマスク１４
を除去する。続いて、図１２（ｂ）に示すように、窒化
珪素膜１２ａ〜１２ｃとポリシリコン層１１ａをマスク
として砒素をイオン注入する。図１２（ｃ）に示すよう
に、ＨＴＯ膜を全面に堆積した後に、ＲＩＥ法によって
ＨＴＯ膜を異方性エッチングして、側壁スペーサー１５
ａを形成し、窒化珪素膜１２ａ〜１２ｃと側壁スペーサ
ー１５ａをマスクとして、ポリシリコン層１１ａを選択
的に除去する。その後、窒化珪素膜１２ａ〜１２ｃと側
壁スペーサー１５ａをマスクとして砒素をイオン注入す
る。Next, the manufacturing process will be described with reference to FIG. As shown in Example 1, the semiconductor substrate 1
Then, a gate oxide film 10, a polysilicon layer 11 and a silicon nitride film 12 are sequentially deposited and a resist film is applied. afterwards,
The resist film is patterned so as to leave the silicon nitride film in the portions corresponding to the gate regions of the transistors Ta to Tc, and resist masks 12a to 12c are formed. Then, the silicon nitride film is etched to form silicon nitride films 12a to 12c. Thereafter, as shown in FIG. 12A, the polysilicon layer 11 exposed between the silicon nitride films 12a to 12c.
a is covered with a resist mask 14, and the polysilicon layer 11a is selectively etched using the resist mask 14 and the silicon nitride films 12a and 12c as masks to form the resist mask 14
Is removed. Subsequently, as shown in FIG. 12B, arsenic is ion-implanted using the silicon nitride films 12a to 12c and the polysilicon layer 11a as a mask. As shown in FIG. 12C, after depositing the HTO film on the entire surface, the HTO film is anisotropically etched by the RIE method to form the sidewall spacers 15.
a is formed, and the polysilicon layer 11a is selectively removed using the silicon nitride films 12a to 12c and the sidewall spacers 15a as a mask. After that, arsenic is ion-implanted using the silicon nitride films 12a to 12c and the sidewall spacer 15a as a mask.
【００３９】その後、図１２（ｄ）に示すように、イオ
ン注入された領域に酸化膜１７を形成するとともに、イ
オン注入領域はアニールされてソース拡散層１６ｓ及び
ドレイン拡散層１６ｄ及び低濃度拡散層１６ｄ′が形成
される。ポリシリコン層１１ｂ，１１ｃ，１１ｄの側壁
には、この酸化工程で酸化膜が形成される。続いて、窒
化珪素膜１２ａ〜１２ｃが除去され、ＯＮＯ膜等による
層間絶縁膜１８と制御ゲートを兼ねるポリシリコン層
（ワード線）１９が形成される。ワード線）１９の切り
出しは、その上に形成された絶縁膜をマスクとしてなさ
れる。同じ工程でトランジスタＴａ，Ｔｃの浮遊ゲート
が切り出される。選択用トランジスタＴｂの選択線は、
図５（ａ）に示したように、ポリシリコン層１１ｂをレ
ジスクマスクで覆うことによって残され、形成される。
このトランジスタの拡散層とメタル配線とのコンタクト
は、メモリアレイの周辺に配置される。また、選択用ト
ランジスタＴｂの制御ゲートとメタル配線層とのコンタ
クトは、層間絶縁膜１８に開口部を形成し、制御ゲート
であるポリシリコン層１１ｂとその上方に形成されるア
ルミニウム配線とを電気的に接続されることにより得ら
れる。因に、図１１に示した等価回路の不揮発性半導体
記憶装置の動作モードは、以下の表に示すようになされ
る。Thereafter, as shown in FIG. 12D, an oxide film 17 is formed in the ion-implanted region, and the ion-implanted region is annealed to form the source diffusion layer 16s, the drain diffusion layer 16d, and the low concentration diffusion layer. 16d 'is formed. An oxide film is formed on the sidewalls of the polysilicon layers 11b, 11c, 11d by this oxidation process. Then, the silicon nitride films 12a to 12c are removed, and an interlayer insulating film 18 made of an ONO film or the like and a polysilicon layer (word line) 19 also serving as a control gate are formed. The word line) 19 is cut out using the insulating film formed thereon as a mask. In the same process, the floating gates of the transistors Ta and Tc are cut out. The selection line of the selection transistor Tb is
As shown in FIG. 5A, the polysilicon layer 11b is left and formed by covering it with a resist mask.
The contact between the diffusion layer of this transistor and the metal wiring is arranged around the memory array. Further, the contact between the control gate of the selection transistor Tb and the metal wiring layer forms an opening in the interlayer insulating film 18 to electrically connect the polysilicon layer 11b serving as the control gate and the aluminum wiring formed thereabove. It is obtained by connecting to. Incidentally, the operation mode of the nonvolatile semiconductor memory device of the equivalent circuit shown in FIG. 11 is as shown in the following table.
【００４０】[0040]
【表１】 [Table 1]
【００４１】（実施例５）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１３を参
照して説明する。この実施例は、図１に示した等価回路
の他の実施例である。図２（ａ）〜（ｄ）の工程を行っ
た後、図１３（ａ）に示すように、後工程でドレイン領
域となる部分に砒素がイオン注入される。続いて、図１
３（ｂ）に示すように、酸化工程でイオン注入された領
域に酸化膜１７が形成されるとともに、イオン注入層が
アニールされてドレイン拡散層１６ｄが形成される。同
時に、ポリシリコン層１１ａの側壁に側壁酸化膜１１ｓ
が形成される。又、露出するポリシリコン１１ａの表面
にも酸化膜１１′が形成される。このドレイン拡散層の
イオン注入条件は、砒素（Ａｓ）加速エネルギーを約４
０ＫｅＶとし、ドーズ量を４Ｅ１５atoms/cm2 とする。(Embodiment 5) Next, another embodiment of the method for manufacturing a nonvolatile semiconductor memory device of the present invention will be described with reference to FIG. This embodiment is another embodiment of the equivalent circuit shown in FIG. After performing the steps of FIGS. 2A to 2D, as shown in FIG. 13A, arsenic is ion-implanted into a portion to be a drain region in a later step. Then, Fig. 1
As shown in FIG. 3B, the oxide film 17 is formed in the region where the ions are implanted in the oxidation step, and the ion implantation layer is annealed to form the drain diffusion layer 16d. At the same time, the sidewall oxide film 11s is formed on the sidewall of the polysilicon layer 11a.
Is formed. Further, an oxide film 11 'is also formed on the exposed surface of the polysilicon 11a. The ion implantation condition for this drain diffusion layer is that arsenic (As) acceleration energy is about 4
The dose is set to 0 KeV and the dose amount is set to 4E15 atoms / cm 2 .
【００４２】続いて、図１３（ｃ）に示すように、レジ
スト膜を塗布してレジストマスク２１を形成して酸化膜
１１′を除去した後、レジストマスク２１を除去する。
続いて、図１３（ｄ）に示すように、窒化珪素膜１２
ａ，１２ｂをマスクとしてポリシリコン層１１ａをエッ
チングしてソース拡散層を形成する為の拡散用窓を形成
する。続いて、図１３（ｅ）に示すように、浮遊ゲート
となるポリシリコン層１１ｂ，１１ｃが形成された後、
窒化珪素膜１２ａ，１２ｂをマスクとして砒素をイオン
注入した後、酸化膜１７′を形成するとともに、イオン
注入層はアニールされてソース拡散層１６ｓが形成され
る。このイオン注入工程の条件は、一例として加速エネ
ルギーを約６０ＫｅＶとし、ドーズ量を８Ｅ１４atoms/
cm2 とする。続いて、図１３（ｆ）に示すように、窒化
珪素膜１２ａ，１２ｂを除去した後に、ＯＮＯ膜である
層間絶縁層１８を形成して制御ゲートとなるポリシリコ
ン層１９が形成される。Subsequently, as shown in FIG. 13C, a resist film is applied to form a resist mask 21, the oxide film 11 'is removed, and then the resist mask 21 is removed.
Subsequently, as shown in FIG. 13D, the silicon nitride film 12 is formed.
The polysilicon layer 11a is etched using a and 12b as a mask to form a diffusion window for forming a source diffusion layer. Subsequently, as shown in FIG. 13E, after the polysilicon layers 11b and 11c to be the floating gates are formed,
After arsenic is ion-implanted using the silicon nitride films 12a and 12b as a mask, an oxide film 17 'is formed and the ion-implanted layer is annealed to form a source diffusion layer 16s. As an example of the conditions of this ion implantation process, the acceleration energy is about 60 KeV and the dose amount is 8E14 atoms /
cm 2 Subsequently, as shown in FIG. 13F, after removing the silicon nitride films 12a and 12b, an interlayer insulating layer 18 which is an ONO film is formed to form a polysilicon layer 19 which serves as a control gate.
【００４３】尚、この構造に於いても、酸化工程を繰り
返すことによって、ポリシリコン層１１ａの側壁に厚い
側壁酸化膜１１ｓを形成することができる。この厚い側
壁酸化膜１１ｓを用いることにより、予め、低濃度の不
純物拡散層を形成した後に、高不純物濃度のイオン注入
工程を行うことによって、低濃度拡散層を備えるドレイ
ン拡散層を形成することが可能である。この実施例にお
いても非対称構造のトランジスタを容易に形成すること
ができる。Also in this structure, the thick sidewall oxide film 11s can be formed on the sidewall of the polysilicon layer 11a by repeating the oxidation step. By using this thick side wall oxide film 11s, a low-concentration impurity diffusion layer is formed in advance, and then a high-concentration ion implantation step is performed to form a drain diffusion layer having a low-concentration diffusion layer. It is possible. Also in this embodiment, a transistor having an asymmetric structure can be easily formed.
【００４４】（実施例６）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１４を参
照して説明する。図１４（ａ）に示すよう、半導体基板
１に互いに離間した位置、即ち、ソース拡散層が形成さ
れる領域に、不純物がドープされたポリシリコン層２２
が画定され、酸化工程を経てゲート酸化膜１０が形成さ
れる。ポリシリコン層２２上には厚い酸化膜が形成され
る。更に、後工程で浮遊ゲートとなるポリシリコン層が
全面に形成された後、ドレイン領域が形成される領域の
ポリシリコン層２３が除去され、ポリシリコン層２３を
マスクとして砒素がイオン注入される。続いて、図１４
（ｂ）に示すように、ポリシリコン層２３の側壁に側壁
スペーサー２３ａが形成され、スペーサー２３ａとポリ
シリコン層２３によってマスクされた領域以外の部分、
即ち、ドレイン領域に砒素がイオン注入される。続い
て、図１４（ｃ）に示すように、酸化工程を経て酸化膜
１７が形成されるとともに、ドレイン拡散層１６ｄと低
濃度拡散層１６ｄ′が形成される。続いて、図１４
（ｄ）に示すように、ＯＮＯ膜による層間絶縁膜１８が
形成され、制御ゲートとなるポリシリコン層１９が積層
される。無論、ソース及びドレイン拡散層の不純物濃度
は、先の実施例と同様な不純物濃度とする。(Embodiment 6) Next, another embodiment of the method for manufacturing a nonvolatile semiconductor memory device of the present invention will be described with reference to FIG. As shown in FIG. 14A, an impurity-doped polysilicon layer 22 is provided at positions separated from each other on the semiconductor substrate 1, that is, in a region where a source diffusion layer is formed.
Is defined, and a gate oxide film 10 is formed through an oxidation process. A thick oxide film is formed on the polysilicon layer 22. Further, after a polysilicon layer to be a floating gate is formed on the entire surface in a later step, the polysilicon layer 23 in the region where the drain region is formed is removed, and arsenic is ion-implanted using the polysilicon layer 23 as a mask. Then, in FIG.
As shown in (b), sidewall spacers 23a are formed on the sidewalls of the polysilicon layer 23, and portions other than the regions masked by the spacers 23a and the polysilicon layer 23,
That is, arsenic is ion-implanted into the drain region. Subsequently, as shown in FIG. 14C, an oxide film 17 is formed through an oxidation process, and a drain diffusion layer 16d and a low concentration diffusion layer 16d 'are formed. Then, in FIG.
As shown in (d), an interlayer insulating film 18 made of an ONO film is formed, and a polysilicon layer 19 serving as a control gate is laminated. Of course, the impurity concentration of the source and drain diffusion layers is the same as that of the previous embodiment.
【００４５】（実施例７）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１５を参
照して説明する。図１５（ａ）に示すよう、半導体基板
１にＬＯＣＯＳプロセスによってフィールド酸化膜２４
が形成された後、フィールド酸化膜２４の両側に隣接す
るトランジスタのソース領域が形成されるように、フィ
ールド酸化膜２４を覆うように、不純物がドープされた
ポリシリコン層２２が形成される。半導体基板１の表面
には、酸化工程を経てゲート酸化膜１０が形成されると
ともに、ポリシリコン層２２上にも厚い酸化膜が形成さ
れる。更に、後工程で浮遊ゲートとなるポリシリコン層
が全面に形成された後、ドレイン領域が形成される領域
のポリシリコン層が除去され、ポリシリコン層２３が形
成され、このポリシリコン層２３をマスクとして砒素が
低濃度にイオン注入される。続いて、図１５（ｂ）に示
すように、ポリシリコン層２３の側壁に側壁スペーサー
２３ａが形成され、スペーサー２３ａとポリシリコン層
２３をマスクとしてドレイン領域となる領域に砒素を高
濃度にイオン注入する。続いて、図１５（ｃ）に示すよ
うに、酸化工程を経て酸化膜１７が形成されるととも
に、ドレイン拡散層１６ｄと低濃度拡散層１６ｄ′が形
成される。更に、図１５（ｄ）に示すように、ＯＮＯ膜
による層間絶縁膜１８が形成された後に、制御ゲートと
なるポリシリコン層１９が積層される。(Embodiment 7) Next, another embodiment of the method for manufacturing a nonvolatile semiconductor memory device of the present invention will be described with reference to FIG. As shown in FIG. 15A, the field oxide film 24 is formed on the semiconductor substrate 1 by the LOCOS process.
Then, a polysilicon layer 22 doped with impurities is formed so as to cover the field oxide film 24 so that the source regions of the transistors adjacent to both sides of the field oxide film 24 are formed. A gate oxide film 10 is formed on the surface of the semiconductor substrate 1 through an oxidation process, and a thick oxide film is also formed on the polysilicon layer 22. Further, after a polysilicon layer to be a floating gate is formed on the entire surface in a later step, the polysilicon layer in the region where the drain region is formed is removed to form a polysilicon layer 23, and the polysilicon layer 23 is masked. As a result, arsenic is ion-implanted at a low concentration. Subsequently, as shown in FIG. 15B, a sidewall spacer 23a is formed on the sidewall of the polysilicon layer 23, and arsenic is ion-implanted at a high concentration in a region which will be a drain region by using the spacer 23a and the polysilicon layer 23 as a mask. To do. Subsequently, as shown in FIG. 15C, an oxide film 17 is formed through an oxidation process, and a drain diffusion layer 16d and a low concentration diffusion layer 16d 'are formed. Further, as shown in FIG. 15D, after the interlayer insulating film 18 made of the ONO film is formed, the polysilicon layer 19 serving as the control gate is laminated.
【００４６】（実施例８）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１６を参
照して説明する。この実施例は、実施例７をより改良し
た実施例であり、平坦化が良好なものである。図１６
（ａ）に示すよう、半導体基板１にＬＯＣＯＳプロセス
によってフィールド酸化膜２４が形成された後、隣接す
るトランジスタのソース領域を、フィールド酸化膜２４
を覆うように、不純物がドープされたポリシリコン層が
形成され、フィールド酸化膜２４の頂部のポリシリコン
層を除去してポリシリコン層２２ａ，２２ｂを形成す
る。半導体基板１の表面には、酸化工程を経てゲート酸
化膜１０が形成されるとともに、ポリシリコン層２２上
に形成された厚い酸化膜が形成される。図１６（ｂ）に
示すように、フィールド酸化膜２４の頂部の厚い酸化膜
を除去してゲート酸化膜１０ａ，１０ｂが形成され、後
工程で浮遊ゲートとなるポリシリコン層が全面に形成さ
れた後、ドレイン領域が形成される領域とフィールド酸
化膜２４の頂部のポリシリコン層が除去され、ポリシリ
コン層２３′が形成される。ポリシリコン層２３′をマ
スクとして砒素が半導体基板１にイオン注入される。続
いて、ポリシリコン層２３の側壁に側壁スペーサー２３
ａが形成され、側壁スペーサー２３ａとポリシリコン層
２３′によってマスクしてドレイン領域となる領域に砒
素がイオン注入される。続いて、図１６（ｃ）に示すよ
うに、酸化工程を経て酸化膜１７が形成されるとともに
ドレイン拡散層１６ｄと低濃度拡散層１６ｄ′が形成さ
れる。更に、図１６（ｄ）に示すように、ＯＮＯ膜によ
る層間絶縁膜１８が形成された後に、制御ゲートとなる
ポリシリコン層１９が積層される。(Embodiment 8) Next, another embodiment of the method for manufacturing a nonvolatile semiconductor memory device of the present invention will be described with reference to FIG. This example is an improved example of the seventh example, and is excellent in flattening. FIG.
As shown in (a), after the field oxide film 24 is formed on the semiconductor substrate 1 by the LOCOS process, the source regions of the adjacent transistors are formed on the field oxide film 24.
An impurity-doped polysilicon layer is formed so as to cover the above, and the polysilicon layer on the top of the field oxide film 24 is removed to form polysilicon layers 22a and 22b. A gate oxide film 10 is formed on the surface of the semiconductor substrate 1 through an oxidation process, and a thick oxide film formed on the polysilicon layer 22 is formed. As shown in FIG. 16B, the thick oxide film on the top of the field oxide film 24 is removed to form gate oxide films 10a and 10b, and a polysilicon layer to be a floating gate is formed on the entire surface in a later step. After that, the region where the drain region is formed and the polysilicon layer on the top of the field oxide film 24 are removed to form a polysilicon layer 23 '. Arsenic is ion-implanted into the semiconductor substrate 1 using the polysilicon layer 23 'as a mask. Then, a sidewall spacer 23 is formed on the sidewall of the polysilicon layer 23.
a is formed, and arsenic is ion-implanted into a region which will be a drain region while being masked by the sidewall spacer 23a and the polysilicon layer 23 '. Subsequently, as shown in FIG. 16C, an oxide film 17 is formed through an oxidation process, and a drain diffusion layer 16d and a low concentration diffusion layer 16d 'are formed. Further, as shown in FIG. 16D, after the interlayer insulating film 18 made of the ONO film is formed, the polysilicon layer 19 serving as the control gate is laminated.
【００４７】図１４乃至図１６の不揮発性半導体記憶装
置は、ソース拡散層を形成する際に、不純物がドープさ
れたポリシリコン層、即ち、固相拡散源を用いてソース
拡散層を形成し、ドレイン拡散層はイオン注入工程で形
成されている。従って、ソース及びドレイン拡散層を最
適な不純物濃度とすることが可能であり、ソース拡散層
の不純物濃度に対してドレイン拡散層の不純物濃度を高
濃度とすることは容易である。又、スペーサーを形成す
ることによってＬＤＤ構造とすることも可能である。In the nonvolatile semiconductor memory device of FIGS. 14 to 16, when forming the source diffusion layer, the source diffusion layer is formed by using a polysilicon layer doped with impurities, that is, a solid phase diffusion source, The drain diffusion layer is formed by an ion implantation process. Therefore, the source and drain diffusion layers can be made to have an optimum impurity concentration, and it is easy to make the impurity concentration of the drain diffusion layer higher than the impurity concentration of the source diffusion layer. It is also possible to form an LDD structure by forming a spacer.
【００４８】尚、本発明の実施例で示した製造条件或い
は厚さ等寸法等は、本発明が適応する実施例によって異
なった値を取り得ることは明らかであり、上記実施例に
限定するものではない。更に、ドレイン領域を非対称な
構造とする実施例が示されているがソース側を非対称の
構造とすることも可能であり、無論、実施例１等の製造
工程に於いて、スペーサーを形成する工程の前で、低濃
度の拡散層を形成することによってＬＤＤ構造のトラン
ジスタを形成し得るこは明らかであり、ＤＤＤ構造に応
用できることは無論である。又、浮遊ゲート或いは制御
ゲートを形成する導電層としてポリシリコン層に限定す
ることなく、シリサイド層等の他の導電層を用いてもよ
いことは明らかである。Incidentally, it is clear that the manufacturing conditions or the dimensions such as the thickness and the like shown in the embodiments of the present invention can take different values depending on the embodiments to which the present invention is applied, and are limited to the above-mentioned embodiments. is not. Further, although the embodiment in which the drain region has an asymmetrical structure is shown, the source side can also have an asymmetrical structure. Of course, in the manufacturing process of the first embodiment, etc., a step of forming a spacer Before that, it is obvious that a transistor of LDD structure can be formed by forming a low concentration diffusion layer, and it is needless to say that it can be applied to the DDD structure. Further, it is clear that the conductive layer forming the floating gate or the control gate is not limited to the polysilicon layer and other conductive layers such as a silicide layer may be used.
【００４９】[0049]
【発明の効果】上述のように、本発明の不揮発性半導体
記憶装置の製造方法は、隣接する不揮発性半導体記憶素
子間で、互いに共通する拡散層を有する場合、浮遊ゲー
トとなる導電層でその拡散領域を覆った状態で、一回目
の拡散層を形成し、続いて、スペーサーを形成して導電
層に拡散用窓を開口して次の拡散工程を行うことによっ
て、最初の拡散層には二回イオン注入がなされるので、
それぞれの拡散層の濃度を異ならせることが可能であ
り、これらの製造工程をセルフアライメント法で形成し
得るとともに、ミスアライメントが発生する要素が低減
できるので、トランジスタの微細化に極めて効果的であ
る。又、一対のトランジスタの夫々のドレイン拡散層側
にスペーサーが形成されるので非対称性の不揮発性半導
体記憶素子をセルフアライン法で容易に形成し得る利点
がある。又、側壁スペーサーを用いてドレイン拡散層が
形成されており、チャネルショートが発生し難い利点が
ある。As described above, according to the method for manufacturing a nonvolatile semiconductor memory device of the present invention, when the adjacent nonvolatile semiconductor memory elements have the common diffusion layer, the conductive layer serving as the floating gate is used. The first diffusion layer is formed by forming the diffusion layer for the first time with the diffusion region covered, and then forming the spacer to open the diffusion window in the conductive layer and performing the next diffusion step. Since the ion implantation is done twice,
Since the concentration of each diffusion layer can be made different, these manufacturing steps can be formed by the self-alignment method, and the elements causing misalignment can be reduced, which is extremely effective for miniaturization of transistors. . Further, since the spacers are formed on the drain diffusion layer side of each of the pair of transistors, there is an advantage that an asymmetric non-volatile semiconductor memory element can be easily formed by the self-alignment method. Further, since the drain diffusion layer is formed by using the sidewall spacer, there is an advantage that a channel short circuit is unlikely to occur.
【００５０】又、本発明の不揮発性半導体記憶装置の製
造方法では、予めフィールド酸化膜を形成して、浮遊ゲ
ートとなる導電層がフィールド酸化膜上に延在するよう
に形成することで、容易にソースを分離したトランジス
タを形成することができるので、あらゆる等価回路に対
応できる不揮発性半導体記憶装置を形成することができ
る。この製造方法においても、それぞれの拡散層の濃度
を異ならせることが可能であり、セルフアライ法で容易
に形成し得る利点がある。又、本発明の不揮発性半導体
記憶装置の製造方法は、ソースとドレインの拡散濃度を
制御できるとともに、熱酸化工程を経て、側壁酸化膜
（スペーサー）を形成してドレイン拡散層のゲート端か
らドレイン拡散層間までの距離を調整することができる
ので、非対称なトランジスタが形成できるとともに、チ
ャネルショートが発生し難い利点がある。Further, in the method of manufacturing a nonvolatile semiconductor memory device of the present invention, a field oxide film is formed in advance, and a conductive layer to be a floating gate is formed so as to extend on the field oxide film, which facilitates the formation. Since it is possible to form a transistor whose source is separated, a non-volatile semiconductor memory device that can be applied to any equivalent circuit can be formed. Also in this manufacturing method, the concentrations of the respective diffusion layers can be made different, and there is an advantage that they can be easily formed by the self-alignment method. Further, according to the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the diffusion concentration of the source and the drain can be controlled, and a sidewall oxide film (spacer) is formed through a thermal oxidation process to form the drain from the gate end of the drain diffusion layer. Since the distance to the diffusion layer can be adjusted, there are advantages that an asymmetric transistor can be formed and a channel short circuit is unlikely to occur.
【００５１】又、本発明の不揮発性半導体記憶装置の製
造方法は、予め固相拡散源を半導体基板に形成して浮遊
ゲートとなる導電層を形成してイオン注入して、その導
電層の側壁にスペーサーを形成した後に、二回イオン注
入がなされるので、スペーサーで覆われた領域が低濃度
となり、ソース拡散層は固相拡散源から拡散れるので、
それぞれの拡散層の濃度を異ならせることが可能であ
り、セルフアライメント法によって形成し得るととも
に、チャネルショートが発生し難い利点がある。又、フ
ィールド酸化膜を用いることでソース拡散層が分離した
隣接するトランジスタが形成できるので、あらむる等価
回路に対応できる利点がある。又、フィールド酸化膜の
頂部に形成される導電層や絶縁層が除去されるので、平
坦化に極めて効果的である。Further, in the method for manufacturing a nonvolatile semiconductor memory device of the present invention, a solid phase diffusion source is previously formed on a semiconductor substrate to form a conductive layer to be a floating gate, ions are implanted, and side walls of the conductive layer are formed. After the spacer is formed in, the ion implantation is performed twice, so that the region covered with the spacer has a low concentration and the source diffusion layer is diffused from the solid phase diffusion source.
It is possible to make the concentration of each diffusion layer different, and it is possible to form by a self-alignment method, and there is an advantage that channel short circuit hardly occurs. Further, by using the field oxide film, it is possible to form an adjacent transistor in which the source diffusion layer is separated, so that there is an advantage that it is possible to deal with a corresponding equivalent circuit. Further, since the conductive layer and the insulating layer formed on the top of the field oxide film are removed, it is extremely effective for flattening.
【００５２】〔付記的事項〕本発明を包含する他の構成
要件の態様について記述する。 不揮発性半導体記憶装置の製造方法に於いて、半導体
基板面にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に導電層を形成する工程と、前記導電層上に保護
膜を離間して配置する工程と、前記保護膜間に露出する
前記導電層の少なくとも一つをレジストで覆うマスクを
形成する工程と、前記保護膜と前記レジストをマストと
して露出する前記導電層を除去する工程と、前記保護膜
と前記導電層をマスクとして不純物を前記半導体基板に
ドープする第１のイオン注入工程と、前記導電層の側面
にスペーサーを形成する工程と、前記保護膜と前記スペ
ーサーをマスクとして不純物を前記半導体基板にドープ
する第２のイオン注入工程と、を有することを特徴とす
る不揮発性半導体記憶装置の製造方法。[Additional Matters] Aspects of other constituent features including the present invention will be described. In a method of manufacturing a non-volatile semiconductor memory device, a step of forming a gate oxide film on a semiconductor substrate surface, a step of forming a conductive layer on the gate oxide film, and a protective film separated from each other on the conductive layer. A step of disposing, a step of forming a mask that covers at least one of the conductive layers exposed between the protective films with a resist, and a step of removing the conductive layer exposed as a mast of the protective film and the resist, A first ion implantation step of doping the semiconductor substrate with impurities by using the protective film and the conductive layer as a mask, a step of forming a spacer on a side surface of the conductive layer, and an impurity by using the protective film and the spacer as a mask. A second ion implantation step of doping the semiconductor substrate, and a method for manufacturing a nonvolatile semiconductor memory device.
【００５３】不揮発性半導体記憶装置の製造方法に於
いて、半導体基板面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に導電層を形成する工程と、前記導
電層上に保護膜を離間して配置する工程と、前記保護膜
間に露出する前記導電層の少なくとも一つをレジストで
覆うマスクを形成する工程と、前記保護膜と前記レジス
トをマストとして露出する前記導電層を除去する工程
と、前記導電層の側面にスペーサーを形成する工程と、
前記保護膜と前記導電層及びスペーサーをマスクとして
不純物を前記半導体基板にドープする第１のイオン注入
工程と、前記保護膜をマスクとして導電層を除去する工
程と、前記保護膜と前記スペーサーをマスクとして不純
物を前記半導体基板にドープする第２のイオン注入工程
と、を有することを特徴とする不揮発性半導体記憶装置
の製造方法。In the method of manufacturing a non-volatile semiconductor memory device, a step of forming a gate oxide film on the semiconductor substrate surface,
A step of forming a conductive layer on the gate oxide film, a step of disposing a protective film on the conductive layer at a distance, and a mask covering at least one of the conductive layers exposed between the protective films with a resist. A step of forming, a step of removing the conductive layer that exposes the protective film and the resist as a mast, and a step of forming a spacer on a side surface of the conductive layer,
A first ion implantation step of doping the semiconductor substrate with impurities using the protective film, the conductive layer and the spacer as a mask; a step of removing the conductive layer using the protective film as a mask; and a mask of the protective film and the spacer. And a second ion implantation step of doping an impurity into the semiconductor substrate as a method of manufacturing a nonvolatile semiconductor memory device.
【図１】本発明の一実施例に係る半導体不揮発性記憶装
置の等価回路図である。FIG. 1 is an equivalent circuit diagram of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
【図２】図１の半導体不揮発性記憶装置の製造工程を示
す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor nonvolatile memory device of FIG.
【図３】図２に続く製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process that follows FIG.
【図４】選択用トランジスタを含む半導体不揮発性記憶
装置の等価回路図である。FIG. 4 is an equivalent circuit diagram of a semiconductor nonvolatile memory device including a selection transistor.
【図５】（ａ）は図４の半導体不揮発性記憶装置の断面
図、（ｂ）は選択用トランジスタを含む半導体不揮発性
記憶装置の平面図である。5A is a cross-sectional view of the semiconductor nonvolatile memory device of FIG. 4, and FIG. 5B is a plan view of the semiconductor nonvolatile memory device including a selection transistor.
【図６】本発明の他の実施例を示す半導体不揮発性記憶
装置の等価回路図である。FIG. 6 is an equivalent circuit diagram of a semiconductor nonvolatile memory device showing another embodiment of the present invention.
【図７】図６の実施例の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the embodiment of FIG.
【図８】図７の製造工程に続く断面図である。FIG. 8 is a cross-sectional view following the manufacturing process in FIG.
【図９】本発明の他の実施例を示す半導体不揮発性記憶
装置の等価回路図である。FIG. 9 is an equivalent circuit diagram of a semiconductor nonvolatile memory device showing another embodiment of the present invention.
【図１０】図９に半導体不揮発性記憶装置の製造工程を
示す断面図である。FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor nonvolatile memory device in FIG.
【図１１】本発明の他の実施例に係る半導体不揮発性記
憶装置の等価回路図である。FIG. 11 is an equivalent circuit diagram of a semiconductor nonvolatile memory device according to another embodiment of the present invention.
【図１２】図１１の半導体不揮発性記憶装置の製造工程
を示す断面図である。12 is a cross-sectional view showing the manufacturing process of the semiconductor nonvolatile memory device in FIG.
【図１３】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。FIG. 13 is a cross-sectional view showing another embodiment of the manufacturing process of the semiconductor nonvolatile memory device according to the present invention.
【図１４】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。FIG. 14 is a cross-sectional view showing another embodiment of the manufacturing process of the semiconductor nonvolatile memory device according to the present invention.
【図１５】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。FIG. 15 is a cross-sectional view showing another embodiment of the manufacturing process of the semiconductor nonvolatile memory device according to the present invention.
【図１６】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。FIG. 16 is a cross-sectional view showing another embodiment of the manufacturing process of the semiconductor nonvolatile memory device according to the present invention.
【図１７】従来の半導体不揮発性記憶装置の製造工程の
一例を示す断面図である。FIG. 17 is a cross-sectional view showing an example of a manufacturing process of a conventional semiconductor nonvolatile memory device.
【図１８】従来の半導体不揮発性記憶装置の製造工程の
一例を示す断面図である。FIG. 18 is a cross-sectional view showing an example of a manufacturing process of a conventional semiconductor nonvolatile memory device.
１ 半導体基板 １０ ゲート酸化膜 １２，１２ａ，１２ｂ 窒化珪素膜 １３ レジスト膜 １３ａ，１３ｂ，１４ レジストマスク １５ ＨＴＯ膜 １５ａ 側壁スペーサー １６ｄ ドレイン拡散層 １６ｓ ソース拡散層 １６ｄ′ 低不純濃度拡散層 １７ 酸化膜 １８ 層間絶縁膜 １９ ポリシリコン層 ２２ 固相拡散源 1 Semiconductor Substrate 10 Gate Oxide Film 12, 12a, 12b Silicon Nitride Film 13 Resist Film 13a, 13b, 14 Resist Mask 15 HTO Film 15a Sidewall Spacer 16d Drain Diffusion Layer 16s Source Diffusion Layer 16d ′ Low Impurity Concentration Diffusion Layer 17 Oxide Film 18 Interlayer insulating film 19 Polysilicon layer 22 Solid phase diffusion source
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 21/8234 27/088 Ｈ０１Ｌ 27/08 １０２ Ｂ Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/265 21/8234 27/088 H01L 27/08 102 B
Claims (10)
いて、 半導体基板に形成されたゲート酸化膜上に、その両端の
表面が保護膜で覆われている導電層を形成する工程と、 前記導電層と前記保護膜をマスクとして不純物を前記半
導体基板にドープする工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
する工程と、 少なくとも前記保護膜をマスクとして用い不純物を前記
半導体基板にドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。1. A method of manufacturing a non-volatile semiconductor memory device, comprising: forming a conductive layer on a gate oxide film formed on a semiconductor substrate, the conductive layers having both end surfaces covered with a protective film; A step of doping the semiconductor substrate with an impurity using a conductive layer and the protective film as a mask; a step of forming a diffusion window in the conductive layer using the protective film as a mask; A method of manufacturing a nonvolatile semiconductor memory device, comprising: a step of doping a semiconductor substrate.
いて、 半導体基板にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に形成され、その両端の表面が保護
膜で覆われている導電層を形成する工程と、 前記導電層の側面にスペーサーを形成する工程と、 前記導電層と前記保護膜及びスペーサーをマスクとして
不純物を前記半導体基板にドープする第１のイオン注入
工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
する工程と、 前記保護膜と前記スペーサーをマスクとして前記半導体
基板に不純物をドープする第２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。2. A method of manufacturing a non-volatile semiconductor memory device, comprising: forming a gate oxide film on a semiconductor substrate; and forming a gate oxide film on the gate oxide film and covering both end surfaces with protective films. A step of forming a conductive layer, a step of forming a spacer on a side surface of the conductive layer, a first ion implantation step of doping the semiconductor substrate with impurities using the conductive layer, the protective film and the spacer as a mask, A step of forming a diffusion window in the conductive layer using a protective film as a mask; and a second ion implantation step of doping an impurity into the semiconductor substrate using the protective film and the spacer as a mask. Manufacturing method of non-volatile semiconductor memory device.
いて、 半導体基板にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に形成され、その両端の表面が保護
膜で覆われている導電層を形成する工程と、 前記導電層と前記保護膜をマスクとして前記半導体基板
に不純物をドープする第１のイオン注入工程と、 前記導電層の側面にスペーサーを形成する工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
する工程と、 前記保護膜と前記スペーサーをマスクとして不純物を前
記半導体基板にドープする第２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。3. A method for manufacturing a non-volatile semiconductor memory device, comprising: forming a gate oxide film on a semiconductor substrate; and forming a gate oxide film on the gate oxide film and covering both end surfaces with protective films. A step of forming a conductive layer; a first ion implantation step of doping impurities into the semiconductor substrate using the conductive layer and the protective film as a mask; a step of forming a spacer on a side surface of the conductive layer; A step of forming a diffusion window in the conductive layer using the mask as a mask, and a second ion implantation step of doping impurities into the semiconductor substrate using the protective film and the spacer as a mask. Manufacturing method of semiconductor memory device.
いて、 半導体基板にフィールド酸化膜を形成した後、前記フィ
ールド酸化膜間の前記半導体基板面にゲート酸化膜を形
成する工程と、 前記フィールド酸化膜上から両側に延在して前記ゲート
酸化膜上に至り、その両端面に保護膜が形成されている
導電層を形成する工程と、 少なくとも前記導電層と前記保護膜をマスクとして不純
物を前記半導体基板にドープする工程と、 前記保護膜をマスクとして前記導電層を除去して前記フ
ィールド酸化膜が露出した拡散用窓を形成する工程と、 少なくとも前記保護膜と前記フィールド酸化膜をマスク
として不純物を前記半導体基板にドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。4. A method for manufacturing a non-volatile semiconductor memory device, comprising the steps of forming a field oxide film on a semiconductor substrate and then forming a gate oxide film on the surface of the semiconductor substrate between the field oxide films, Forming a conductive layer that extends from the oxide film to both sides to reach the gate oxide film and has a protective film formed on both end faces thereof, and removing impurities using at least the conductive layer and the protective film as a mask. Doping the semiconductor substrate, removing the conductive layer using the protective film as a mask to form a diffusion window in which the field oxide film is exposed, and using at least the protective film and the field oxide film as a mask A step of doping the semiconductor substrate with an impurity, and a method for manufacturing a non-volatile semiconductor memory device.
いて、 半導体基板にフィールド酸化膜を形成する工程と、 前記フィールド酸化膜間の前記半導体基板面にゲート酸
化膜を形成する工程と、 前記フィールド酸化膜上から両側に延在して前記ゲート
酸化膜に至り、その両端面に保護膜が形成されている導
電層を形成する工程と、 前記導電層と前記保護膜をマスクとして不純物を前記半
導体基板にドープする第１のイオン注入工程と、 前記導電層の側面にスペーサーを形成する工程と、 前記保護膜をマスクとして前記導電層を除去して前記フ
ィールド酸化膜を露出した拡散用窓を形成する工程と、 前記保護膜と前記スペーサー及び前記フィールド酸化膜
をマスクとして不純物を前記半導体基板にドープする第
２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。5. A method of manufacturing a non-volatile semiconductor memory device, comprising: forming a field oxide film on a semiconductor substrate; forming a gate oxide film on a surface of the semiconductor substrate between the field oxide films; Forming a conductive layer extending from both sides of the field oxide film to the gate oxide film and having protective films formed on both end surfaces thereof, and using the conductive layer and the protective film as a mask to remove impurities A first ion implantation step of doping the semiconductor substrate; a step of forming a spacer on a side surface of the conductive layer; and a step of forming a diffusion window exposing the field oxide film by removing the conductive layer using the protective film as a mask. A second ion implantation step of doping impurities into the semiconductor substrate by using the protective film, the spacer and the field oxide film as a mask. Method of manufacturing a nonvolatile semiconductor memory device according to claim Rukoto.
いて、 半導体基板にフィールド酸化膜を形成する工程と、 前記フィールド酸化膜間の前記半導体基板面にゲート酸
化膜を形成する工程と、 前記フィールド酸化膜上から両側に延在し、前記ゲート
酸化膜上に至り、その両端面に保護膜が形成されている
導電層を形成する工程と、 前記導電層の側壁にスペーサーを形成する工程と、 前記導電層と前記保護膜及びスペーサーをマスクとして
不純物を前記半導体基板にドープする第１のイオン注入
工程と、 前記保護膜をマスクとして前記導電層を除去して前記フ
ィールド酸化膜が露出した拡散用窓を形成する工程と、 前記保護膜と前記スペーサー及び前記フィールド酸化膜
をマスクとして不純物を前記半導体基板にドープする第
２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。6. A method of manufacturing a non-volatile semiconductor memory device, comprising: forming a field oxide film on a semiconductor substrate; forming a gate oxide film on the semiconductor substrate surface between the field oxide films; Forming a conductive layer extending from the field oxide film to both sides, reaching the gate oxide film, and having protective films formed on both end surfaces thereof; and forming a spacer on a sidewall of the conductive layer. A first ion implantation step of doping the semiconductor substrate with impurities using the conductive layer, the protective film, and a spacer as a mask; and a diffusion process in which the conductive oxide is removed by using the protective film as a mask to expose the field oxide film. A window for use, and second ions for doping impurities into the semiconductor substrate using the protective film, the spacer and the field oxide film as a mask Method of manufacturing a nonvolatile semiconductor memory device characterized by having a inlet step.
いて、 半導体基板にゲート酸化膜を形成する工程と、 その両端面が保護膜で覆われた導電層を前記ゲート酸化
膜上に形成する工程と、 前記導電層と前記保護膜をマスクとして不純物を前記半
導体基板にドープする第１のイオン注入工程と、 前記導電層の側壁に側壁酸化膜を形成する酸化工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
する工程と、 前記保護膜と前記側壁酸化膜をマスクとして不純物を前
記半導体基板にドープする第２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。7. A method for manufacturing a non-volatile semiconductor memory device, comprising: forming a gate oxide film on a semiconductor substrate; and forming a conductive layer having both end surfaces covered with a protective film on the gate oxide film. A first ion implantation step of doping impurities into the semiconductor substrate using the conductive layer and the protective film as a mask; an oxidation step of forming a sidewall oxide film on a sidewall of the conductive layer; and a mask of the protective film. And a second ion implantation step of doping an impurity into the semiconductor substrate by using the protective film and the sidewall oxide film as a mask. Manufacturing method of semiconductor memory device.
いて、 不純物がドープされた固相拡散源を所定の間隔に配置す
る工程と、 前記固相拡散源が形成された半導体基板にゲート酸化膜
を形成するとともに前記固相拡散源を酸化膜で覆う工程
と、 前記酸化膜で覆われた前記固相拡散源から前記ゲート酸
化膜上に延在し、その両端部を浮遊ゲートとする導電層
を形成する工程と、 前記導電層をマスクとして不純物を前記半導体基板にド
ープする第１のイオン注入工程と、 前記導電層にスペーサーを形成し、前記導電層と前記ス
ペーサーをマスクとして不純物を前記半導体基板にドー
プする第２のイオン注入工程と、 前記第１と第２のイオン注入工程でドープされた領域に
酸化膜を形成しつつ拡散層を形成するとともに、前記固
相拡散源から半導体基板に不純物をドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。8. A method of manufacturing a non-volatile semiconductor memory device, comprising: arranging impurity-doped solid-phase diffusion sources at predetermined intervals; and gate oxidation on a semiconductor substrate on which the solid-phase diffusion sources are formed. Forming a film and covering the solid-phase diffusion source with an oxide film; and conducting the solid-phase diffusion source covered with the oxide film to extend over the gate oxide film and have both ends thereof as floating gates. A step of forming a layer, a first ion implantation step of doping the semiconductor substrate with an impurity using the conductive layer as a mask, a spacer is formed in the conductive layer, and the impurity is added using the conductive layer and the spacer as a mask. A second ion implantation step of doping the semiconductor substrate; forming a diffusion layer while forming an oxide film in the regions doped in the first and second ion implantation steps; A method of manufacturing a non-volatile semiconductor memory device, comprising: a step of doping a conductive substrate with impurities.
いて、 半導体基板にフィールド酸化膜を離間して形成する工程
と、 前記フィールド酸化膜から前記半導体基板上に延在する
不純物がドープされた固相拡散源を形成する工程と、 前記固相拡散源の露出面を酸化するとともに前記半導体
基板にゲート酸化膜を形成する工程と、 前記酸化膜で覆われた前記固相拡散源から前記ゲート酸
化膜上に延在し、その両端部を浮遊ゲートとする導電層
を形成する工程と、 前記導電層をマスクとして不純物をドープする第１のイ
オン注入工程と、 前記導電層にスペーサーを形成し、前記導電層と前記ス
ペーサーをマスクとして不純物をドープする第２のイオ
ン注入工程と、 前記第１と第２のイオン注入工程でドープされた領域に
酸化膜を形成しつつ拡散層を形成するとともに、前記固
相拡散源から半導体基板に不純物をドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。9. A method of manufacturing a non-volatile semiconductor memory device, comprising: forming a field oxide film on a semiconductor substrate with a space; and doping impurities extending from the field oxide film onto the semiconductor substrate. Forming a solid phase diffusion source; oxidizing an exposed surface of the solid phase diffusion source and forming a gate oxide film on the semiconductor substrate; and removing the gate from the solid phase diffusion source covered with the oxide film. A step of forming a conductive layer extending on the oxide film and having both ends thereof as floating gates; a first ion implantation step of doping impurities using the conductive layer as a mask; and forming spacers in the conductive layer. A second ion implantation step of doping impurities using the conductive layer and the spacer as a mask, and an oxide film is formed and spread in a region doped in the first and second ion implantation steps. To form a layer, the manufacturing method of the nonvolatile semiconductor memory device characterized by having a step of solid-phase diffusion source doping impurities into the semiconductor substrate from the.
於いて、 半導体基板にフィールド酸化膜を離間して形成する工程
と、 前記フィールド酸化膜から前記半導体基板上に延在する
不純物がドープされた固相拡散源を形成した後、前記フ
ィールド酸化膜の頂部の前記固相拡散源を除去する工程
と、 前記固相拡散源の露呈面を酸化するとともに前記半導体
基板にゲート酸化膜を形成する工程と、 前記酸化膜で覆われた前記固相拡散源から前記ゲート酸
化膜に延在する導電層であって、前記フィールド酸化膜
の頂部の前記導電層が除去され、前記ゲート酸化膜に延
在する導電層の夫々の両端部を浮遊ゲートとする導電層
を形成する工程と、 前記導電層をマスクとして不純物をドープする第１のイ
オン注入工程と、 前記導電層にスペーサーを形成し、前記導電層と前記ス
ペーサーをマスクとして不純物をドープする第２のイオ
ン注入工程と、 前記第１と第２のイオン注入工程でドープされた領域に
酸化膜を形成しつつ拡散層を形成するとともに、前記固
相拡散源から半導体基板に不純物をドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。10. A method of manufacturing a non-volatile semiconductor memory device, comprising: forming a field oxide film on a semiconductor substrate at a distance; and doping an impurity extending from the field oxide film onto the semiconductor substrate. Removing the solid phase diffusion source on top of the field oxide film after forming the solid phase diffusion source, and oxidizing the exposed surface of the solid phase diffusion source and forming a gate oxide film on the semiconductor substrate. And a conductive layer extending from the solid-phase diffusion source covered with the oxide film to the gate oxide film, the conductive layer on the top of the field oxide film being removed, and extending to the gate oxide film. Forming a conductive layer having floating gates at both ends of the conductive layer, a first ion implantation step of doping impurities using the conductive layer as a mask, and forming a spacer in the conductive layer A second ion implantation step of doping impurities using the conductive layer and the spacer as a mask, and a diffusion layer is formed while forming an oxide film in the regions doped in the first and second ion implantation steps. And a step of doping the semiconductor substrate with impurities from the solid-phase diffusion source, the manufacturing method of the nonvolatile semiconductor memory device.
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|---|---|---|---|
| JP20515494A JP3218303B2 (en) | 1994-08-30 | 1994-08-30 | Manufacturing method of nonvolatile semiconductor memory device |
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| JP (1) | JP3218303B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005081A2 (en) * | 1998-11-26 | 2000-05-31 | Nec Corporation | Semiconductor nonvolatile memory and manufacturing method thereof |
| KR20020078886A (en) * | 2001-04-11 | 2002-10-19 | 삼성전자 주식회사 | Stack type flash memory device and method for fabricating the same |
| US7777294B2 (en) | 2003-02-07 | 2010-08-17 | Renesas Technology Corp. | Semiconductor device including a high-breakdown voltage MOS transistor |
-
1994
- 1994-08-30 JP JP20515494A patent/JP3218303B2/en not_active Expired - Lifetime
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| EP1005081A3 (en) * | 1998-11-26 | 2001-02-07 | Nec Corporation | Semiconductor nonvolatile memory and manufacturing method thereof |
| US6287907B1 (en) | 1998-11-26 | 2001-09-11 | Nec Corporation | Method of manufacturing a flash memory having a select transistor |
| US6534355B2 (en) | 1998-11-26 | 2003-03-18 | Nec Corporation | Method of manufacturing a flash memory having a select transistor |
| KR20020078886A (en) * | 2001-04-11 | 2002-10-19 | 삼성전자 주식회사 | Stack type flash memory device and method for fabricating the same |
| US7777294B2 (en) | 2003-02-07 | 2010-08-17 | Renesas Technology Corp. | Semiconductor device including a high-breakdown voltage MOS transistor |
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