KR20020077480A

KR20020077480A - 액정 표시 장치

Info

Publication number: KR20020077480A
Application number: KR1020027010742A
Authority: KR
Inventors: 마꼬또 아베; 에쯔꼬 니시무라; 마사또시 와까기; 기꾸오 오노; 요시아끼 나까요시
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-03-21
Filing date: 2000-03-21
Publication date: 2002-10-11
Also published as: TW513588B; US6507383B1; KR100482720B1; WO2001071417A1; JP3695393B2

Abstract

본 발명은, 절연막을 사이에 두고 상하로, 2층의 투명 도전막으로 이루어지는 화소 전극 및 공통 신호 전극에 전압을 인가하여 액정을 구동하여 표시를 제어하는 액정 표시 장치에 있어서, 액정에의 기입 시간의 저감(화소 전극과 공통 신호 전극 사이의 용량 저감), 액정의 구동 전압의 저감 중 어느 하나, 혹은 양방을 개선할 수 있는 구성의 액정 표시 장치를 제공한다. 이층화(異層化)된 투명 전극 사이의 층간 절연막 구성을 게이트 절연막의 일부, 박막 트랜지스터의 표면 보호막의 일부, 및 도포형 절연막 중의 적어도 한층, 또는 이들의 적층 구성으로 하고, 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역에 대하여, 하층 투명 전극 상에서 상층 투명 전극이 존재하는 영역의 절연막을 선택적으로 형성한 구성으로 한다. 색제를 용매 중에 분산시킨 잉크를 수평보다도 아래쪽으로 비상시켜서, 기록 매체 표면에 부착시킴에 따라, 토출 전극과 기록 매체와의 간격을 일정하게 유지하여 기록 매체를 반송하고, 토출 전극과 기록 매체 사이의 전계를 안정시켜, 잉크 비상량의 안정화를 도모하고, 고화질 기록 가능한 소형의 잉크제트 기록 장치를 제공하는 것이다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY}

액정 표시 장치로서, 화소를 구성하는 표시 영역에 스위칭 소자로서 박막 트랜지스터 TFT(TFT : Thin Film Transistor) 소자를 설치한 구조의 액티브 매트릭스 방식이 널리 채용되고 있다. 이 종류의 액정 표시 장치에서는 액정층을 한쌍의 기판 사이에서 협지한 구조가 채용되어 있고, 한쪽의 기판(TFT 기판)에, TFT 소자, 화소 전극, 주사 신호나 영상 신호의 전극이나 배선, 및 배선과 외부 구동 회로를 접속하기 위한 단자 등이 형성되고, 다른쪽의 기판(CF 기판)측에는 컬러 필터와 대향 전극이 형성되어 있고, 한쌍의 기판의 화소 전극과, 다른쪽 기판의 대향 전극에 전압을 인가하여 액정을 구동하여 표시를 제어하는 트위스트 네마틱 표시 방식을 채용하고 있다.

이 방식에 대하여, 액정 표시 장치의 과제인 시야각과 콘트라스트를 개선할 수 있는 방식으로서, 컬러 필터 기판측에 배치하고 있던 대향 전극에 대신하여, TFT 기판측에 공통 신호 전극을 배치하고, 빗살무늬 형상의 화소 전극과 공통 신호 전극 사이에 전압을 인가하여 액정을 구동하여, 표시를 제어하는 액정 표시 장치가특개평 6-160878호에 제안되고 있다. 화소 전극 및 공통 신호 전극은 메탈 전극 배선 재료로 구성해도 되고, 투명 화소 전극으로서 이용되고 있는 산화 인듐 주석(ITO : Indium Tin Oxide)으로 구성해도 된다.

ITO 전극을 이용한 예로서, S. H. Lee 등은 SID'98 DIJEST, P371(1998) 및 SID'99 DIJEST, P202(1999)에 있어서, 화소 전극과 공통 신호 전극을 절연막을 사이에 두는 상하 2층의 ITO 전극으로 구성하고, 빗살무늬 형상의 화소 전극과 공통 신호 전극의 전극폭, 및 전극 간 거리를 미세화하는 방향으로 최적화함으로써, 상하 2층의 ITO 전극 사이에 전압을 인가하여 액정을 구동하는 기술이 있다.

<발명의 개시>

상기 종래 기술에 있어서, 액정 구동 및 제조 프로세스에 대하여 고찰하면, 액정 구동에 관한 과제가 두가지, 단면 구조에 기인하는 프로세스 과제가 두가지 있는 것을 알 수 있다.

각각의 과제에 대하여 설명한다.

(1) 액정에의 전압 기입 시간의 증가의 과제

종래 기술은 빗살무늬 형상으로 형성한 상하 2층의 ITO 전극의 전극폭, 전극 간격을 미세화함으로써, 액정 구동을 제어하는 방식이기 때문에, 상하 2층의 ITO 전극 가공 시의 포토리소그래피 공정에서의 오정렬이나 가공 치수의 어긋남은 그대로 표시 특성의 불균일성, 구체적으로는 휘도의 변동을 발생시키게 된다. 이 문제를 회피하기 위해서, 하층 ITO 전극을 단위 화소 영역 내의 거의 한면에 형성하는 방식이 채용되고 있다. 하층 ITO 전극은 단위 화소 영역 내의 거의 한면에 형성되어 있기 때문에, 상층 ITO 전극과의 오정렬을 고려할 필요가 없어진다. 이에 따라, 표시 특성의 변동을 저감할 수 있다.

종래 기술에 있어서는, 층간 절연막을 사이에 두고, 화소 전극, 및 공통 신호 전극이 되는 상하 2층의 ITO 전극이 중첩된 부분에는 액정층에 대하여 병렬로 접속되는 기생 용량이 새롭게 형성되게 되고, 이 기생 용량은 액정의 전압 유지 특성을 개선하기 위한 용량으로서 유효하게 이용할 수 있지만, 그 한편, 상하 2층의 ITO 전극 사이에 전압을 인가했을 때에 액정층에 원하는 전압을 인가하기까지 필요로 하는 시간, 즉 액정에의 전압 기입 시간을 증대시켜서, 액정에 충분히 전압을 인가할 수 없다는 문제가 생긴다.

상하 2층의 ITO 전극 사이에 배치된 절연막의 구성을 바꾸는 방법도 기생 용량 저감의 수단의 하나이지만, 후술하는 바와 같이 액정의 구동 전압을 상승시킨다고 하는 문제가 있다.

(2) 액정 구동 전압의 상승의 과제

액정에 전압을 인가하는 경우에는 상하 2층의 ITO 전극에 인가하는 전위차를 이용하는데, 종래 구조에 있어서는 절연막이 존재하지 않는 영역, 즉 하층 ITO 전극 위에 있어서 상층 ITO 전극이 존재하지 않는 영역에도 절연막이 존재하고, 그 절연막이 상하 2층의 ITO 전극 사이에서 액정과 직렬로 접속되는 용량을 형성하게 된다. 그 때문에, 상하 2층의 ITO 전극 사이에 인가된 전위차 중의 일부가 액정층과 직렬로 접속되는 용량에 의해 흡수된다. 그 결과, 상하 2층의 ITO 전극 사이에는 전압 강하분을 고려하여 액정에 인가하고자 하는 원하는 전압 이상의 전위차를가할 필요가 있다.

즉, 절연막의 존재에 의해, 구동 전압이 상승한다는 과제가 있다. 구동 전압이 상승하면, 소비 전력의 상승을 초래하여, 특히 휴대형의 액정 표시 장치로서는 부적당하게 된다. 또한, 구동 전압이 상승하면, 염가의 저전압 드라이버를 사용할 수 없게 되기 때문에, 액정 표시 장치를 염가로 제공할 수 없게 된다는 과제도 생긴다.

종래 구조에 있어서, 액정층과 병렬로 접속되는 기생 용량을 저감시키는 방법으로서, (1) 상하 2층의 ITO 전극 사이의 절연막의 막 두께를 두껍게 함, (2) 절연막의 재료를 바꾸어서 유전률이 작은 재료를 도입하거나 혹은 새롭게 한층을 더함, 등의 방법이 생각된다. 즉, 상하 2층의 ITO 전극이 중첩한 부분의 절연막의 층수를 n, 제k층의 절연막1의 유전률을 ε_k, 막 두께를 d_k로 한 경우의을 S_A로 한 경우에, S_A를 작게 하는 것이 기생 용량의 저감으로 연결된다. 그러나 종래 구조에서는, 기생 용량을 저감한 경우에는 하층 ITO 전극 상에서 상층 ITO 전극이 존재하지 않는 영역에 존재하는 절연막, 즉 액정층과 직렬로 접속되는 용량을 형성하는 절연막의 S_A도 작아지고, 액정층과 직렬로 접속되는 용량도 작아진다. 그 결과, 액정과 직렬 접속되는 용량에 의한 전압 강하분이 증대하여 액정의 구동 전압의 상승을 초래한다.

반대로, 액정의 구동 전압을 저감하기 위해서 하층 ITO 전극 위에 있어서 상층 ITO 전극이 존재하지 않는 영역에 배치된 절연막, 즉 액정층과 직렬의 용량을 형성하는 절연막의 S_A를 크게 한 경우에는 층간 절연막, 즉 액정층과 병렬로 접속되는 기생 용량을 형성하는 절연막의 S_A도 증가하고, 이 경우에는 기생 용량이 커지게 된다. 이와 같이, 상기 종래 구조에서는 액정에의 기입 전압의 저감, 및 액정 구동 전압은 트레이드 오프의 관계에 있어 액정에 병렬로 접속되는 용량을 작게 하고, 또한 액정에 직렬로 접속되는 용량을 크게 하는 것은 불가능하였다.

다음에 단면 구조에 기인하는 프로세스 과제에 대하여 설명한다.

(3) 상하 2층의 투명 전극의 층간 단락의 과제

통상, TFT 소자의 절연막에는, 예를 들면 CVD법으로 형성한 질화 실리콘막이 이용된다. 반응 가스로서는, 예를 들면 모노실란이나 암모니아 등이 이용되기 때문에, 막 형성 분위기는 활성 수소를 포함하는 환원 플라즈마 분위기가 된다. 따라서, 상하 2층의 투명 전극을 형성하는 ITO막 상에 질화 실리콘막을 형성할 때에는 산화물 투명 도전막인 ITO막 표면이 환원 플라즈마 분위기에 노출되게 된다. 형성 조건에 따라서는, ITO 표면이 환원됨과 함께, ITO 상에서 질화 실리콘막이 이상 성장을 일으키는 것이 알려져 있다(Jpn. J. appl. Phys. ,32, p5072(1993)). 얻어진 적층막은 이상 성장에 의해 표면 요철이 현저해지고, 질화 실리콘막 자신의 치밀성, 절연성도 저하한다. 질화 실리콘막의 이상 성장 반응은, 활성 수소의 공급원이 되는 반응 가스의 유량이 많을수록, 또한 기판 온도가 높을수록 가속되는 경향이 있다. 그러나, 박막 트랜지스터의 게이트 절연막 용도 등의 양질인 질화실리콘막을 얻기 위해서는, 기판 온도를 300도 정도의 고온으로 유지할 필요가 있어, 이상 성장이 발생하기 쉬운 조건으로 막이 형성되게 된다. 따라서, ITO막 상에 질화 실리콘막을 형성하는 프로세스는 층간 절연막이 되는 질화 실리콘막의 크랙이나 핀홀, 접착 부분의 피복 불량 등이 발생하기 쉬운 상황에 있다.

이들의 크랙이나 핀홀, 접착 부분의 피복 불량이 상하 2층의 ITO 전극이 중첩한 부분에 발생하면, 상층 ITO 전극과 하층 ITO 전극 사이가 절연 불량으로 되어, 상하 2층의 ITO 전극이 단락한다는 문제가 생긴다.

(4) 상층 투명 전극 가공 시의 하층 투명 전극, 금속 배선, 금속 전극의 용해의 과제

상층 ITO 전극막의 가공에는, 통상 웨트 에칭법이 이용된다. 에칭액으로서는, 브롬화 수소산이나 염산, 왕수계(염산과 질산의 수용액), 염화 제2철의 염산 수용액 등, 강산의 수용액이 이용된다. 상층 ITO 전극을 가공할 때에는, 하층 ITO 전극 상에 형성된 절연막이 하층 투명 전극을 보호하는 목적을 갖는데, 크랙이나 핀홀, 접착 부분의 피복 불량 등의 불량 부분이 존재하면, 그 불량 부분을 통해 ITO막의 웨트 에칭 용액이 절연막 내에 스며들게 된다. 스며든 에칭액에 하층 ITO 전극의 표면이 직접 노출되면, 하층 ITO 전극의 용해, 단선 불량이 발생한다. 또한, 마찬가지의 현상에 의해, 상층 ITO 전극보다 아래층에 존재하는 금속 재료로 이루어지는 전극, 배선도 부식할 가능성이 있다.

본 발명의 목적의 하나는, 절연막을 사이에 두고 상하로, 2층의 투명 도전막으로 이루어지는 화소 전극 PX 및 공통 신호 전극을 갖는 액정 표시 장치의, 액정에의 기입 시간의 저감, 액정의 구동 전압의 저감, 중 어느 한편, 혹은 양방을 저감하여, 개구율, 투과율 특성에 우수한 패널을 제공하는 것에 있다.

또한, 본 발명의 목적의 하나는, 절연막을 사이에 두고 보다 상층에 배치되는 투명 도전막을 에칭에 의해 가공할 때에, 절연막의 불량 부분을 사이에 두고 보다 하층에 배치되는 투명 도전막으로 이루어지는 전극, 및 금속 재료로 이루어지는 전극, 배선의 부식, 단선 등의 불량을 저감, 및 상하 2층의 투명 전극의 절연 불량에 의한 쇼트 불량을 저감하여, 높은 수율로 제조하는 것이 가능한 구조를 제공하는 것에 있다.

본 발명의 실시 형태 1의 액정 표시 장치는, 한쌍의 기판과, 이 한쌍의 기판에 협지된 액정층을 구비하고, 한쌍의 기판의 한쪽의 기판(제1 기판)에는 복수의 주사 신호 배선과, 복수의 신호 배선에 매트릭스 형상으로 교차하는 복수의 영상 신호 배선과, 이들의 배선의 각각의 교점 부근에 대응하여 형성된 복수의 박막 트랜지스터를 구비하고, 복수의 주사 신호 배선 및, 영상 신호 배선으로 둘러싸이는 각각의 영역에서 적어도 하나의 화소가 구성되고, 각각의 화소에는 복수의 화소에 걸쳐 접속된 공통 신호 전극과, 대응하는 박막 트랜지스터에 접속된 화소 전극을 구비하고, 공통 신호 전극과, 화소 전극은 그 일부에서 층간 절연막을 사이에 두고 중첩되어, 화소 전극, 및 공통 신호 전극의 각각 적어도 일부가 투명 도전막으로 구성되어 있고, 화소 전극과 공통 신호 전극 중 절연막을 사이에 두고 액정층측에 배치된 전극이 슬릿 형상, 혹은 빗살무늬 형상으로 가공되어 배치하고, 또한 이하의 수단을 강구하였다.

(1) 층간 절연막에 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막, 및 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막 이외의 절연막이 적어도 한층 이상 포함되어 있고, 또한 층간 절연막에 포함되는 게이트 절연막, 및 박막 트랜지스터의 표면 보호막 이외의 절연막 중, 적어도 한층 이상을 화소 전극과 공통 신호 전극 중 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상에서, 제2 전극이 존재하지 않는 영역에 대하여, 제2 전극이 배치되는 영역에, 제2 전극의 형상을 따라 선택적으로 형성한 구성으로 한다.

(2) 액정층으로서 Δε가 마이너스인 액정을 이용한 구성으로, 층간 절연막에 포함되는 절연막의 층 수를 n, 제k층의 절연막의 유전률을 ε_k, 막 두께를 d_k로 한 경우의를 S_A로 하고, 화소 전극과 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상이고, 제2 전극이 존재하지 않는 영역에서, 제1 기판 상에 배치된 제1 배향막과 제1 전극 사이에 배치된 절연막의 층 수를 m, 제1층의 절연막의 유전률을 ε₁, 막 두께를 d₁, 액정의 디렉터에 대하여 수직 방향의 액정의 유전률을 ε_LC로 한 경우의(단, m>1로 한다)를 S_B로 한 경우에, S_A<S_B가 성립하는 구성으로 한다.

(3) 액정층으로서 Δε가 플러스인 액정을 이용한 구성으로, 층간 절연막에포함되는 절연막의 층 수를 n, 제k층의 절연막의 유전률을 ε_k, 막 두께를 d_k로 한 경우의를 S_A로 하고, 화소 전극과 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상이고 제2 전극이 존재하지 않는 영역에서, 제1 기판 상에 배치된 제1 배향막과 상기 제1 전극 사이에 배치된 절연막의 층 수를 m, 제1층의 절연막의 유전률을 ε₁, 막 두께를 d₁, 액정의 디렉터에 대하여 평행 방향의 액정의 유전율을 ε_LC로 한 경우의(단, m>1로 한다)를 S_B로 한 경우에, S_A<S_B가 성립하는 구성으로 한다.

(4) 액정층으로서 Δε가 마이너스인 액정을 이용한 구성으로, 화소 전극과 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상이고 제2 전극이 존재하지 않는 영역에서, 제1 기판 상에 배치된 제1 배향막과 제1 전극 사이에는 절연막이 존재하지 않고, 층간 절연막에 포함되는 절연막의 층 수를 n, 제k층의 절연막의 유전률을 ε_k, 막 두께를 d_k로 한 경우의을 S_A로 하고, 액정의 디렉터에 대하여 수직 방향의 유전률을 ε_LC로 한 경우의을 S_B로 한 경우에, S_A<S_B가 성립하는 구성으로 한다.

(5) 액정층으로서 Δε가 플러스인 액정을 이용한 구성으로, 화소 전극과 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상이고, 제2 전극이 존재하지 않는 영역에서, 제1 기판 상에 배치된 제1 배향막과 제1 전극 사이에는 절연막이 존재하지 않고, 층간 절연막에 포함되는 절연막의 층 수를 n, 제k층의 절연막의 유전률을 ε_k, 막 두께를 d_k로 한 경우의을 S_A로 하고, 액정의 디렉터에 대하여 평행 방향의 유전률을 ε_LC로 한 경우의를 S_B로 한 경우에, S_A<S_B가 성립하는 구성으로 한다.

상술한 (1) 내지 (5)의 구성을 취함으로써, 종래 구조에서 과제로 되어 있던 액정에의 전압 기입 시간과, 액정의 구동 전압과의 트레이드 오프의 관계를 해소할 수 있다. 즉, 액정에의 전압 기입 시간, 액정의 구동 전압 중 어느 한쪽을 개선한 경우에도, 다른 한쪽은 종래 구조와 동등한 특성을 확보할 수 있다. 또한, (1) 내지 (5)의 구성을 조합함으로써 액정에의 전압 기입 시간, 액정의 구동 전압의 양방을 개선하는 것도 가능해진다.

액정에의 전압 기입 시간과 구동 전압의 트레이드 오프의 관계를 해소하는 방법으로서, 구체적으로는, (1)에 나타낸 바와 같이, 상층 투명 전극이 존재하는 영역에 배치되는 절연막, 즉 액정층과 병렬로 접속되는 기생 용량을 형성한 절연막을, 하층 투명 전극 상이고 상층 투명 전극이 존재하지 않는 영역에 대해서는 형성하지 않은 구성, 즉 절연막을 선택적으로 형성하는 구성으로 함으로써, 층간 절연막의 후막화, 혹은 층간 절연막의 구성을 변화시켜, 액정층과 병렬로 접속되는 기생 용량을 저감할 수 있고, 또한 액정층과 직렬로 접속되는 용량은 가변으로 할 수 있다. 이에 따라 종래 구조에서 문제로 되어 있었던 액정에의 전압 기입 시간과 구동 전압의 트레이드 오프의 관계를 해소할 수 있다.

또한, 구동 전압의 저감에 관해서는 (1) 내지 (5)에 나타낸 바와 같이, 상층 투명 전극이 존재하는 영역의 상하 2층 투명 전극 사이의 절연막, 즉 액정층과 병렬로 접속되는 기생 용량을 형성하는 절연막에 대하여, 하층 투명 전극 상이고 상층 투명 전극이 존재하지 않는 영역에 배치되는 절연막, 즉 액정층과 직렬로 접속되는 용량을 형성하는 절연막을 선택적으로 제거하는 구성으로 한다. 이에 따라, 선택적으로 제거한 영역에, 이번에는 액정이 존재하게 된다. 여기서, 구동 전압의 저감 효과를 얻기 위해서는, 선택적으로 제거한 절연막의, 절연막의 층 수를 j, 제i층의 절연막의 유전률을 ε_i, 막 두께를 d_i로 한 경우의에 대하여, 액정의 유전률을 ε_LC로 한 경우의을 크게 해야 한다. 여기서, ε_LC는 Δε이 플러스인 액정의 경우에는 액정의 디렉터에 대하여 평행 방향의 유전률이고, Δε가 마이너스인 액정의 경우에는 액정의 디렉터에 대하여 수직 방향의 유전률로 한다. 즉, 액정층에 전압을 인가했을 때에 하측 기판으로부터 상측 기판을 향하여 본 경우의 유전률로 한다. 상기 식이 성립하는 경우에만, 구동 전압 저감의 효과가 얻어진다. 일반적으로 실현하고 있는 액정 표시 장치의 액정층의 ε_LC는 7 이상이기 때문에, 선택적으로 형성하는 절연막이 질화 실리콘(ε=6∼7), 산화 실리콘 (ε=3∼4) 등인 것을 생각하면, 대부분의 경우에, 절연막을 선택적으로 제거함으로써 구동 전압이 저하한다고 생각해도 된다.

또한, 위에 나타낸 방식의 조합으로서, 구체적으로는 층간 절연막의 구성을, 예를 들면 게이트 절연막으로서의 기능을 갖는 절연막의 일부나 박막 트랜지스터의 표면 보호막의 기능을 갖는 절연막의 일부와, 그 이외의 신규 절연막과의 적층 구조로 하고, 그 신규 절연막을 하층 투명 전극 상이고 상층 투명 전극이 존재하지 않는 영역에 대하여, 하층 투명 전극 상이고 상층 투명 전극이 존재하는 영역에, 선택적으로 형성하고, 또한 종래 구조에서 사용한 절연막을 신규 절연막과 동일한 영역에 선택적으로 형성함으로써 액정의 구동 전압의 저감, 및 액정에의 전압 기입 시간의 저감의 양방을 실현할 수 있다.

다음에, 위에 설명한 구조를 실현하기 위한 보다 구체적인 구성을 이하에 나타낸다.

(6) (1)∼(5)에 있어서, 층간 절연막과 제1 전극 상이고 제2 전극이 존재하지 않는 영역에서 제1 기판 상에 형성된 제1 배향막과, 제1 전극과의 사이에 배치된 절연막에 있어서, 층의 층 수, 층을 구성하는 재료의 막 두께, 혹은 층을 구성하는 재료의 유전률 중 적어도 하나 이상이 다른 구성으로 한다.

(7) (1)∼(6)에 있어서, 층간 절연막이 한층으로 구성되어 있고, 또한 그 한층을 제1 전극 상이고 제2 전극이 존재하지 않는 영역에 대하여, 제2 전극이 배치되는 영역의 일부에 제2 전극의 형상을 따라 선택적으로 형성한 구성으로 한다.

(8) (7)에 있어서, 층간 절연막이 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 혹은 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중 어느 하나의 구성으로 한다.

(9) (7)에 있어서, 층간 절연막이 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막, 혹은 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막 이외의 제3 절연막인 구성으로 한다.

(10) (1)∼(6)에 있어서, 층간 절연막이 2층으로 구성되어 있고, 또한 적어도 그 중 한층 이상을 제1 전극 상에서, 제2 전극이 존재하지 않는 영역에 대하여, 제2 전극이 배치되는 영역의 일부에 제2 전극의 형상을 따라 선택적으로 형성한 구성으로 한다.

(11) (10)에 있어서, 층간 절연막이 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 및 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부의 2층으로 구성한다.

(12) (10)에 있어서, 층간 절연막 중 한층이 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 혹은 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중 어느 하나이고, 다른 한쪽은 제1 절연막, 및 상기 제2 절연막 이외의 절연막으로, 제1 전극 상에서, 제2 전극이 존재하지 않는 영역에 대하여, 제2 전극이 배치되는 영역의 일부에 제2 전극의 형상을 따라 선택적으로 형성한 제3 절연막인 구성으로 한다.

(13) (10)에 있어서, 층간 절연막 중, 한층이 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 혹은 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중 어느 하나이고, 다른 한쪽은 제1 절연막, 및 제2 절연막 이외의 절연막으로, 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자의 노출 영역을 제외한 영역의 일부에 형성하는 제4 절연막인 구성으로 한다.

(14) (10)에 있어서, 층간 절연막이 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막, 혹은 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막 이외의 절연막으로, 제1 전극 상에서, 제2 전극이 존재하지 않는 영역에 대하여, 제2 전극이 배치되는 영역의 일부에, 제2 전극의 형상을 따라 선택적으로 형성하는 제3 절연막, 및 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자 노출 영역을 제외한 영역의 일부에 형성하는 제4 절연막의 적층막으로 구성한다.

(15) (1)∼(6)에 있어서, 층간 절연막이 3층 이상으로 구성되어 있고, 또한 적어도 그 중 한층 이상을 제1 전극 상에서, 제2 전극이 존재하지 않는 영역에 대하여 제2 전극이 배치되는 영역의 일부에, 제2 전극의 형상을 따라 선택적으로 형성한 구성으로 한다.

(16) (15)에 있어서, 층간 절연막에, 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부와, 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부, 및 제1 절연막, 제2 절연막 이외의 절연막으로 제1 전극 상에서, 제2 전극이 배치되는 영역의 일부에, 제2 전극의 형상을 따라 선택적으로 형성하는 제3 절연막의 전부가 포함되어 있는 구성으로 한다.

(17) (15)에 있어서, 층간 절연막에, 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부와 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부, 및 제1 절연막, 제2 절연막 이외의 절연막으로, 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자 노출 영역을 제외한 영역의 일부에 형성하는 제4 절연막의 전부가 포함되어 있는 구성으로 한다.

(18) (15)에 있어서, 층간 절연막에, 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 및 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중 적어도 어느 한쪽과, 제1 절연막, 제2 절연막 이외의 절연막으로, 제1 전극 상에서 제2 전극이 배치되는 영역의 일부에, 제2 전극의 형상을 따라 선택적으로 형성하는 제3 절연막, 및 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자 노출 영역을 제외한 영역의 일부에 형성하는 제4 절연막이 포함되어 있는 구성으로 한다.

(19) (1)∼(18)에 있어서, 제1 전극 상에서, 제2 전극이 존재하지 않는 영역에 대하여, 제2 전극이 배치되는 영역의 일부에, 제2 형상을 따라 선택적으로 형성한 절연막의 패턴 폭을 W_ISO:㎛, 상기 슬릿 형상, 혹은 빗살무늬 형상으로 형성된 제2 전극의 전극폭을 W_EL:㎛, 제2 전극의 전극 사이의 간격을 W_SP:㎛로 한 경우에,

W_ISO-2≤W_EL≤W_ISO+2

W_ISO>0

W_ISO<W_EL+W_SP

가 성립하는 구성으로 한다.

(20) (7), (9), (10), (12)∼(19)에 있어서, 제3 절연막, 및 제4 절연막을 도포형 절연막으로 형성한다.

(21) (20)에 있어서, 도포형 절연막이, 인쇄, 스핀 코팅 등으로 형성되는 재료로, 보다 구체적으로는, 유기계의 수지 절연막, 혹은 Si를 포함하는 절연막으로 형성한다.

(22) (20), (21)에 있어서, 제3 절연막으로서 사용하는 도포형 절연막이 포토 이미지 형성형이다.

(23) (20)∼(22)에 있어서, 제3 절연막을 제2 전극과 일괄하여 자기 정합적으로 가공함으로써 제1 영역에 대하여, 제2 영역에 선택적으로 형성한 구성이다.

(24) (20)∼(23)에 있어서, 제3 절연막의 막 두께가 0.2㎛∼4.0㎛이다.

(25) (20)∼(24)에 있어서, 제3 절연막의 유전률이 1.5∼6.5이다.

(26) (20), (21)에 있어서, 제4 절연막으로서 사용하는 도포형 절연막의 막두께가 0.1∼2㎛이다.

(27) (1)∼(26)에 있어서, 제1 전극 상에서 제2 전극이 존재하지 않는 제1 영역에 유전률이 7.0 이상인 제5 절연막을 선택적으로 형성하고, 또한 제5 절연막의 막 두께를 D_A, 제1 전극 상이고 제2 전극이 존재하지 않는 영역에서 제1 기판 상에 배치된 제1 배향막과 제1 전극 사이에 배치된 절연막의 총 막 두께를 D_B, 층간 절연막의 막 두께를 D_C, 제2 전극의 막 두께를 D_D로 한 경우에, D_A+D_B≤D_C+D_D가 성립하는 구성으로 한다.

상술한 (27)의 구성에 의해, 액정층의 유전률에 상관없이, 구동 전압의 저감이 가능해진다. 종래예에서 도시한 프로세스 상의 과제에 대해서도, 본 구성으로 동시에 해결할 수 있다.

본 방식에 있어서는, 게이트 절연막으로서의 기능을 갖는 절연막, 및 박막 트랜지스터의 표면 보호막 이외의 절연막을 새롭게 추가하고, 그 절연막으로서 도포형 절연막을 적용하고 있다. 도포형 절연막은 도포할 때에 기초에 존재하는 단차를 피복, 매립하면서 평탄화하는 기능을 가지고 있다. 즉 도포형 절연막에는 질화 실리콘막에 있는, 크랙이나 핀홀, 접착 부분의 피복 불량 등을 피복하는 기능이 있다. 이 기능에 의해, 기생 용량 저감을 위해서 선택적으로 형성한 도포형 절연막에 의해, 상하 2층의 투명 전극 사이의 절연막 불량에 기인하는 쇼트 불량을 방지할 수 있다. 또한, 도포형 절연막을 선택적으로 형성하는 공정을 상층 투명 전극 형성 후로 함으로써, 상층 투명 전극 가공 시에는 하층 투명 전극 상에서 상층투명 전극이 존재하지 않는 영역에 대해서도, 도포형 절연막으로 피복하는 것이 가능해진다.

이에 따라 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역에 있는 절연막의 크랙이나 핀홀, 접착 부분의 피복 불량 등에 대해서도 도포형 절연막이 피복, 매립하여 보호하기 때문에, 불량 부분을 통해 상층 투명 전극의 웨트 에칭 용액이 하층으로 스며드는 것을 저지할 수 있다. 즉 상층 투명 전극 가공 시의 하층 투명 전극의 용해, 단선 불량을 방지할 수 있다. 또한, 마찬가지의 효과에 의해 금속 재료로 이루어지는 전극, 배선의 부식, 단선불량에 대해서도 방지할 수 있다.

또한, 선택적으로 형성하는 도포형 절연막의 공정을 상층 투명 전극 형성 전에 행한 경우라도, 상층 투명 전극이 존재하지 않는 부분에서, 피복 보호를 필요로 하는 영역에 도포형 절연막의 일부를 남기거나, 혹은 선택적으로 형성하는 도포형 절연막과는 다른, 별개의 재료의 도포형 절연막을 추가하고, 상층 투명 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역, 및 단자 노출부를 제외한 피복 보호를 필요로 하는 영역에 형성함으로써 상기 과제를 해결할 수 있다.

본 발명은 액정 표시 장치에 관한 것으로, 특히 투명 전극을 화소 전극 및/또는 공통 전극에 이용한 액정 표시 장치의 구조에 관한 것이다.

도 1은 본 발명의 제1 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단면도로, 후술하는 도 2에 도시된 A-A'로 나타낸 선을 따라 취한 단면도.

도 2는 본 발명의 제1 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의, 단위 화소의 박막 트랜지스터가 배치되는 측의 투명 절연 기판측의 표면도.

도 3은 도 2에 도시한 B-B'로 나타낸 선을 따라 취한 박막 트랜지스터가 배치되는 측의 투명 절연 기판측의 단면도.

도 4는 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 전기 회로를 도시한 개략도.

도 5는 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 기판 단부의 단면 모식도.

도 6은 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 주사 신호 배선 GL용 단자 GTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도.

도 7은 제1 실시예인 액티브 매트릭스형 액정 표시 장치의 영상 신호 배선 DL용 단자 DTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도.

도 8은 본 발명의 제1 실시예의 구성을 실현하기 위한 프로세스 흐름을 도시하는 도면.

도 9는 도 8의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 2에서의 A-A'로 나타낸 선을 따라 취한 단면도.

도 10은 도 8의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 2에서의 B-B'로 나타낸 선을 따라 취한 단면도.

도 11은 본 발명의 제2 실시예를 도시하는 단면도로, 후술하는 도 12에 도시한 A-A'로 나타낸 선을 따라 취한 대향 기판을 포함하는 단면도.

도 12는 본 발명의 제2 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단위 화소의 TFT 기판측의 표면도.

도 13은 도 12에 도시한 B-B'로 나타낸 선을 따라 취한 TFT 기판측의 단면도.

도 14는 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 기판 단부의 단면 모식도.

도 15는 제2 실시예인 액티브 매트릭스형 액정 표시 장치의 주사 신호 배선 GL용 단자 GTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도.

도 16은 본 발명의 제1 실시예의 구성을 실현하기 위한 프로세스를 도시하는 도면.

도 17은 도 16의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 12에서의 A-A'로 나타낸 선을 따라 취한 단면도.

도 18은 도 16의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 12에서의 B-B'로 나타낸 선을 따라 취한 단면도.

도 19는 본 발명의 제3 실시예를 도시하는 단면도로, 후술하는 도 20에 도시한 A-A'로 나타낸 선을 따른 대향 기판을 포함하는 단면도.

도 20은 본 발명의 제3 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단위 화소의 TFT 기판측의 표면도.

도 21은 도 20에 도시한 B-B'로 나타낸 선을 따라 취한 TFT 기판측의 단면도.

도 22는 도 20에 도시한 C-C'로 나타낸 선을 따라 취한 TFT 기판측의 단면도.

도 23은 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 기판 단부의 단면 모식도.

도 24는 제3 실시예인 액티브 매트릭스형 액정 표시 장치의 주사 신호 배선 GL용 단자 GTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도.

도 25는 제3 실시예인 액티브 매트릭스형 액정 표시 장치의 영상 신호 배선 DL용 단자 DTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도.

도 26은 본 발명의 제3 실시예의 구성을 실현하기 위한 프로세스를 도시하는 도면.

도 27은 도 26의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 20에서의 A-A'로 나타낸 선을 따라 취한 단면도.

도 28은 도 26의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 20에서의 B-B'로 나타낸 선을 따라 취한 단면도.

도 29는 본 발명의 제4 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단위 화소의 TFT 기판측의 표면도.

도 30은 본 발명의 제5 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단면 구성도.

도 31은 제1 실시예 내지 제5 실시예에 있어서, 상하 2층의 투명 전극 사이의 층간 절연막이 취할 수 있는 구성의 조합을 도시하는 단면도.

도 32는 제1 실시예 내지 제5 실시예에 있어서, 상하 2층의 투명 전극 사이의 층간 절연막이 취할 수 있는 구성의 조합을 도시하는 단면도.

도 33은 제1 실시예 내지 제5 실시예에 있어서, 상하 2층의 투명 전극 사이의 층간 절연막이 취할 수 있는 구성의 조합을 도시하는 단면도.

도 34는 상하 2층의 투명 전극 사이에 존재하는 절연막 구성에 대하여, 새롭게 저용량화 절연막을 한층 추가했을 때의 저용량화의 효과를 도시하는 도면.

도 35는 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역에 배치되는 절연막 구성(막 두께)을 변경했을 때의 액정의 구동 전압 저감의 효과를 도시하는 도면.

도 36은 상하 투명 전극 사이에 도포형 절연막을 배치한 경우의 절연막의 불량 부분의 피복 매립에 의한 프로세스 용장 효과를 도시하는 도면.

<발명을 실시하기 위한 최량의 형태>

구체적인 실시 형태를 설명하기 전에, 본 발명에 따른 원리를 도 34, 도 35, 및 도 36을 이용하여 설명한다.

도 34 내지 도 36의 설명에 있어서, 상기한 종래 구성의 일례를 표준 구성으로 하여, 본 발명의 효과를 비교 검증하였다. 구체적으로는 표준 구성을, 배치되는 유리 기판에 대하여 상층 투명 전극이 슬릿, 또는 빗살무늬 형상으로 가공되어있고, 하층 투명 전극은 단위 화소 영역 내의 거의 한면에 형성되고, 슬릿, 또는 빗살 무늬 상에 패턴 형성되어 있지 않은 구성으로 하였다. 또한, 상층 투명 전극의 전극폭, 및 전극 간격은 일정한 구성으로 하고, 상하 2층의 투명 전극 사이의 절연막으로서 질화 실리콘막(유전률 ε=6.7), 막 두께 700㎚을 적용하여, 2층의 투명 전극 사이에 형성한 질화 실리콘막은 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역에 대해서도, 연장한 구성으로 한다. 이 구성은 후술하는 도 34의 (a)에 있어서, x가 0인 구성, 및 도 35의 (a)에 있어서 x=700㎚의 구성에 상당한다.

우선, 도 34를 이용하여, 종래 구성인 표준 구성에 대하여, 새롭게 저용량화시키기 위한 절연막(저용량화 절연막)을 한층 추가했을 때의 저용량화의 효과에 대하여 설명한다.

도 34의 (a)는 저용량화 절연막의 효과를 검토하기 위해서 사용한 구조를 도시하는 도면이다. 여기서 말하는, 저용량화 절연막이란 도 34의 (a)에 도시한 바와 같이, 표준 구성의 경우에 존재하는 절연막인 질화 실리콘막 700㎚와는 별도로, 상하 2층의 투명 전극 사이에 새롭게 한층 추가한 절연막을 말한다. 또한, 규격화 기생 용량이란 표준 구성에서의 기생 용량치에 대한 각 구성의 기생 용량치의 비로서 정의한다.

도 34의 (b)는 저용량화 절연막의 막 두께 x에 대한 규격화 기생 용량의 변화를 도시하는 도면이다. 파라미터는 저용량화 절연막의 재료로서, 구체적으로는, 저용량화 절연막으로서 (A) 질화 실리콘(ε=6.7)을 적용한 경우와, (B) 유기 재료로 구성되는 도포형 절연막(ε=4.0)을 적용한 경우를 도시하고 있다.

도 34의 (b)로부터, 각 구성에서 표준 구성에 대하여 기생 용량치를 반감하는, 즉 규격화 용량치를 0.5로 한다. 그 때문에, 저용량화 절연막으로서 적용하는 (A) 질화 실리콘, (B) 도포형 절연막의 막 두께는 각각 700㎚, 420㎚ 필요한 것을 알 수 있다. 이것은 저용량화 절연막의 유전률 ε의 차이에 의한 것으로, 유전률이 작은 도포형 절연막쪽이 보다 박막으로 기생 용량 저감의 효과를 얻을 수 있다. 또한, (A), (B)의 저용량화 절연막이 될 수 있는 절연막을 한층 가함으로써, 효과의 차는 있지만 기생 용량을 저감할 수 있고, 즉 액정에의 전압 기입 시간을 저감할 수 있는 것을 알 수 있다.

이 기생 용량 저감의 효과는, 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역의 절연막, 즉 액정 표시 장치를 구성했을 때에, 액정층과 직렬로 접속되는 용량을 형성하는 영역의 절연막의 구성(본 검증에서는 저용량화 절연막의 막 두께)에는 거의 의존하지 않고, 하층 투명 전극 상에서 상층 투명 전극이 존재하는 영역에 배치된 절연막, 즉 액정 표시 장치를 구성했을 때에, 액정층과 병렬로 접속되는 기생 용량을 형성하는 영역의 절연막의 구성(본 검증에서는 저용량화 절연막의 막 두께)에 의존하고 있다.

한편, (A)의 질화 실리콘막과 같이 퇴적막을 저용량화 절연막으로서 사용한 경우, 예를 들면 질화 실리콘막의 형성에는 플라즈마 CVD법 등이 이용되기 때문에, 막 두께가 두꺼워짐에 따라서, 막 형성에 시간을 요하게 되어, 스루풋이 저하한다는 새로운 문제가 발생한다. 이것에 대하여, (B)의 도포형 절연막을 저용량화 절연막으로서 사용한 경우, 예를 들면 도포형 절연막의 형성에는 스핀 코팅법 등이 이용된다. 스핀 코팅법에서는, 재료의 점도를 조정하여 막 두께의 제어를 하기 때문에, 퇴적형의 CVD법과 달리 막 두께에 대하여 스루풋이 거의 변화하지 않는다는 이점이 있다.

이들로부터, 기생 용량을 저감하는, 즉 액정에의 전압 기입 시간을 저감시키는 방법으로서는 유전률이 작게 박막으로 기생 용량 저감의 효과가 얻어지고, 또한 후막화에 대하여 스루풋이 변화하지 않은 도포형 절연막을 저용량화 절연막으로서 사용하는 것이 보다 바람직한 것을 알 수 있다.

다음에 도 35를 이용하여, 종래 구조인 표준 구성에 대하여 절연막의 구성을 변경했을 때의 액정의 구동 전압 저감의 효과에 대하여 설명한다.

도 35의 (a)는 구동 전압 저감의 효과를 검증하기 위해서 사용한 구성을 도시하는 도면이다. 도 35의 (b)는 도 35의 (a)에 도시한 구성의 상하 2층의 투명 전극 사이에 인가한 전압에 대한 투과율의 변화의 일례를 도시하는 도면이다.

도 35의 (a)에 도시한 구성으로, 상하 2층의 투명 전극에 전압을 인가하면, 액정층은 그 인가 전압에 대응하여 상이한 광학 특성을 나타내어 투과율이 변화한다. 이 때, 상하 2층의 투명 전극 사이에 인가한 전압에 대한 투과율이 도 35의 (b)와 같이 된다. 여기서, 액정은 노멀 블랙이 되는 것을 사용하고 있기 때문에, 인가 전압이 0V일 때는 투과율이 거의 0이 되고, 인가 전압을 높게 함으로써, 투과율은 서서히 상승하여, 일정한 전압, 예를 들면 구성 A의 경우에는 V_A, 구성 B의 경우에는 V_B에서 투과율의 피크 T_MAX를 나타낸다. 액정 표시 장치에서는 0V로부터 투과율 피크를 제공하는 전압의 사이에서 구동함으로써, 상술한 투과율 피크를 제공하는 전압을 작게 함으로써, 액정의 구동 전압의 저감이 가능해진다. 여기서, 구성 A와 구성 B에서는 상하 2층의 투명 전극 사이에 배치된 질화 실리콘막의 막 두께가 다르다. 구성 A에 대해서는 질화 실리콘막의 막 두께 x가 350㎚이고, 구성 B에 대해서는 표준 구성인 700㎚이다. 2개의 구성의 인가 전압-투과율 특성을 비교하면, 투과율의 피크의 값은, 거의 동일한 값을 나타내는데 대하여, 투과율의 값이 피크가 되는 전압치가 구성 A의 인가 전압에 대하여, 구성 B는 1.25배 커지는 것을 알 수 있다. 이것은 상술한 바와 같이, 하층 투명 전극 상에서, 상층 투명 전극이 존재하지 않는 영역에 배치되는 절연막, 즉, 액정층과 직렬로 접속되는 용량을 형성하는 절연막의 막 두께의 차이에 기인한다. 질화 실리콘막의 막 두께가 두꺼울수록 용량이 작아지기 때문에, 구성 B의 경우에는 큰 전압 강하를 일으키고, 이 전압 강하분만큼 액정에 효율적으로 전압이 인가할 수 없기 때문이다. 이 투과율의 값이 피크가 되는 전압치는 하층 투명 전극 상에서 상층 투명 투명 전극이 존재하는 영역의 절연막의 구성, 즉 액정층과 병렬로 접속되는 기생 용량을 형성하는 영역의 절연막의 구성(본 검증에서는 절연막의 막 두께에 상당함)에는 거의 의존하지 않는다.

도 35의 (c)는 상하 2층의 투명 전극 사이에 배치되는 절연막으로서 질화 실리콘막을 이용하였을 때의 막 두께 x에 대한 규격화 전압이 변화를 도시하는 도면이다. 여기서 말하는 규격화 전압이란, 표준 구성에 있어서 투과율이 피크가 되는 전압치에 대한 각 구성의 투과율이 피크가 되는 전압치의 비로서 정의한다.

막 두께가 두꺼워짐에 따라서, 액정층과 직렬로 접속되는 용량이 작아지기 때문에, 전압 강하가 커져, 투과율이 피크가 되는 전압의 값은 선형적으로 상승하는 것을 알 수 있다.

그 한편으로, 표준 구성으로부터 절연막의 막 두께를 얇게 한 구성에 있어서는 인가 전압이 선형적으로 감소하는 것을 알 수 있다. 절연막을 얇게 할수록, 투과율 피크를 제공하는 전압치가 도 35의 (c)에 실선으로 도시한 바와 같이 감소하게 되어, 도 35의 (a)의 구성으로는 실현 불가능하지만, 막 두께가 0이 된 경우에는, 표준 구성에 대하여, 투과율 피크를 제공하는 전압을 약 0.6배로 하는 것이 가능해지는 것을 알 수 있다. 즉, 본 검증에서 이용한 구성에 대하여 말하면, 투과율이 피크가 되는 전압에 관해서는 상하 2층의 투명 전극 사이에 배치되는 절연막은, 될 수 있는 한 박막으로 구성하는 것이 바람직한 것을 알 수 있다.

또한, 도 35에서는 상하 2층의 투명 도전막 사이의 절연막으로서, 유전률이 6.7인 질화 실리콘을 예로 들어 설명하였지만, 예를 들면 유전률이 질화 실리콘막보다도 작은 유기 재료로 구성되는 도포형 절연막(ε=4.0)으로 구성한 경우에는, 도 35의 (c)에 도시한 직선의 기울기가 더 커져서 투과율 피크를 제공하는 전압이 상승하는 것은 용이하게 추측된다.

본 발명자가 검증한, 이상 두가지 지견으로부터, 본 발명의 구성을 채용함으로써, 구체적으로는 상층 투명 전극이 존재하는 영역의 상하 2층의 투명 전극 사이에만, 저용량화를 목적으로 한 절연막을 새롭게 배치하고, 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역에는 될 수 있는 한 절연막을 배치하지 않은 구성을 취함으로써, 종래 구조에 대하여, 저용량화에 의한 액정에의 전압 기입 시간의 저감과 액정의 구동 전압의 저감의 양방을 실현할 수 있는 것을 알 수 있다.

다음에 본 발명의 도포형 절연막을 상하 2층의 투명 전극 사이에 추가했을 때의 프로세스 상의 용장 효과에 대하여 설명한다.

도 36의 (a), 도 36의 (b)는 도포형 절연막의 피복, 매립 효과를 검증하기 위해서 사용한 구성을 도시하는 도면이고, 도 36의 (c)는 상하 2층의 투명 전극 사이에 도포형 절연막을 배치한 경우와, 배치하지 않은 경우에 상층 투명 전극 가공 시에 층간 절연막의 불량 부분을 통해 에칭액의 스며듬이 발생하고, 하층 투명 전극이 용해하여 생긴 핀홀의 발생 수를 비교한 도면이다. 도 36의 (c)에 있어서, 횡축은 발생한 핀홀의 직경을 취하고 종축은 단위 면적당의 핀홀의 발생수를 취하여 정리하였다.

본 검증에서는 하층 투명 전극 상의 절연막을, (a) 질화 실리콘막만의 구성, (b) 질화 실리콘막과 도포형 절연막을 적층 배치한 구성으로 하고, 그 구성으로 상층 투명 전극을 가공했을 때의 결과에 대하여 검증하였다. 결과는 한번에 알 수 있는 대로, 질화 실리콘막과 도포형 절연막을 적층 형성한 (b)의 구성이, 질화 실리콘막만의 (a)의 구성에 대하여, 핀홀의 발생 수를 약 1/100로 저감할 수 있는 것을 알 수 있다. 이것은 도 36의 (b)에서 도시한 바와 같이 질화 실리콘막에 생긴 핀홀, 크랙, 하층 단차 승월(乘越)부의 접착 불량을 도포형 절연막이 매립하여 피복하는 효과에 의한 것이다.

여기에서, 본 발명에 따르면, 상하 2층의 투명 전극 사이의 층간 절연막에 도포형 절연막을 형성함으로써, 질화 실리콘막의 핀홀, 크랙, 하층 단차 승월부의 접착 불량부를 매립하여, 피복 효과에 의해 보수할 수 있기 때문에, 상층 투명 전극 가공 시의 하층 투명 전극의 용해, 단선을 크게 저감할 수 있고, 수율을 대폭 향상할 수 있는 것을 알 수 있다. 마찬가지로, 상층 투명 전극 아래에 존재하는 금속 재료로 이루어지는 배선, 전극 등의 부식, 용해에 대해서도 마찬가지로 방지할 수 있다.

또한, 상술한 질화 실리콘의 불량 부분을 피복하는 효과에 의해, 상하 2층의 투명 전극의 절연 불량에 의한 단락 불량도 저감하는 것은 물론이다.

이상의 지견을 바탕으로, 본 발명의 구체적인 실시 형태를 도면을 이용하여 설명한다.

[제1 실시예]

도 1 내지 도 10을 이용하여 본 발명의 제1 실시예에 대하여 설명한다.

도 1로부터 도 10에 있어서, SUB1은 박막 트랜지스터가 배치되는 측의 투명 절연 기판을, TFT은 화소의 스위칭 소자인 박막 트랜지스터를, CL은 공통 신호 배선을, CE는 공통 신호 전극을, GE는 주사 신호 전극을, GL은 주사 신호 배선을, SI는 반도체층을, SD는 박막 트랜지스터의 소스 드레인 전극이 되는 영상 신호 전극을, DL은 영상 신호 배선을, PX는 화소 전극을, GI는 해당 TFT의 게이트 절연막을, PAS는 박막 트랜지스터의 표면 보호막을, NSI는 박막 트랜지스터의 소스 드레인 전극과 반도체층의 컨택트를 보증하기 위해서 인 등의 불순물을 도핑한 실리콘막으로 이루어지는 전극을, TH는 관통 홀을, OIL1은 저용량화를 목적으로서 선택적으로 형성하는 도포형 절연막을, BM은 차광 패턴을, CF는 컬러 필터를, OC는 오버코트막을, SUB2는 컬러 필터측의 투명 절연 기판을 나타낸다. 또한, ORI1, 2는 배향막을, POL1, 2는 편광판을, GTM은 주사 신호 배선용 단자를, DTM은 영상 신호 배선용 단자를, CTM은 공통 신호 배선용 단자를, CB는 공통 신호 배선의 버스 배선을, SL은 시일재를, TC1은 주사 신호 배선, 및 공통 신호 배선용 단자의 패드 전극을, TC2는 영상 신호 배선용 단자 DTM의 패드 전극을 각각 나타낸다.

도 1은 본 발명의 제1 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단면도로, 후술하는 도 2에 도시한 A-A'로 나타낸 선을 따라 취한 단면도이다. 도 2는 본 발명의 제1 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의, 단위 화소의 박막 트랜지스터가 배치되는 측의 투명 절연 기판 SUB1의 표면도를, 도 3은 도 2에 도시한 B-B'로 나타낸 선을 따라 취한 박막 트랜지스터가 배치되는 측의 투명 절연 기판 SUB1의 단면도를 도시한다.

박막 트랜지스터 TFT가 배치되는 측의 투명 절연 기판 SUB1은 TFT 기판이라고 부르고, 이 TFT 기판과, 액정 LC을 사이에 두고 대향 배치되는, 대향측의 투명 절연 기판 SUB2는 CF 기판이라 불리운다. 도 1에 도시한 바와 같이, CF 기판은 그 액정층 LC 측의 면에, 우선, 각 화소 영역을 구분하도록 하여 차광 패턴 BM이 형성되고, 이 차광 패턴 BM의 실질적인 화소 영역을 결정하는 개구부에는 컬러 필터 CF가 형성되어 있다. 그리고, 차광 패턴 BM, 및 컬러 필터 CF를 덮고, 예를 들면 수지막으로 이루어지는 오버코트막 OC가 형성되고, 이 오버코트막 OC의 상면에는 배향막 ORI1이 형성되어 있다. TFT 기판, CF 기판, 각각의 외측의 면(액정층 LC측의 면과는 반대의 면)에는 편향판 POL1, POL2가 형성되어 있다.

제1 실시예에 있어서는, 상하 2층의 투명 도전막으로 이루어지는 화소 전극 PX, 공통 신호 전극 CE 사이의 층간 절연막은 게이트 절연막 GI, 박막 트랜지스터의 표면 보호막 PAS, 및 본 발명의 도포형 절연막 OIL1과의 적층막으로 구성되어 있다.

본 실시예에 따르면, 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하고 있는 영역에 화소 전극 PX의 형상을 따라, 도포형 절연막 OIL1을 선택적으로 형성함으로써, 액정의 구동 전압의 상승을 초래하지 않고, 공통 신호 전극 CE와 화소 전극 PX의 사이에 발생하는, 액정층 LC과 병렬로 접속되는 기생 용량을 저감하는 것이 가능해진다. 예를 들면 도포형 절연막 OIL1로서, 유전률 4.0의 재료를 사용하고, 막 두께를 1.0㎛로 한 경우에는 상하 2층의 투명 전극 사이의 기생 용량은 도포형 절연막 OIL1을 형성하지 않은 경우의 약 1/3로 저감된다. 그 결과, 액정에의 전압 기입 시간에 대해서도 그것에 거의 비례하여, 약 1/3 정도로 단축할 수 있다. 이에 따라, 액정에의 전압 기입 부족에 의한 화질의 저하를 야기하지 않고, 고화질의 액정 패널을 제공하는 것이 가능해진다. 또한, 상술한 바와 같이, 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역에 배치되는 절연막에 대해서는 전압 강하를 야기하는 요인이 될 수 있지만, 본 실시예에서는 도포형 절연막 OIL1을 선택적으로 형성하고 있기 때문에, 공통 신호 전극 CE 상에서 화소 전극 PX가존재하지 않는 영역에서는 비어져 나온 도포형 절연막 OIL1을 제외하고는 도포형 절연막 OIL1이 존재하지 않는 구성으로 하고 있다. 따라서, 전압 강하를 야기하는 요인이 되는 절연막을 늘리지 않는다. 따라서, 구동 전압의 상승을 방지할 수 있다.

또한 본 실시예에 따르면, 도포형 절연막 OIL1의 피복 효과에 의해, 질화 실리콘막에 있는 크랙이나 핀홀, 접착 부분의 피복 불량 등을 피복할 수 있어, 상하 2층의 투명 전극의 절연 불량에 기인하는 쇼트 불량을 방지할 수 있다.

본 실시예에서는 도 2에 도시한 바와 같이, 주사 신호 배선 GL, 및 영상 신호 배선 DL에 의해 나누어진 영역에 박막 트랜지스터 TFT, 화소 전극 PX, 공통 신호 전극 CE가 각각 하나씩 형성되어, 화소를 구성하고 있다. 화소 전극 PX는 관통 홀 TH를 통해 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD의 한쪽에 접속되어 있고, 영상 신호 전극 SD의 다른쪽은 영상 신호 배선 DL에 접속되어 있다. 또한, 공통 신호 전극 CE는 적어도 화소 영역의 주변을 제외한 단위 화소 영역의 전 영역에 형성되어 있다. X 방향으로 병설되는 공통 신호 전극 CE는 주사 신호 전극 GE와 동일 공정, 동일 재료로 형성된 공통 신호 배선 CL에 의해 전기적으로 접속되어 있다. 또한, 화소 전극 PX 중 적어도 일부가 화소 내에서 빗살무늬 형상으로 복수로 분할, 또는 슬릿 형상으로 가공되어 있다.

공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역에 도포형 절연막 OIL1을 형성하면, 구동 전압의 상승을 야기하는 것은 설명하였다. 그 한편, 구동 전압에 의존하지 않는 영역, 즉 주사 신호 배선 GL, 영상 신호 배선 DL, 및박막 트랜지스터 TFT가 존재하는 영역 등, 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역을 제외한 영역에 대해서는 도포형 절연막 OIL1을 형성해도 된다. 이 경우에는, 공통 신호 전극 CE, 화소 전극 PX 사이의 기생 용량 저감 외에, 도포형 절연막 OIL1의 피복 효과에 의해, 화소 전극 PX 가공 시에 하층에 존재하는 주사 신호나 영상 신호, 혹은 공통 신호 전극의 배선 GL, DL, CL, 전극 GE, DE, CE의 용해를 방지하는 보호막으로서 의 기능도 갖게 된다. 단, 주사 신호나 영상 신호의 단자 노출 부분, 및 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD의 한쪽과 화소 전극 PX를 접속하는 관통 홀 TH 부분에는 도포형 절연막 OIL1을 형성하면 안된다.

박막 트랜지스터 TFT는 도 3에 도시한 바와 같이, 역스태거의 박막 트랜지스터를 이용하고 있다. 게이트 전극 GE에 박막 트랜지스터 TFT의 임계치 이상의 전압이 가해지면, 반도체층 SI가 도통 상태가 되어, 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD 사이가 도통이 된다. 그 때에 영상 신호 배선 DL에 인가되어 있는 전압이, 화소 전극 PX에 전달된다. 또한 게이트 전극 GE의 전압이 박막 트랜지스터의 임계치 전압 이하인 경우에는 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD 사이가 절연이 되어, 영상 신호 배선 DL에 인가되어 있는 전압은 화소 전극에 전달되지 않고, 화소 전극 PX는 소스 드레인 전극이 되는 영상 신호 전극 SD가 도통 상태 시에 전달된 전압을 유지한다.

관통 홀 TH는 박막 트랜지스터의 표면 보호막 PAS 상에 형성되어 있다. 관통 홀 TH는 박막 트랜지스터의 소스 드레인 전극이 되는 영상 신호 전극 SD의 한쪽과 화소 전극 PX를 접속하기 위해서 형성되어 있고, 화소 전극 PX는 관통 홀 TH의 단차를 승월하여, 박막 트랜지스터의 소스 드레인 전극에 접촉하고, 전기적으로 접속되어 있다.

본 실시예에서는, 슬릿 형상으로 가공된 화소 전극 PX의 전극폭, 및 전극 사이 폭은, 예를 들면 각각 3㎛ 폭으로 하였다. 도포형 절연막은 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하는 영역에만, 화소 전극 PX의 형상을 따라 형성하고 있고, 그 패턴 폭은 4㎛으로 하였다.

화소 전극 PX의 형상을 따라 선택적으로 형성한 도포형 절연막 OIL1의 패턴 폭 W_ISO(㎛)는 포토리소그래피 공정에서의 패턴의 정합 정밀도와 가공 치수 정밀도를 고려하여, 화소 전극 PX의 전극폭 W_EL(㎛)에 대하여 여유도를 갖게 하는 것이 바람직하다. 구체적으로는 도포형 절연막 OIL1의 패턴 폭 W_ISO를 W_EL-2≤W_ISO≤W_EL+2(㎛), 단 W_ISO>0, W_ISO<W_EL+W_SP(여기서 W_SP(㎛)는 화소 전극의 전극 간격으로 한다)의 조건을 만족하는 패턴 폭으로 하는 것이 보다 바람직하다.

본 실시예에서는, 도포형 절연막 OIL1의 화소 전극 PX에 대한 편측의 돌출 폭을 0㎛보다 크고 1㎛ 이하가 되는 값, 예를 들면 0.5㎛로 하였다. 즉, W_ISO=W_EL+1(㎛)이 되도록 하였다. 이에 따라 도포형 절연막 OIL1은 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역에 대해서도 도포형 절연막 OIL1이 비어져 나와 존재하게 되지만, 본 구조로 함으로써 오정렬이 생긴 경우에 있어서도, 화소 전극 PX의 일부가 도포형 절연막 OIL1 상에 배치되지 않는 것에 따르는 프로세스 변동에 의한 기생 용량의 변동을 저감할 수 있다.

또한, 본 구성으로는 도포형 절연막 OIL1을 사용한 경우에 기생 용량을 최대한 저감할 수 있는 구성으로서 화소 전극 PX의 전극폭에 대하여 도포형 절연막 OIL1의 패턴 폭을 크게 하는 구성을 취하였지만, 그 외에도 화소 전극 PX의 전극폭 W_EL에 대하여, 도포형 절연막 OIL1의 패턴 폭 W_ISO를 작게하는, 즉 화소 전극 PX가 도포형 절연막 OIL1의 패턴으로부터 비어져 나온 구조로 한 경우에도 마찬가지의 효과는 얻어진다. 단, 그 경우에는, 화소 전극 PX의 일부가 도포형 절연막 OIL1로부터 비어져 나온 분만큼, 기생 용량 저감의 효과는 제1 실시예에서 나타낸 구조보다도 작아진다.

다음에, 본 실시예에서의 기판 단부의 형상, 전기 회로, 및 단자부의 형상에 대하여 설명한다.

도 4는 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 전기 회로를 도시한 개략도를 도시한다. 도 5는 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 기판 단부의 단면 모식도로, 도 5의 (a)는 주사 신호 배선 단자 GTM이 배치되는 측의 단부, 도 5의 (b)는 액정 봉입구가 배치되는 측의 단부의 모식도를 나타낸다.

도 4의 전기 회로에 나타내는 바와 같이, x 방향으로 연장되어, y 방향으로 병설되는 상기 각 주사 신호 배선 GL에는, 주사 신호 배선용 단자 GTM을 통해, 수직 주사 회로에 의해 순차 주사 신호(전압 신호)가 공급되도록 되어 있다. 주사 신호 배선 GL에 따라서 배치되는, 각 화소 영역의 박막 트랜지스터 TFT는 해당 주사 신호에 의해서 구동된다. 그리고, 이 주사 신호의 타이밍에 맞추어서, 영상 신호 구동 회로로부터, 영상 신호 배선용 단자 DTM을 통해, y 방향으로 연장되고, x 방향으로 병설되는 각 영상 신호 배선 DL에 영상 신호가 공급된다. 이 영상 신호는 각 화소 영역의 해당 박막 트랜지스터 TFT를 통해, 화소 전극 PX에 인가된다. 각 화소 영역에서, 화소 전극 PX와 같이 형성되어 있는, 공통 신호 전극 CE에는 공통 신호 배선용 단자 CTM을 통해, 공통 신호 배선의 버스 배선 CB에서 분기한 대향 전압이 인가되어 있고, 이들 화소 전극 PX와 공통 신호 전극 CE 사이에 전계를 발생시킨다. 그리고, 이 전계 중 투명 절연 기판 SUB1에 대하여 지배적으로 평행한 성분을 갖는 전계(횡전계)에 의해서, 액정의 광 투과율을 제어하는 구성이다. 도 4에 있어서, 각 화소 영역에 도시한 R, G, B의 각 부호는, 각 화소 영역에 각각 적색용 필터, 녹색용 필터, 청색용 필터가 형성되어 있는 것을 나타내고 있다.

TFT 기판의 CF 기판에 대한 고정은, 도 5에 도시한 바와 같이 CF 기판의 주변에 형성된 시일재 SL에 의해서 이루어지고, 이 시일재 SL은 투명 절연 기판 SUB1, SUB2의 사이에 액정을 봉입하기 위한 봉입재로서의 기능을 갖고 있다. 이 시일재 SL의 외측, TFT 기판의 주변에서, 필터 기판에 의해 덮어져 있지 않은 영역에는, 각각, 주사 신호 배선용 단자 GTM, 영상 신호 배선용 단자 DTM, 공통 신호 배선용 단자 CTM이 형성되어 있다.

도 5에서는, 이 중, 주사 신호 배선 GL용 단자 GTM을 예시하여 있다. 각 단자는, 도전 입자를 접착제 중에 분산시킨 이방성 도전막을 통해, TCP(Tape Carrier Package), 또는 COG(Chip On Glass) 접속 방식에 의해, 도 5에서 상술한 외부 구동 회로와 접속된다. 또, 이 시일재 SL의 일부(도 5 중 하측)에는 도시하지 않은 액정 봉입구가 있고, 여기로부터 액정을 봉입한 후에는 액정 봉입재에 의해서 밀봉이 이루어진다.

도 6은 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 주사 신호 배선 GL용 단자 GTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도를 도시한다.

도 7은 제1 실시예인 액티브 매트릭스형 액정 표시 장치의 영상 신호 배선용 단자 DTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도를 도시한다.

주사 신호 배선용 단자 GTM 부분은 도 6에 도시한 바와 같이, 우선, 투명 절연 기판 SUB1 상의 주사 신호 단자 부분을 형성하는 영역에, 주사 신호 배선 GL의 연장부, 접속용의 패드 전극 TC1이 형성된다. 접속용의 패드 전극 TC1은 공통 신호 전극 CE를 형성했을 때와 동일한 투명 도전막 재료로, 동일한 공정으로 형성된다. 패드 전극 TC1은 주사 신호 배선 GL의 단부에서, 주사 신호 배선 GL을 덮도록 하여 형성되어 있다. 또한, 이들 패드 전극 TC1, 및 주사 신호 배선 GL을 덮어 게이트 절연막 GI, 및 박막 트랜지스터 TFT의 표면 보호막 PAS가 순차 적층되고, 이들 게이트 절연막 GI, 및 표면 보호막 PAS에 설치한 관통 홀 TH에 의해서, 패드 전극 TC1의 일부가 노출되어, 주사 신호 배선용 단자 GTM을 형성한다. 통상, 액정표시 장치의 단자 노출 부분은 금속 재료가 아니고, 내습성, 내약품성, 부식성에 우수한 투명 도전막 재료로 구성되는데, 본 실시예에 있어서도, 주사 신호 배선용 단자 GTM은, 내 에칭성에 우수한 투명 도전막으로 구성되기 때문에, 노출 단자 부분의 신뢰성을 충분히 확보할 수 있다. 또한, 본 실시예에서는, 주사 신호 배선 GL과 공통 신호 배선 CL은, 동일 재료, 동일 공정으로 형성되기 때문에, 공통 신호 배선용 단자 CTM에 대해서도 주사 신호 배선 GL용 단자 GTM과 동일 재료, 동일 공정으로 형성되어, 필연적으로 동일 구성이 된다. 이 경우, 도 4에 도시하는 바와 같이, 공통 신호 배선용 단자 CTM은 주사 신호 배선용 단자 GTM과는 반대의 방향으로 인출된다.

영상 신호 배선용 단자 DTM 부분은 도 7에 도시한 바와 같이, 우선 투명 절연 기판 SUB1 상에 게이트 절연막 GI가 형성된 후에, 영상 신호 배선 DL 단자가 형성되는 영역에 영상 신호 배선 DL의 연장부가 형성된다. 그 후, 박막 트랜지스터 TFT의 표면 보호막 PAS가 형성되고, 영상 신호 배선용 단자 DTM이 형성되는 영역 중, 후의 공정으로 제작하는 패드 전극 TC2가 형성되는 영역의 일부에 관통 홀 TH가 개구된다. 또한, 상술한 화소 전극 PX를 형성할 때에 사용하는 투명 도전막을 이용하여 패드 전극 TC2가 형성된다. 이 패드 전극 TC2는 관통 홀 TH를 통해, 영상 신호 배선 DL과 전기적으로 접속된다. 본 구조를 채용함으로써, 영상 신호 배선용 단자 DTM도 주사 신호 배선용 단자 GTM과 마찬가지로, 내습성, 내약품성, 부식성에 우수한 투명 도전막 재료로 구성되기 때문에, 노출 단자 부분의 신뢰성을 충분히 확보할 수 있다.

다음에 제1 실시예에 있어서, TFT 기판의 각 제조 공정마다의 주요부 단면도를 이용하여, 형성 방법의 구체예를 도 8 내지 도 10을 이용하여 설명한다.

도 8은 본 발명의 제1 실시예의 구성을 실현하기 위한 프로세스 흐름을 도시하는 도면이다.

도 9는 도 8의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 상기 도 2에서의 A-A'로 나타낸 선을 따라 취한 단면도이고, 도 10은 도 8의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 상기 도 2에서의 B-B'로 나타낸 선을 따라 취한 단면도이다.

제1 실시예에 있어서는, 구체적으로는 (A)∼(G)의 7 단계의 포토리소그래피 공정을 거쳐서 TFT 기판 SUB1이 완성된다. 이하, 공정순으로 설명한다.

공정 (A)

투명 절연 기판 SUB1을 준비하고, 그 표면 전역에, 예를 들면 스퍼터링법에 의해서, Cr막을 100∼500㎚, 바람직하게는 150∼350㎚ 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 Cr막을 선택 에칭하여, 화소 영역 내에는 주사 신호 전극 GE, 배선 GL, 및 공통 신호 배선 CL을, 또한 주사 신호 배선용 단자 GTM 형성 영역에는 주사 신호 배선 GL의 연장부를 형성한다.

공정 (B)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, 하층의 투명 도전막이 되는 ITO를 50∼300㎚, 바람직하게는 70∼200㎚의 막 두께로 형성한다. 다음에, 포토리소그래피 기술을 이용하여, ITO막을 에칭하여, 화소 영역내에는 공통 신호 전극 CE를, 또한 주사 신호 배선용 단자 GTM 형성 영역, 및 공통 신호 배선용 단자 CTM 형성 영역에는 주사 신호 배선용 단자 GTM용 및 공통 신호 배선 CL용 단자 CTM용 패드 전극 TC1을 각각 형성한다.

공정 (C)

투명 절연 기판 SUB1 표면 전역에, 예를 들면 플라즈마 CVD법에 의해서, 게이트 절연막 GI가 되는 질화 실리콘막을 200∼700㎚ 정도, 바람직하게는 300∼500㎚의 막 두께로 형성한다. 또한, 이 게이트 절연막 GI의 표면 전역에, 예를 들면 플라즈마 CVD법에 의해서, 비정질 실리콘막을 50∼300㎚, 바람직하게는 100∼200㎚의 막 두께로, 및 n형 불순물로서 인을 도핑한 비정질 실리콘막을 10∼100㎚, 바람직하게는 20∼60㎚의 막 두께로 순차 적층한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 비정질 실리콘막을 에칭하여, 화소 영역 내에 박막 트랜지스터 TFT의 반도체층 SI를 형성한다.

공정 (D)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, Cr막을 100∼500㎚, 바람직하게는 150∼350㎚ 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 Cr막을 에칭하여, 화소 영역 내에는, 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD, 및 해당 영상 신호 전극 SD의 연장부인 영상 신호 배선 DL을, 또한 영상 신호 배선 DL용 단자 DTM 형성 영역에는, 영상 신호 배선 DL의 연장부를 형성한다. 그 후, Cr막을 에칭한 패턴을 마스크로 하여, n형 불순물로서 인을 도핑한 비정질 실리콘막을 에칭한다.

공정 (E)

투명 절연 기판 SUB1의 표면의 전역에, 예를 들면 플라즈마 CVD법에 의해서, 박막 트랜지스터 TFT의 표면 보호막 PAS가 되는 질화 실리콘막을 200㎚∼900㎚, 바람직하게는 300∼500㎚의 막 두께로 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 표면 보호막 PAS를 에칭하여, 화소 영역 내에, 해당 박막 트랜지스터 TFT의 드레인 전극의 일부를 노출하기 위한 관통 홀 TH를 형성한다. 이와 함께, 주사 신호 배선용 단자 GTM 형성 영역에는, 표면 보호막 PAS의 하층에 위치하는 게이트 절연막 GI에까지 관통 홀 TH를 관통시켜, 주사 신호 배선용 단자 GTM용 패드 전극 TC1의 일부를 노출시키기 위한 관통 홀 TH를, 영상 신호 배선용 단자 DTM 형성 영역에는 영상 신호 배선 DL의 연장부를 노출하기 위한 관통 홀 TH를 형성한다.

공정 (F)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스핀 코팅법에 의해서, 폴리이미드계, 아크릴계 폴리머, 에폭시계 폴리머, 벤디시클로부텐계 폴리머 등의 여러가지의 유기계의 수지, 혹은 유기 용매에 가용성인 Si를 포함하는 무기폴리머, 예를 들면 SOG막 등의 절연막으로 이루어지는 도포형 절연막 OIL1을 200㎚∼4㎛, 바람직하게는 500㎚∼1.5㎛의 막 두께로 형성한다. 다음에, 포트리소그래피 기술을 이용하여, 도포형 절연막을 선택적으로 형성한다. 형성하는 영역은, 공통 신호 전극 CE가 배치되는 영역에서, 공정 (G)로 형성하는 투명 도전막으로 이루어지는 화소 전극 PX가 배치되는 영역의 일부로 한다. 단, 공통 신호 전극 CE가 배치되는 영역에서, 공정 (G)으로 형성하는 투명 도전막으로 이루어지는 화소 전극 PX가 배치되는 영역의 일부 중, 화소 영역 내에서 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 배선 SD와 화소 전극 PX를 전기적으로 접속하기 위해서 형성하는 관통 홀부는 도포형 절연막 OIL1은 배치하지 않는다.

공정 (G)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해 상층의 투명 도전막이 되는 ITO막을 50∼300㎚, 바람직하게는 70∼200㎚ 형성한다. 다음에, 포토리소그래피 기술을 이용하여, ITO막을 에칭하여, 화소 영역 내에는 관통 홀 TH를 통해, 박막 트랜지스터 TFT의 드레인 전극과 접속된 화소 전극 PX를 형성함과 함께, 영상 신호 배선용 단자 DTM 형성 영역에는, 접속용의 패드 전극 TC2를 형성한다.

이상으로 나타낸 공정에 의해, TFT 기판측이 완성한다.

한편, CF 기판측에는 염색법에 의해 제작한 컬러 필터 CF, 및 Cr계, 혹은 유기 재료로 이루어지는 차광 패턴 BM이 형성된다. 그 후, 평탄화층이 되는 오버코트막을 형성하고, TFT 기판과 CF 기판을 접합하고, 사이에 액정층 LC을 봉입하고, 양 기판의 외측에 편광판 POL1, POL2를 배치함으로써 액정 표시 장치가 된다.

본 실시예에 있어서, 공통 신호 배선 CL이 배치되는 위치는 공통 신호 전극 CE에 대하여 보다 투명 절연 기판 SUB1에 가까운 구성으로 되어 있지만, 층 순서를 반대로 하여, 공통 신호 전극 CE가 배치되는 위치가 공통 신호 배선 CL에 대하여 보다 투명 절연 기판 SUB1에 가까운 구성이 되어도 된다. 그 경우는 TFT 기판 형성 공정에서 나타낸 공정 (a)와 공정 (b)의 공정이 역전함과 함께, 주사 신호 전극GE 배선의 단자부는 후술하는 제2 실시예의 형상이 된다.

본 실시예에 있어서, 도포형 절연막 OIL1로서 포토 이미지 형성형의 절연막을 사용하고 있지만, 포토리소그래피 공정을 이용하여 에칭에 의해 도포형 절연막 OIL1의 패턴을 형성해도 상관없다. 예를 들면, 도포형 절연막 OIL1로서 열 경화형의 절연막을 이용하고, 산소를 반응 가스로 이용한 드라이 에칭법에 의해 패턴을 형성해도 된다.

이 경우, 포토리소그래피 공정에서 이용하는 레지스트막의 두께는 드라이 에칭법에 의해, 에칭되는 두께를 고려하여 레지스트막을 후막화할 필요가 있다. 또한, 에칭 공정에 의해 패턴을 형성하는 경우, 도포형 절연막 OIL1의 형성 공정은 화소 전극 PX 형성 후에, 화소 전극 PX를 형성했을 때에 사용한 레지스트를 이용하여 에칭하는 것도 가능하다. 단, 화소 전극 PX 형성 공정의 앞에 영상 신호 배선 DL의 단자 부분, 및 박막 트랜지스터의 소스 드레인 전극이 되는 영상 신호 전극 SD와 화소 전극 PX를 접속하는 부분에는 사전에 관통 홀 TH를 개구할 필요가 있다. 상기 프로세스를 실시함으로써, 화소 전극 PX와, 도포형 절연막 OIL1이 자기 정합적으로 패터닝되기 때문에, 오정렬이 발생하지 않다는 효과가 생긴다.

[제2 실시예]

다음에 본 발명의 제2 실시예를 도 11 내지 도 18을 이용하여 설명한다.

도 11 내지 도 18에 있어서, 전술의 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙여서 중복된 설명을 생략한다.

도 11은 본 발명의 제1 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단면도로, 후술하는 도 12에 도시한 A-A'로 나타낸 선을 따라 취한 단면도이다. 도 12는 본 발명의 제2 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단위 화소의 TFT 기판측의 표면도를, 도 13은 도 12에 도시한 B-B'로 나타낸 선을 따라 취한 TFT 기판측의 단면도를 도시한다.

제2 실시예에 있어서는, 화소 전극 PX와 공통 신호 전극 CE의 층간 절연막은, 게이트 절연막 GI와 박막 트랜지스터의 표면 보호막 PAS와의 적층막으로 구성되어 있다.

본 실시예에 따르면, 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역에 대하여, 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하는 영역에 절연막을 선택적으로 형성하는, 즉 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역의 절연막을 선택적으로 제거함으로써, 구동 전압의 저감이 가능해진다. 이유를 이하에 나타낸다.

액정의 구동 전압의 상승을 야기하는 요인으로 되어 있는 것은 공통 신호 전극 CE 상에서, 화소 전극 PX가 존재하지 않는 영역에 존재하는 절연막이 액정과 직렬로 접속되는 용량을 형성하여, 상하 2층의 투명 전극 사이에 인가한 전압의 일부를 흡수하기 위해서 구동 전압의 상승을 야기하는 것은 상술한 바와 같다.

본 실시예에 따르면, 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역의 절연막을 선택적으로 제거함으로써, 선택적으로 제거한 영역에 절연막의 대신해서 액정층 LC이 배치되게 된다. 이 구성으로 선택적으로 제거하지 않은 구성에서의 구동 전압에 대하여, 선택적으로 제거했을 때의 구동 전압의 대소를 결정하는 것은, 선택적으로 제거한 영역에 배치된 액정에 전압을 인가했을 때의 TFT 기판으로부터 CF 기판을 향하여 본 액정의 유전률의 값이다.

선택적으로 제거한 영역에 배치된 액정에 전압을 인가했을 때에, TFT 기판으로부터 CF 기판을 향하여 본 유전률의 값이, 제거한 절연막의 유전률에 비하여 높은 경우에는, 그 영역의 용량이 선택적으로 제거하지 않은 경우의 용량에 비교하여 커져, 그 만큼만 선택적으로 제거한 영역에서의 전압 강하를 저감할 수 있다. 그 결과, 보다 효과적으로 액정에 전압을 인가할 수 있게 되어, 구동 전압을 저감할 수 있다. 여기서 말하는 선택적으로 제거한 영역에 배치된 액정에 전압을 인가했을 때의 TFT 기판으로부터 CF 기판을 향하여 본 유전률의 값과는, 액정의 Δε가 마이너스인 경우에는 액정의 디렉터에 대하여 수직 방향의 유전률이 되고, 액정의 Δε가 플러스인 경우에는 액정의 디렉터에 대하여 평행 방향의 유전률이 된다.

여기서, 액정의 Δε가 마이너스인 경우에는 전압을 인가하지 않은 경우라도 TFT 기판으로부터 CF 기판을 향하여 본 유전률의 값은, 액정의 디렉터에 대하여 수직 방향의 유전률이 되지만, 액정의 Δε가 플러스인 경우에는 액정에 전압이 인가되어 있지 않은 경우에는 TFT 기판으로부터 CF 기판을 향하여 본 유전률은 액정의 디렉터에 대하여 수직 방향의 유전률이 된다. 그 때문에, 선택적으로 제거한 질화 실리콘막의 유전률의 값(ε=6.7)보다는 일반적으로 낮은 값을 나타낸다. 단, 전압을 인가한 경우에는 절연막을 선택적으로 제거한 영역의 액정에는, TFT 기판에 대하여 수직 방향의 전계가 발생한다. 이 전계에 의해 선택적으로 제거한 영역의 액정의 대부분이 전계에 따라 배향 상태가 변화하고, 액정의 디렉터는 TFT 기판에 대하여, 수직이 된다. 이 때문에, 액정에 전압을 인가한 경우에는, TFT 기판으로부터 CF 기판을 향하여 본 유전률의 값은 액정의 디렉터에 대하여 평행 방향의 유전률이 된다.

일반적으로, 액정의 Δε가 마이너스인 경우의 액정의 디렉터에 대하여 수직 방향의 유전률, 및 액정의 Δε가 플러스인 경우의 액정의 디렉터에 대하여 평행 방향의 유전률은, 질화 실리콘막의 유전률의 값에 대하여, 크기 때문에, 실제로는 대부분의 경우에 구동 전압의 저감이 가능하다.

본 실시예에서는, 슬릿 형상으로 가공된 화소 전극 PX의 전극폭, 및 전극 사이 폭은, 예를 들면 각각 3㎛ 폭으로 하였다. 박막 트랜지스터의 표면 보호막 PAS, 및 게이트 절연막 GI에 대해서는 공통 신호 전극 CE 상에서 화소 전극 PX의 형상을 따라 선택적으로 형성한 패턴의 폭은 4㎛로 하였다.

본 실시예에서는 게이트 절연막 GI, 및 박막 트랜지스터의 표면 보호막 PAS는 화소 전극 PX의 형상을 따라 선택적으로 형성되어 있다. 이 선택적으로 형성한 절연막의 패턴 폭 W_ISO(㎛)은 포토리소그래피 공정에서의 패턴의 정합 정밀도와 가공 치수 정밀도를 고려하여 화소 전극 PX의 전극폭 W_EL(㎛)에 대하여 여유도를 갖게 하는 것이 바람직하다. 구체적으로는 절연막의 패턴 폭 W_ISO를 W_ISO≤W_EL+2(㎛) 단 W_ISO>0, W_ISO<W_EL+W_SP(여기서 W_SP(㎛)는 화소 전극의 전극 간격으로 함)의 조건을 충족시키는 패턴 폭으로 하는 것이 보다 바람직하다. 본 실시예에서는, 편측의 돌출폭을 0㎛보다 크고 1㎛ 이하가 되는 값, 예를 들면 0.5㎛로 하였다. 즉, W_ISO=W_EL+1(㎛)가 되도록 하였다. 절연막을 선택적으로 형성하는 공정은 화소 전극 PX의 패턴을 형성한 후의 공정이 되기 때문에, 화소 전극 PX의 패턴과 절연막의 포토리소그래피 공정의 패턴과, 오정렬이 생겨도, 화소 전극 PX가 선택적으로 형성한 절연막 패턴 상에 존재하지 않는 경우는 발생하지 않지만, 절연막이 화소 전극 PX의 편측에 치우쳐 존재하는 구성이 된다. 이 경우, 화소 전극 PX로부터 비어져 나온 절연막의 형상이 화소 전극 PX의 좌우로 다르기 때문에, 이상적인 인가 전압-투과율 특성이 얻어지지 않는다는 문제가 생기지만, 절연막의 패턴폭 W_ISO(㎛)를 화소 전극 PX의 전극폭 W_EL(㎛)보다도 큰 값으로 함으로써, 패턴 어긋남에 의한 표시 특성의 변동을 저감할 수 있다.

본 실시예에서는, 절연막으로서 질화 실리콘막을 적용하여 설명하였지만, 본 실시예의 효과는 절연막에 질화 실리콘막보다도 더욱 유전률이 작은 산화 실리콘막을 사용한 경우에는 그 효과가 현저하게 된다.

본 실시예에 있어서, 액정 표시 장치의 전기 회로, 및 영상 신호 배선 DL의 단자부 형상으로 관해서는 제1 실시예와 동일하기 때문에, 도면, 및 설명을 생략한다.

본 실시예에 있어서, 도 12에 도시한 평면도는 선택적으로 형성하는 절연막의 구성 이외에는 제1 실시예와 동일하기 때문에, 설명을 생략한다.

본 실시예에 있어서, 도 13에 도시한 단면도는 도포형 절연막 OIL1의 유무이외는 제1 실시예와 동일하기 때문에, 설명을 생략한다.

도 14는 본 발명의 실시예에 따른, 액티브 매트릭스형 액정 표시 장치의 기판 단부의 단면 모식도로, 도 14의 (a)는 주사 신호 배선 단자 GTM이 배치되는 측의 단부이고, 도 14의 (b)는 액정 봉입구가 배치되는 측의 단부의 모식도를 도시한다. 도 15는 제2 실시예인 액티브 매트릭스형 액정 표시 장치의 주사 신호 배선용 단자 GTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도를 도시한다.

본 실시예에 있어서, 기판 단부의 형상을 도 14에 도시하고 있는데, 주사 신호 배선 GL용 단자 GTM의 형상 이외에는 제1 실시예와 동일하고, 주사 신호 배선용 단자 GTL에 관해서는, 도 15에서 상세히 설명하고 있기 때문에 도 14의 설명은 생략한다.

본 실시예에서는, 주사 신호 배선용 단자 GTM에 대해서는 제1 실시예의 주사 신호 배선용 단자 GTM에 대하여, 주사 신호 배선 GL의 연장부와 패드 전극 TC1의 층 순서가 상이한 구성에 대하여 예시하고 있다.

주사 신호 배선용 단자 GTM 부분은 도 15에 도시한 바와 같이, 우선 투명 절연 기판 SUB1 상의 주사 신호 단자 부분을 형성하는 영역에, 접속용 패드 전극 TC1, 주사 신호 배선 GL의 연장부가 형성된다. 접속용의 패드 전극 TC1은 공통 신호 전극 CE를 형성했을 때와 동일한 투명 도전막 재료로, 동일한 공정으로 형성된다. 또한, 이들 패드 전극 TC1, 및 주사 신호 배선 GL을 덮어 게이트 절연막 GI, 및 박막 트랜지스터의 표면 보호막 PAS가 순차 적층되고, 이들 게이트 절연막 GI,및 표면 보호막 PAS에 설치한 관통 홀 TH에 의해서, 패드 전극 TC1의 일부가 노출되어, 주사 신호 배선 GL용 단자 GTM을 형성한다. 본 실시예에 있어서도, 주사 신호 배선용 단자 GTM은 내에칭성에 우수한 투명 도전막으로 구성되기 때문에, 노출 단자 부분의 신뢰성을 충분히 확보할 수 있다. 또한, 본 실시예에 있어서도, 주사 신호 배선 GL과 공통 신호 배선 CL은 동일 재료, 동일 공정으로 형성되기 때문에, 공통 신호 배선용 단자 CTM에 대해서도, 동일 재료, 동일 공정으로 형성되기 때문에 필연적으로 주사 신호 배선용 단자 GTM과 동일 구성이 된다. 이 경우, 도 4에 도시한 바와 같이, 공통 신호 배선용 단자 CTM은 주사 신호 배선용 단자 GTM과는 반대의 방향으로 인출된다.

제2 실시예에서, TFT 기판의 각 제조 공정마다의 주요부 단면도를 이용하여, 형성 방법의 구체예를 도 16 내지 도 18을 이용하여 설명한다. 도 16은 본 발명의 제1 실시예의 구성을 실현하기 위한 프로세스를 도시하는 도면이다. 도 17은 도 16의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 12에서의 A-A'로 나타낸 선을 따라 취한 단면도이고, 도 18은 도 16의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 12에서의 B-B'로 나타낸 선을 따라 취한 단면도이다.

제2 실시예에서는, 구체적으로는 (A)∼(G)의 7 단계의 포토리소그래피 공정을 지나서 TFT 기판 SUB1이 완성한다. 이하, 공정 순으로 설명한다.

공정 (A)

투명 절연 기판 SUB1을 준비하고, 그 표면 전역에, 예를 들면 스퍼터링법에 의해서, 하층의 투명 도전막이 되는 ITO막을 50∼300㎚, 바람직하게는 70∼200㎚의막 두께로 형성한다.

다음에, 포토리소그래피 기술을 이용하여, 해당 다결정 ITO막을 에칭하여, 화소 영역 내에는 공통 신호 전극 CE를, 또한 주사 신호 배선용 단자 GTM 형성 영역, 및 공통 신호 배선용 단자 CTM 형성 영역에는 주사 신호 배선용 단자 GTM용, 및 공통 신호 배선용 단자 CTM용 패드 전극 TC1을 각각 형성한다.

공정 (B)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, Cr막을 100∼500㎚, 바람직하게는 150∼350㎚의 막 두께로 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 Cr막을 에칭하여, 화소 영역 내에는 주사 신호 전극 GE, 배선, 및 공통 신호 배선 CL을, 또한 주사 신호 배선용 단자 GTM 형성 영역에는, 주사 신호 배선 GL의 연장부를 형성한다.

공정 (C)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 플라즈마 CVD법에 의해서, 게이트 절연막 GI가 되는 질화 실리콘막을 200∼700㎚ 정도, 바람직하게는 300∼500㎚의 막 두께로 형성한다. 또한, 이 게이트 절연막 GI의 표면 전역에, 예를 들면 플라즈마 CVD법에 의해서, 비정질 실리콘막을 50∼300㎚, 바람직하게는 100∼200㎚의 막 두께로, 및 n형 불순물로서 인을 도핑한 비정질 실리콘막을 10∼100㎚, 바람직하게는 20∼60㎚의 막 두께로 순차 적층한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 비정질 실리콘막을 에칭하여, 화소 영역 내에 박막 트랜지스터 TFT의 반도체층 SI를 형성한다.

공정 (D)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, Cr막을 100∼500㎚, 바람직하게는 150∼350㎚ 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 Cr막을 에칭하여, 화소 영역 내에는, 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD, 및 해당 영상 신호 전극 SD의 연장부인 영상 신호 배선 DL을, 또한 영상 신호 배선용 단자 DTM 형성 영역에는, 해당 영상 신호 배선 DL의 연장부를 형성한다. 그 후, Cr막을 에칭한 패턴을 마스크로 하여, n형 불순물로서 인을 도핑한 비정질 실리콘막을 에칭한다.

공정 (E)

투명 절연 기판 SUB1의 표면의 전역에, 예를 들면 플라즈마 CVD법에 의해서, 박막 트랜지스터 TFT의 표면 보호막 PAS가 되는 질화 실리콘막을 200㎚∼700㎚, 바람직하게는 300∼500㎚의 막 두께로 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 표면 보호막 PAS를 에칭하여, 화소 영역 내에, 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD의 일부를 노출하기 위한 관통 홀 TH를 형성한다. 이와 함께, 주사 신호 배선용 단자 GTM 형성 영역에는, 표면 보호막 PAS의 하층에 위치하는 해당 게이트 절연막 GI에까지, 관통 홀 TH를 관통시켜, 주사 신호 배선용 단자 GTM 용의 패드 전극 TC1의 일부를 노출시키기 위한 관통 홀 TH를, 영상 신호 배선용 단자 DTM 형성 영역에는 영상 신호 배선 DL의 연장부를 노출하기 위한 관통 홀 TH를 형성한다.

공정 (F)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, 하층의 투명 도전막이 되는 ITO막을 50∼300㎚, 바람직하게는 70∼200㎚ 형성한다. 다음에, 포토리소그래피 기술을 이용하여, ITO막을 에칭하여, 화소 영역 내에는, 관통 홀 TH를 통해, 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD와 접속된 화소 전극 PX를 형성함과 함께, 영상 신호 배선용 단자 DTM 형성 영역에는, 단자 부분의 패드 전극 TC2를 형성한다.

공정 (G)

포토리소그래피 기술을 이용하여, 게이트 절연막 GI, 및 박막 트랜지스터 TFT의 표면 보호막의 일부를 선택적으로 에칭한다. 에칭하는 영역은, 공통 신호 전극 CE가 배치되는 영역에서, 화소 전극 PX가 존재하지 않는 영역의 일부로 한다.

이상으로 나타낸 공정에 의해, TFT 기판측이 완성한다.

본 실시예에 있어서, CF 기판측의 제작 방법, 액정, 및 편광판 P0L1, POL2의 구성에 관해서는, 제1 실시예와 동일하기 때문에, 설명을 생략한다.

또, 본 실시예에 있어서, 공통 신호 배선 CL이 배치되는 위치는 공통 신호 전극 CE에 대하여 보다 액정층 LC에 가까운 구성으로 되어 있지만, 상기 제1 실시예에 도시한 바와 같이, 층 순서를 역으로 하여, 공통 신호 전극 CE가 배치되는 위치가 공통 신호 배선 CL에 대하여 보다 액정층 LC에 가까운 측이 되어도 된다. 그 경우는 상기한 TFT 기판 형성 공정에서 나타낸 공정 (a)와 공정 (b)의 공정이 역전함과 함께, 주사 신호 전극 GE 배선의 단자부는 상술한 제1 실시예와 동일 형상이 된다.

[제3 실시예]

본 발명의 제3 실시예에 대해서도 19 내지 도 28을 이용하여 설명한다.

도 19 내지 도 28에 있어서, 전술의 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙여 중복된 설명을 생략한다. OIL2는 프로세스의 수율 향상을 목적으로 한 제2 도포형 절연막이다.

도 19는 본 발명의 제1 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단면도로, 후술하는 도 20에 도시한 A-A'로 나타낸 선을 따라 취한 단면도이다. 도 20은 본 발명의 제3 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단위 화소의 TFT 기판측의 표면도를, 도 21은 도 20에 도시한 B-B'로 나타낸 선을 따라 취한 TFT 기판측의 단면도를 도시한다. 도 22는 도 20에 도시한 C-C'로 나타낸 선을 따라 취한 TFT 기판측의 단면도를 도시한다.

제3 실시예에 있어서는, 상하 2층의 투명 도전막으로 이루어지는 전극의 층간 절연막은, 게이트 절연막 GI, 박막 트랜지스터의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 및 제1 도포형 절연막 OIL1의 적층막으로 구성되어 있다.

본 실시예에 따르면, 화소 전극 PX 상에서 공통 신호 전극 CE가 존재하는 영역에 도포형 절연막 OIL1을 형성함으로써, 제1 실시예에서 나타낸 효과가 얻어져, 구동 전압의 상승을 초래하지 않고, 기생 용량을 저감할 수 있다. 한편, 화소 전극 PX 상에서 공통 신호 전극 CE가 존재하지 않는 영역에 대하여, 화소 전극 PX 상에서 공통 신호 전극 CE가 존재하는 영역의 게이트 절연막 GI, 및 박막 트랜지스터의 표면 보호막 PAS를 선택적으로 형성하는, 즉, 화소 전극 PX 상에서 공통 신호전극 CE가 존재하지 않는 영역의 게이트 절연막 GI, 박막 트랜지스터의 표면 보호막 PAS를 선택적으로 제거함으로써, 제2 실시예에서 나타낸 효과가 얻어져, 구동 전압의 저감이 가능해진다. 즉, 본 실시예에서는 기생 용량을 저감하여, 액정에의 전압 기입 시간을 저감시키고, 또한 액정의 구동 전압을 저감할 수 있는 구성이다.

또한, 본 실시예에서는 제2 도포형 절연막 OIL2를 새롭게 추가하고 있다. 제2 도포형 절연막 OIL2의 막 두께는 100∼1000㎚, 보다 바람직하게는 150∼500㎚ 이다. 제2 도포형 절연막 OIL2는 상층 투명 전극 가공 시의 하층 투명 전극의 용해를 방지하는 기능을 갖는다. 본 공정에서 TFT 기판을 제작하면, 공통 신호 전극 CE 형성시에는 화소 전극 PX가 존재하는 영역에 게이트 절연막 GI, 박막 트랜지스터의 표면 보호막 PAS, 제2 도포형 절연막 OIL2의 적층막이 배치되어 있다. 여기서, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막에 핀홀이나 크랙, 혹은 단차 승월부의 접착 불량 등의 불량 부분이 존재하고 있어도, 제2 도포형 절연막 OIL2의 매립하여, 피복 효과에 의해 그 부분의 절연성을 확보할 수 있다. 따라서, 공통 신호 전극 CE 가공 시의 에칭액이 화소 전극 PX 표면에 도달하지 않고, 화소 전극 PX의 용해를 방지할 수 있다. 또한, 제2 도포형 절연막 OIL2는 후술하는 도 26의 공정 (H)에 의해 제거되기 때문에, TFT 기판 완성의 때는 화소 전극 PX 상에서 공통 신호 전극 CE가 존재하지 않는 영역에 제2 도포형 절연막 OIL2가 남는 일이 없다. 따라서 제2 도포형 절연막 OIL2는 구동 전압을 야기하는 요인으로도 되지 않는다.

박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD와, 화소전극 PX를 전기적으로 접속하는 방법을 도 21에 도시한다. 도면에 도시하는 대로, 박막 트랜지스터의 소스 드레인 전극 SD와, 화소 전극 PX는 직접 접속하지 않고서, 공통 신호 전극 CE를 형성할 때에 동일 재료, 동일 공정으로 제작되는 패드 전극 TC2를 통해 접속된다. 이것은 박막 트랜지스터 TFT의 소스 드레인 전극 SD와 화소 전극 PX를 직접 접속하기 위해서는 게이트 절연막 GI에만 관통 홀 TH부를 개구하는 공정이 새롭게 필요해지기 때문이다. 그 때문에, 직접 접속하는 방법은 공정 수의 증가를 초래하고, 그 결과 스루풋의 저하, 생산 비용의 증대 등을 야기하게 되어 바람직하지 못하다. 그래서, 본 실시예에서는 도 26의 공정 (E)으로 후술하는 관통 홀 형성 공정만으로 게이트 절연막 GI, 및 박막 트랜지스터 TFT의 표면 보호막의 관통 홀 TH를 형성할 수 있는 방식으로서, 공통 신호 전극 CE를 형성할 때에 동일 재료, 동일 공정으로 제작되는 패드 전극 TC3을 새롭게 형성하여 접속하고 있다.

본 실시예에서는 제1 도포형 절연막 OIL1이 배치되는 영역을 화소 전극 PX 상에서 공통 신호 전극 CE가 존재하지 않는 영역, 관통 홀 TH, 및 단자 노출부를 제외한 영역에 형성하고 있다. 이것은 후술하는 바와 같이 게이트 절연막 GI, 박막 트랜지스터의 표면 보호막 PAS, 및 제2 도포형 절연막 OIL2를 선택적으로 형성할 때에 제1 도포형 절연막을 마스크로 하여 에칭하기 위해서이다. 이 구성으로 함으로써, 선택적으로 형성할 때의 포토리소그래피 공정을 생략할 수 있기 때문에, 스루풋의 저하를 될 수 있는 한 억제할 수 있다.

또한, 본 실시예에서는 제1 도포형 절연막 OIL1의 관통 홀 TH의 직경을 박막트랜지스터의 표면 보호막 PAS, 및 게이트 절연막 GI의 그것보다도 작게 하고 있다. 이것은 공통 신호 전극 CE의 단차 승월에 의한 단선 불량을 저감하기 때문이다. 제1 도포형 절연막 OIL1의 관통 홀 TH 직경을 박막 트랜지스터의 표면 보호막 PAS, 및 게이트 절연막 GI의 그것보다도 작게 함으로써, 관통 홀 TH 단부에 생기는 게이트 절연막 GI, 및 박막 트랜지스터 TFT 보호막에 의한 단차는 제1 도포형 절연막 OIL1의 평탄화 효과에 의해, 완화되어, 완만한 형상이 된다. 또한, 제1 도포형 절연막 OIL1으로서 본 실시예에서는 포토 이미지형의 재료를 사용하고 있기 때문에, 제1 도포형 절연막 OIL1의 단차 형상도 완만한 곡면을 갖는다. 그 결과, 공통 신호 전극 CE의 단차 승월이 용이해져서 단선에 의한 불량부를 저감하는 것이 가능해진다.

공통 신호 배선 CL과 공통 신호 전극 CE는 도 22에 도시한 바와 같이 관통 홀 TH를 통해 접속된다. 공통 신호 전극 CE는 주사 신호 전극 GE와 동일 재료, 동일 공정으로 제작되고, 공통 신호 전극은 제1 도포형 절연막 OIL1 상에 제작된다. 여기서 제작하는 제1 도포형 절연막 OIL1의 관통 홀 TH 직경은 도 21에서 상술한 이유에 의해, 게이트 절연막 GI, 및 박막 트랜지스터의 표면 보호막 PAS에 형성한 관통 홀 TH보다도 작게 하고, 도포형 절연막 OIL1의 평탄화 효과에 의해 승월부의 단차를 완화하였다.

도 23은 본 발명의 실시예에 따른 액티브 매트릭스형 액정 표시 장치의 기판 단부의 단면 모식도로 (a)는 주사 신호 배선 단자 GTL이 배치되는 측의 단부이고, (b)는 액정 봉입구가 배치되는 측의 단부의 모식도를 도시한다. 도 24는 제3 실시예인 액티브 매트릭스형 액정 표시 장치의, 주사 신호 배선용 단자 GTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도를 도시한다. 도 25는 제3 실시예인 액티브 매트릭스형 액정 표시 장치의 영상 신호 배선용 단자 DTM 부분의 주요부 평면도 (a)와, (b) A-A'로 나타낸 선을 따라 취한 단면도를 도시한다.

본 실시예에 있어서, 액정 표시 장치의 전기 회로는 제1 실시예와 동일하기 때문에, 도면, 및 설명을 생략한다.

본 실시예에 있어서, 기판 단부의 형상을 도 23에 도시하고 있지만, 주사 신호 배선용 단자 GTM의 형상 이외에는 제1 실시예와 동일하기 때문에 설명은 생략한다.

본 실시예에 있어서, 주사 신호 배선용 단자 GTM 부분을 도 24에 도시하고 있지만, 박막 트랜지스터 TFT의 표면 보호막 PAS 상에 제2 도포형 절연막 OIL1이 배치되어 있는 이외의 구성은 제1 실시예와 동일 구성이 되기 때문에 설명을 생략한다.

영상 신호 배선용 단자 DTM 부분을 도 25에 도시하고 있지만, 상술한 승월 단차의 완화를 위해, 영상 신호 배선 DL 단자 부분도 마찬가지로 제1 도포형 절연막 OIL1의 관통 홀 TH의 직경을 박막 트랜지스터의 표면 보호막 PAS, 및 게이트 절연막 GI의 그것보다도 작게 하고 있다. 그 밖의 구성은 제1 실시예와 동일하기 때문에 설명을 생략한다.

본 실시예에서는, 슬릿 형상으로 가공된 화소 전극 PX의 전극폭, 및 전극 사이 폭은, 예를 들면 각각 3㎛ 폭으로 하였다. 제1 도포형 절연막 OIL1의 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하는 영역에, 화소 전극 PX의 형상을 따라 형성한 패턴 폭은 4㎛으로 하였다. 또한, 제2 도포형 절연막 OIL2, 박막 트랜지스터의 표면 보호막 PAS, 및 게이트 절연막 GI에 대해서는, 후술하는 바와 같이 제1 도포형 절연막 OIL1을 마스크로 하여 제작하기 때문에, 패턴 폭은 4㎛가 된다.

본 실시예에 있어서도 제1 실시예, 제2 실시예와 마찬가지로, 선택적으로 형성한 절연막의 패턴 폭 W_ISO(㎛)는 포토리소그래피 공정에서의 패턴의 정합 정밀도와 가공 치수 정밀도를 고려하여 화소 전극 PX의 전극폭 W_EL(㎛)에 대하여 여유도를 갖게 하는 것이 바람직하다. 구체적으로는 절연막의 패턴 폭 W_ISO를 W_ISO≤W_EL+2(㎛)(단, W_ISO>0, W_ISO<W_EL+W_SP, 여기서 W_SP(㎛)는 화소 전극의 전극 간격으로 함)의 조건을 충족시키는 패턴 폭으로 하는 것이 보다 바람직하다. 본 실시예에서는 편측의 돌출폭을 0㎛보다 크고 1㎛ 이하가 되는 값, 예를 들면 0.5㎛로 하였다. 즉, W_ISO=W_EL+1(㎛)가 되도록 하였다.

제3 실시예에 있어서, 도 26 내지 도 28에 도시한 TFT 기판의 각 제조 공정마다의 주요부 단면도를 이용하여, 형성 방법의 구체예를 설명한다. 도 26은 본 발명의 제3 실시예의 구성을 실현하기 위한 프로세스를 도시하는 도면이다. 도 27는 도 26의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 20에서의 A-A'로 나타낸 선을 따라 취한 단면도이고, 도 28은 도 26의 프로세스 흐름에 따라 TFT 기판을 제작했을 때의 도 20에서의 B-B'로 나타낸 선을 따라 취한 단면도이다.

제3 실시예에 있어서는, 구체적으로는 (A)∼(H)의 8 단계의 포토리소그래피 공정을 거쳐서 TFT 기판이 완성된다. 이하, 공정 순으로 설명한다.

공정 (A)

투명 절연 기판 SUB1을 준비하고, 그 표면 전역에, 예를 들면 스퍼터링법에 의해서, Cr막을 100∼500㎚, 바람직하게는 150∼350㎚의 막 두께로 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 Cr막을 선택 에칭하여, 화소 영역 내에는 주사 신호 전극 GE, 주사 신호 배선 GL, 및 공통 신호 배선 CL을, 또한 주사 신호 배선용 단자 GTM 형성 영역에는, 주사 신호 배선 GL의 연장부를 형성한다.

공정 (B)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, ITO막 등의 투명 도전막을 50∼300㎚, 바람직하게는 70∼200㎚의 막 두께로 형성한다. 다음에, 포토리소그래피 기술을 이용하여, ITO막을 에칭하여, 화소 영역 내에는 화소 전극 PX를, 또한 주사 신호 배선용 단자 GTM 형성 영역, 및 공통 신호 배선용 단자 CTM 형성 영역에는, 주사 신호 배선용 단자 GTM, 및 공통 신호 배선 CL 용 단자 CTM 용의 패드 전극 TC1을 각각 형성한다.

공정 (C)

투명 절연 기판 SUB1 표면 전역에, 예를 들면 플라즈마 CVD법에 의해서, 게이트 절연막 GI가 되는 질화 실리콘막을 200∼700㎚ 정도, 바람직하게는 300∼500㎚의 막 두께로 형성한다. 또한, 이 게이트 절연막 GI의 표면 전역에, 예를 들면플라즈마 CVD법에 의해서, 비정질 실리콘막을 50∼300㎚, 바람직하게는 100∼200㎚의 막 두께로, 및 n형 불순물로서 인을 도핑한 비정질 실리콘막을 10∼l00㎚, 바람직하게는 20∼60㎚의 막 두께로 순차 적층한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 비정질 실리콘막을 에칭하여, 화소 영역 내에 박막 트랜지스터 TFT의 반도체층 SI를 형성한다.

공정 (D)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, Cr막을 100∼500㎚, 바람직하게는 150∼350㎚ 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 해당 Cr막을 에칭하여, 화소 영역 내에는, 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD, 및 영상 신호 전극 SD의 연장부인 영상 신호 배선 DL을, 또한 영상 신호 배선용 단자 DTM 형성 영역에는, 영상 신호 배선 DL의 연장부를 형성한다. 그 후, Cr막을 에칭한 패턴을 마스크로 하여, n형 불순물로서 인을 도핑한 비정질 실리콘막을 에칭한다.

공정 (E)

투명 절연 기판 SUB1의 표면의 전역에, 예를 들면 플라즈마 CVD법에 의해서, 박막 트랜지스터 TFT의 표면 보호막 PAS가 되는 질화 실리콘막을 200㎚∼700㎚, 바람직하게는 300∼500㎚의 막 두께로 형성한다. 또한, 이 표면 보호막의 표면 전역에 예를 들면 스핀 코팅법에 의해서, 폴리이미드계, 아크릴계 폴리머, 에폭시계 폴리머, 벤디시클로부텐계 폴리머 등의 여러가지의 유기계의 수지, 혹은 유기 용매에 가용성인 Si를 포함하는 무기 폴리머, 예를 들면 SOG막 등의 절연막으로 이루어지는 제2 도포형 절연막 OIL2를 100∼1000㎚, 바람직하게는 150∼500㎚의 막 두께로 순차 적층한다. 다음에, 포토리소그래피 기술을 이용하여, 표면 보호막 PAS와 제2 도포형 절연막 OIL2를 에칭하여, 화소 영역 내에, 박막 트랜지스터 TFT의 소스 드레인 전극이 되는 영상 신호 전극 SD, 및 화소 전극 PX의 일부를 노출하기 위한 관통 홀 TH를 형성한다. 이와 함께, 영상 신호 배선용 단자 DTM 형성 영역에는, 표면 보호막 PAS의 하층에 위치하는 게이트 절연막 GI에까지, 관통 홀 TH를 관통시켜, 주사 신호 배선용 단자 GTM 용의 패드 전극 TC1의 일부를 노출시키기 위한 관통 홀 TH를 형성한다. 영상 신호 배선용 단자 DTM 형성 영역에는 영상 신호 배선 DL의 연장부를 노출시키기 위한 관통 홀 TH를, 공통 신호 배선 CL 상에, 공통 신호 배선 CL의 일부를 노출시키기 위한 관통 홀 TH를 형성한다.

공정 (F)

투명 절연 기판 SUB1의 표면의 전역에, 예를 들면 스핀 코팅법에 의해서, 폴리이미드계, 아크릴계 폴리머, 에폭시계 폴리머, 벤디시클로부텐계 폴리머 등의 여러가지의 유기계의 수지, 혹은 유기 용매에 가용성인 Si를 포함하는 무기폴리머, 예를 들면 SOG막 등의 절연막으로 이루어지는 제1 도포형 절연막 OIL1을 200㎚∼4㎛, 바람직하게는 500㎚∼2㎛의 막 두께로 형성한다. 다음에, 포토리소그래피 기술을 이용하여, 도포형 절연막을 선택적으로 형성한다. 형성하는 영역은 공정 (E) 관통 홀 TH를 형성한 영역, 및 화소 전극 PX 상에서 후의 공정으로 제작하는 공통 신호 전극 CE가 존재하지 않는 영역을 제외한 영역의 일부로 한다.

공정 (G)

투명 절연 기판 SUB1의 표면 전역에, 예를 들면 스퍼터링법에 의해서, ITO막 등의 투명 도전막을 50∼300㎚, 바람직하게는 70∼200㎚ 형성한다. 다음에, 포토리소그래피 기술을 이용하여, ITO막을 에칭하여, 화소 영역 내에는, 상기 관통 홀 TH를 통해, 공통 신호 배선 CL과 접속된 공통 신호 전극 CE를 형성함과 함께, 박막 트랜지스터 TFT의 드레인 배선과 전기적 화소 전극 PX를 전기적으로 접속하기 위한 패드 전극 TC3을, 영상 신호 배선용 단자 DTM 형성 영역에는 패드 전극 TC2를 형성한다.

공정 (H)

공정 (F)으로 제작한 선택적으로 형성한 제1 도포형 절연막 OIL1을 마스크로 하여, 제2 도포형 절연막 OIL2, 박막 트랜지스터의 표면 보호막 PAS, 및 게이트 절연막 GI를 선택적으로 형성한다. 이 공정에 의해, 도포형 절연막 OIL1, 박막 트랜지스터 TFT 보호막, 및 게이트 절연막 GI가 남는 부분은 공정 (F)로 제작한 도포형 절연막 OIL1이 존재하는 영역만이 된다.

이상으로 나타낸 공정에 의해, TFT 기판측이 완성한다.

본 실시예에 있어서, CF 기판측의 제작 방법, 액정, 및 편광판 POL1, POL2의 구성에 관해서는 제1 실시예와 동일하기 때문에, 설명을 생략하였다.

본 실시예에서는 도 26 공정 (H)로 제2 도포형 절연막 OIL2, 박막 트랜지스터 TFT의 표면 보호막, 게이트 절연막 GI의 3층의 적층 절연막을 에칭 공정에 의해 선택적으로 제거하고 있지만, 이 때, 레지스트를 이용한 노광, 현상 공정은 실시하지않고서 공정 (F)으로 제작한 제1 도포형 절연막을 마스크로 하여 패턴을 자기 정합적으로 일괄 형성하고 있다. 이에 따라 공정수의 증가를 될 수 있는 한 억제하고, 본 실시예에 나타낸 구성을 실현할 수 있다. 또한, 본 방식을 실시함으로써, 공정을 늘리지 않을 뿐만 아니라, 제2 도포형 절연막 OIL1에 대하여, 패턴의 오정렬이 발생하지 않고 박막 트랜지스터 TFT의 표면 보호막, 및 게이트 절연막 GI를 제거할 수 있다고 하는 이점이 있다. 이 경우, 제2 도포형 절연막은 단자 노출부, 관통 홀 TH부, 및 화소 전극 PX 상에서 공통 신호 전극 CE가 존재하지 않는 영역, 이외의 영역의 일부에 형성되어 있다. 물론, 공정 (F)으로 제작한 도포형 절연막 OIL1을 마스크로 하여 이용하지 않고서, 레지스트를 이용한 노광, 현상 공정을 새롭게 추가하고, 층간 절연막을 일괄 형성해도 되는 것은 물론이다.

본 실시예에서는 공통 신호 전극 CE 가공 시의 화소 전극 PX, 및 메탈 배선, 전극의 보호를 위해 새롭게 제2 도포형 절연막을 추가한 구성으로 되어 있지만, 도포형 절연막을 한층만으로 하여, OIL1에 본 실시예에서 나타낸 OIL2의 효과를 부여해도 마찬가지의 효과가 얻어진다. 그 때에는 OIL1은 공정 (F)의 노광, 현상 공정에 있어서, 선택적으로 형성하는 영역 이외의 절연막을 전부 제거하는 것은 아니고, 그 영역에 박막을 남기는 구성이 된다.

본 실시예에 있어서, 제1 도포형 절연막 OIL1로서, 포토 이미지 형성형의 절연막을 사용하고 있지만, 상술의 제1 실시예와 같이, 포토리소그래피 공정을 이용하여 에칭에 의해 제1 도포형 절연막 OIL1의 패턴을 형성해도 상관없다. 또한, 제1 도포형 절연막 OIL1로서, 예를 들면 열경화형의 절연막을 이용하고, 산소를 반응 가스로서 이용한 드라이 에칭법, 혹은 이온 밀링법 등에 의해 패턴을 형성해도된다. 이 경우, 포토리소그래피 공정에서 이용하는 레지스트막의 두께는 에칭법에 의해 에칭되는 두께를 고려하여 레지스트막을 후막화할 필요가 있다. 또한, 에칭 공정에 의해 패턴을 형성하는 경우, 도포형 절연막 OIL1의 형성 공정은 공통 신호 전극 CE 형성 후, 공통 신호 전극 CE를 형성했을 때에 사용한 레지스트를 이용하여 에칭하는 것도 가능하다. 단, 공통 신호 전극 CE 형성 공정을 전에 영상 신호 배선 DL의 단자 부분에는 사전에 관통 홀 TH를 개구할 필요가 있다. 단, 상기 프로세스를 실시함으로써, 공통 신호 전극과, 제1 도포형 절연막 OIL1이 자기 정합적으로 패터닝되기 때문에, 오정렬이 발생하지 않다고 하는 효과가 생기는 것은 물론이다.

[제4 실시예]

도 29는 본 발명의 제4 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단위 화소의 TFT 기판측의 표면도이다.

도 29에 있어서, 전술의 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙여 중복 설명을 생략한다.

제4 실시예에 있어서, 전기 회로, 액티브 매트릭스형 액정 표시 장치의 단면도, 단부 형상, 주사 신호 배선용 단자 GTM 부분, 영상 신호 배선 단자 부분, 및 구성을 실현하기 위한 프로세스 흐름에 대해서는 제1 실시예와 동일하기 때문에, 설명을 생략한다. 또한, 도포형 절연막 OIL1의 효과에 대해서도 제1 실시예와 동일하기 때문에, 설명을 생략한다.

본 실시예에서는 제1 실시예의 화소 전극 PX에 굴곡부를 설치한 실시예를 나타낸다. 본 실시예는, 상술한 제1 실시예를, 소위 멀티 도메인 방식의 액정 표시 장치에 적용한 것이다.

여기서, 멀티 도메인 방식이란, 액정의 넓이 방향으로 발생하는 전계(횡전계)에 있어서, 각 화소 영역 내에 횡전계의 방향이 다른 영역을 형성하도록 하고, 각 영역의 액정 분자의 비틀림 방향을 반대로 함으로써(도 29 중 LC1, LC2), 예를 들면 표시 영역을 좌우로부터 각각 본 경우에 생기는 착색차를 상쇄시키는 효과를 부여한 것이다. 구체적으로는, 도 29에서 한 방향으로 연장하고 그것과 교차하는 방향으로 병설시킨 띠상의 각 화소 전극 PX를, 상기한 방향에 대하여 각도(P형 액정에서, 배향막 ORI1의 러빙 방향을 영상 신호 배선 DL의 방향과 일치한 경우, 5∼40° 의 범위가 적당)로 기울여서 연장된 후에, 각도(-2θ)로 굴곡시켜 연장시키는 것을 반복하여 지그재그 형상으로 형성하고, 공통 신호 전극 CE에, 절연막을 사이에 두고 상층에, 상술한 구성의 화소 전극 PX가 중첩하도록 배치시키는 것만으로, 상술한 멀티 도메인 방식의 효과를 발휘할 수 있다. 그리고, 특히 화소 전극 PX의 굴곡부의 근방에서 공통 신호 전극 CE와의 사이에 발생하는 전계는 화소 전극 PX의 다른 부분에서 공통 신호 전극 CE와의 사이에 발생하는 전계와, 완전히 마찬가지로 발생하는 것이 확인되고 있고, 화소 전극 PX의 굴곡부의 근방에서, 광 투과율의 저하 등과 같은 문제점을 생기지 않은 효과를 발휘한다. (종래는, 소위 디스클리네이션 영역으로 칭하여, 액정 분자의 비틀림 방향이 랜덤하게 되어 불투과 부분이 발생하였다) 또, 본 실시예에서는, 화소 전극 PX는 도 29 중 y 방향으로 연장시켜 형성하고 있지만, 도 29 중 x 방향으로 연장시키도록 하고, 이에 대하여 굴곡부를 설치하여 멀티 도메인의 효과를 얻도록 해도 된다.

본 실시예에 따르면, 제1 실시예에서 나타낸 기생 용량 저감의 효과와 동시에 멀티 도메인의 효과를 얻을 수도 있게 된다.

본 실시예에서는 기생 용량 저감의 효과 외에 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 형성하고, 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역에 절연막을 배치하지 않은 구성으로 함으로써, 구동 전압 저감의 효과도 얻을 수 있다.

[제5 실시예]

도 30은 본 발명의 제5 실시예를 나타내는 액티브 매트릭스형 액정 표시 장치의 단면 구성도이다.

도 30에서, 전술의 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙여 중복 설명을 생략한다.

IL은 구동 전압 저감을 위해 새롭게 삽입된 절연막이다.

제5 실시예에 있어서, 액티브 매트릭스형 액정 표시 장치의 평면도, 단부 형상, 주사 신호 배선용 단자 GTM 부분, 영상 신호 배선 단자 부분, 구성을 실현하기 위한 프로세스 흐름에 대해서는 제2 실시예와 동일하기 때문에, 설명을 생략한다.

본 실시예에서는 제2 실시예로 나타낸 프로세스 흐름 후에, 공통 신호 전극 CE 상에서, 화소 전극 PX가 존재하지 않는 영역에 구동 전압 저감을 목적으로 하여, 새롭게 절연막 IL을 선택적으로 형성하고 있다. 이 절연막 IL은 그 유전률이, 동일한 영역에서 선택적으로 제거한 절연막의 유전률보다도 높은 것을 특징으로 한다. 또한, 절연막 IL의 막 두께는 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하지 않는 영역에서, 배향막 ORI1 아래에 형성되어 있고, 절연막 IL의 막 두께와, 공통 신호 전극 CE 상에서 화소 전극 PX가 존재하는 영역의 절연막의 총 막 두께와 화소 전극 PX의 막 두께의 합에 거의 같은 것을 또 하나의 특징으로 한다.

본 실시예에 따르면 절연막을 선택적으로 제거한 영역에 유전률이 높은 절연막을 새롭게 형성함으로써, 액정의 유전률에 좌우되지 않고 구동 전압을 저감할 수 있다. 이 경우, 절연막 IL의 유전률이 높을수록 구동 전압 저감의 효과는 커진다.

또한, 본 실시예에 따르면, 게이트 절연막 GI, 박막 트랜지스터의 표면 보호막 PAS를 선택적으로 제거한 영역에 절연막 IL을 배치하여, TFT 기판과 CF 기판에 협지된 액정의, 단차에 의한 갭의 차를 거의 0으로 할 수 있어, 갭 변동에 의한 표시 불량을 야기하지 않고 양호한 표시가 가능해진다.

상술한 모든 실시예 외에, 상하 2층 투명 전극 사이에 형성하는 절연막의 종류, 및 선택적으로 형성하는 절연막의 종류에 따라, 여러가지 실현 방법이 있다. 도 31 내지 도 33에 실현 가능한 절연막의 구성예를 도시한다. 구체적으로는 (1) 내지 (36)의 각 구성에 있어서, 상하 2층의 투명 전극이 형성되는 사이의 공정에서, 형성되는 절연막의 종류와 층간의 절연막의 형상에 대하여 개별로 설명한다. 여기서, 지금까지 설명한 바와 같이 제1 도포형 절연막 OIL1은 구동 전압의 상승을 초래하지 않고 기생 용량을 저감하기 위해서 배치되는 재료이기 때문에, 상하 2층의 투명 전극의 층간에서, 하층 투명 전극 상에서, 상층 투명 전극막이 존재하는 영역에 선택적으로 형성하는 것은 필연적인 것으로 한다. 따라서, 하기에는 제1도포형 절연막 OIL1을 선택적으로 형성하는 것은 표기하지 않는다. 또한, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 및 제2 도포형 절연막 OIL2를 선택적으로 제거하는 경우에는 구동 전압의 저감이 목적이다. 따라서, 하기에는 선택적으로 게이트 절연막 GI, 박막 트랜지스터의 표면 보호막 PAS가 선택적으로 제거되는 영역에 대해서는 표기하지 않지만, 그 영역은, 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역이다.

(1) 상하 2층의 투명 전극 사이는 게이트 절연막 GI 단층으로 하고, 구동 전압 저감을 위해 게이트 절연막 GI를 선택적으로 제거한 구성이다.

(2) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS 단층으로 하고, 구동 전압 저감을 위해 박막 트랜지스터 TFT 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(3) 상하 2층의 투명 전극 사이는 제1 도포형 절연막 단층만으로 한 구성이다.

(4) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS의 2층 적층으로 하고, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막의 양방을 선택적으로 제거한 구성이다.

본 구성은 상술한 제2 실시예의 구성이다.

(5) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS의 2층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막만을 선택적으로 제거한 구성이다.

(6) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS의 2층 적층으로 하고, 게이트 절연막 GI만을 선택적으로 제거한 구성이다.

(7) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 제1 도포형 절연막 OIL1의 2층 적층으로 하고, 게이트 절연막 GI를 선택적으로 제거한 구성이다.

(8) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 제1 도포형 절연막 OIL1의 2층 적층으로 한 구성이다.

(9) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 제2 도포형 절연막 OIL2의 2층 적층으로 하고, 게이트 절연막 GI를 선택적으로 제거한 구성이다.

(10) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS, 제1 도포형 절연막 OIL1의 2층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(11) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS, 제1 도포형 절연막 OIL1의 2층 적층으로 한 구성이다.

(12) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL1의 2층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(13) 상하 2층의 투명 전극 사이는 제1 도포형 절연막 OIL1, 제2 도포형 절연막 OIL2의 2층 적층으로 한 구성이다.

(14) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS 양방을 선택적으로 제거한 구성이다.

(15) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막을 선택적으로 제거한 구성이다.

(16) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 게이트 절연막 GI를 선택적으로 제거한 구성이다.

(17) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제1 도포형 절연막 OIL1의 3층 적층으로 한 구성이다. 본 구성은 상술한 제1 실시예, 및 제4 실시예의 구성이다.

(18) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 게이트 절연막 GI, 제2 도포형 절연막 OIL1의 양방을 선택적으로 제거한 구성이다.

(19) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 제2 도포형 절연막 OIL1을 선택적으로 제거한 구성이다.

(20) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 게이트 절연막 GI를 선택적으로 제거한 구성이다.

(21) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 3층 적층으로 한 구성이다.

(22) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2의 3층 적층으로 하고, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(23) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2의 3층 적층으로 하고, 게이트 절연막 GI를 선택적으로 제거한 구성이다.

(24) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2의 3층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(25) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL1을 선택적으로 제거한 구성이다.

(26) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(27) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 3층 적층으로 하고, 제2 도포형 절연막 OIL2를 선택적으로 제거한 구성이다.

(28) 상하 2층의 투명 전극 사이는 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL1, 제1 도포형 절연막 OIL1의 3층 적층으로 한 구성이다.

(29) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 4층 적층으로 하고, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2를 선택적으로 제거한 구성이다. 본 구성은 상술한 제3 실시예의 구성이다.

(30) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 4층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2를 선택적으로 제거한 구성이다.

(31) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL1, 제1 도포형 절연막 OIL1의 4층 적층으로 하고, 게이트 절연막 GI, 제2 도포형 절연막 OIL2를 선택적으로 제거한 구성이다.

(32) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 4층 적층으로 하고, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(33) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 4층 적층으로 하고, 제2 도포형 절연막 OIL2를 선택적으로 제거한 구성이다.

(34) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 4층 적층으로 하고, 박막 트랜지스터 TFT의 표면 보호막 PAS를 선택적으로 제거한 구성이다.

(35) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 4층 적층으로 하고, 게이트 절연막 GI를 선택적으로 제거한 구성이다.

(36) 상하 2층의 투명 전극 사이는 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS, 제2 도포형 절연막 OIL2, 제1 도포형 절연막 OIL1의 4층 적층으로 한 구성이다.

도 31 내지 도 33에 있어서, 상층 투명 전극, 및 하층 투명 전극은 어느 한쪽이 화소 전극 PX로, 다른쪽이 공통 신호 전극 CE가 되는데, 상층, 하층의 투명 전극의 역할이 교체한 어느쪽의 구성의 경우에 있어서도, 본 발명의 효과가 얻어진다. 또한, 도포형 절연막 OIL1은 전부, 상하 2층의 투명 전극 사이에서, 게이트 절연막 GI, 및 박막 트랜지스터 TFT의 표면 보호막 PAS보다도 상층 투명 전극측에 배치되어 있지만, 게이트 절연막 GI, 및 박막 트랜지스터 TFT의 표면 보호막 PAS보다도 하층 투명 전극측에 배치되어도 마찬가지의 효과가 얻어진다. 단, 그 경우에는 박막 트랜지스터 TFT의 동작 안정, 신뢰성 확보를 위해, 박막 트랜지스터 TFT가 배치되는 영역에는 도포형 절연막 OIL1은 존재하지 않는 구성으로 하는 것이 보다 바람직하다.

또한, 도 31 내지 도 33에 있어서는, 게이트 절연막 GI를 선택적으로 형성하고, 박막 트랜지스터 TFT 보호막 PAS를 선택적으로 형성하지 않은 구성도 있지만, 이들에 대해서는 게이트 절연막 GI만을 반도체층 SI를 에칭한 후에 에칭함으로써 실현할 수 있다. 단, 이 경우에는 포토리소그래피 공정이 일회 더 늘어나게 된다.

또한, 도 31 내지 도 33에 도시한 구성에 있어서, 제5 실시예에서 도시한 바와 같이, 하층 투명 전극 상에서 상층 투명 전극이 존재하지 않는 영역에 유전률이 높은 절연막 IL을 새롭게 가하는 것에 의해, 액정층 LC의 유전률에 상관없이 구동 전압의 저감이 가능한 구성이 된다.

상기한 모든 실시예에 있어서, 본 발명의 투명 도전막 구성을, 역스태거형의 TFT를 스위칭 소자에 이용한 액정 표시 장치에 적용한 예를 설명하였지만, 본 발명은 이것에만 한정되지는 않고, 예를 들면 플러스 스태거형의 TFT, 혹은 코플래너형의 TFT 등, 다른 구조의 TFT를 이용한 경우도 적용 가능하다.

상하 2층의 투명 전극의 역할에 대해서는 실시예마다 어느 하나의 경우밖에 나타내지 않았지만, 한쪽이 공통 신호 전극 CE에서 다른쪽이 화소 전극 PX 이면 효과는 변하지 않은 것은 물론이다.

주사 신호 전극 GE, 배선 GL, 및 영상 신호 전극 SD, 배선 DL, 및 공통 신호 배선 CL을 구성하는 메탈막은, 일례로서 Cr을 사용하고 있지만, 예를 들면 스퍼터링, 또는 증착법 등으로 형성된 Cr, Mo, Ta, Ti, Nb, W 등의 고융점 금속, 이들의 합금 또는 금속 실리사이드, 또는 저저항 배선 재료인 Al, Al 합금, 또는 이것들의 재료로 이루어지는 적층막으로 구성되어도 상관없다.

반도체, 불순물을 도핑한 실리콘막으로 이루어지는 전극 NSI를 구성하는 실리콘막으로는 비정질 실리콘막을 사용하고 있지만, 예를 들면 비정질 실리콘막을 열 처리, 또는 레이저 어닐링 처리하여 결정화한 다결정 실리콘막을 이용해도 된다.

게이트 절연막 GI, 보호 절연막은, 예를 들면 플라즈마 CVD, 또는 스퍼터링법 등으로 형성된 질화 실리콘막을 사용하고 있지만, 예를 들면 산화 실리콘막 등의 절연막으로 구성해도 상관없다. 게이트 절연막 GI에 대해서는, 주사 신호 전극 GE, 배선을 구성하는 메탈의 일부 표면을 산화하여 얻어진 절연막을 이용해도 된다.

상하 2층의 투명 전극 사이의 절연막은 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 PAS의 양방이 포함된 적층 구조로 하였지만, 게이트 절연막 GI, 박막 트랜지스터 TFT의 표면 보호막 중 어느 하나가 존재하지 않는 경우, 혹은 모두 존재하지 않는 경우라도 상관없다.

상하층의 투명 도전막은 전부 ITO를 사용하고 있지만, 투명 도전막이면, 마찬가지의 효과는 얻어지고, 예를 들면 산화 인듐 아연(IZO: Indium Zinc Oxide) 등의 투명 도전막이어도 상관없다.

제4 실시예에 나타낸 상층 투명 전극에 굴곡부를 설치하는 구성은 제1 실시예의 구성을 변화시킨 구성으로서 나타내고 있지만, 제2 실시예, 제3 실시예, 및 제5 실시예에 있어서, 상층 투명 전극에 굴곡부분을 설치함으로써, 각각에 나타낸 효과에, 멀티 도메인의 효과가 부여되는 것은 물론이다.

이상의 실시예에 있어서는, 공통 신호 배선 CL 등에 대해서는 주사 신호 전극 GE, 배선 GL과 동층으로, 동일 재료, 동일 공정으로 형성한 메탈 배선을 이용하고 있지만, 영상 신호 전극 SD, 배선 DL과 동층에 동일 재료, 동일 공정으로 형성해도 되는 것은 물론, 공통 신호 전극 CE를 구성하는 투명 도전막을 그대로 연장하여 공통 신호 배선 CL로 해도 된다.

본 발명에 따르면, 층간 절연막을 사이에 두고 상하로, 2층의 투명 도전막으로 이루어지는 화소 전극, 및 공통 신호 전극을 갖는 횡전계 방식의 액정 표시 장치에서, 상하 2층의 투명 전극 사이의 층간 절연막을 새롭게 한층 추가하여, 하층 투명 전극 상에서 상층 투명 전극이 존재하는 영역에 선택적으로 형성하는 구성으로 함으로써, 액정에의 기입 시간의 저감이 가능해진다. 또한, 종래 구조에서 배치되어 있는 층간 절연막을, 하층 투명 전극 상이고 상층 투명 전극이 존재하지 않는 영역에서, 선택적으로 제거하는 구성으로 함으로써, 액정의 구동 전압의 저감이 가능해진다.

또한 2개의 효과를 조합한 구성으로 함으로써, 액정에의 기입 시간의 저감, 액정의 구동 전압 저감의 양방을 실현할 수 있다. 또한, 본 발명의 구성에 있어서, 새롭게 가하는 절연막을 도포형 절연막으로 함으로써, 상층 투명 전극을 에칭할 때, 절연막의 불량 부분을 매립하여, 피복할 수 있고, 하층 투명 전극, 및 금속재료로 이루어지는 전극, 배선의 부식, 단선 등의 불량을 저감, 및 상하 2층의 투명 전극 사이의 절연 불량을 저감하여, 고투과율이고 고성능인 액정 표시 장치를, 높은 수율로 제조하는 것이 가능해진다.

이상과 같이, 본 발명에 따르면, 높은 수율로 제조하는 것이 가능한 구조의 액정 표시 장치를 제공하는 데 유용하다.

Claims

한쌍의 기판과, 상기 한쌍의 기판에 협지된 액정층을 구비하고, 한쌍의 기판의 한쪽의 기판에는 복수의 주사 신호 배선과, 이 복수의 신호 배선에 매트릭스 형상으로 교차하는 복수의 영상 신호 배선과, 이들 배선의 각각의 교점 부근에 대응하여 형성된 복수의 박막 트랜지스터를 구비하고, 상기 복수의 주사 신호 배선 및 상기 영상 신호 배선으로 둘러싸이는 각각의 영역에서 적어도 하나의 화소가 구성되고, 각각의 화소에는 복수의 화소에 걸쳐 접속된 공통 신호 전극과, 대응하는 박막 트랜지스터에 접속된 화소 전극을 구비하고, 상기 공통 신호 전극과, 상기 화소 전극과는 그 일부에서 층간 절연막을 사이에 두고 중첩하고, 상기 화소 전극, 및 상기 공통 신호 전극의 각각 적어도 일부가 투명 도전막으로 구성되어 있고, 상기 화소 전극과 상기 공통 신호 전극 중 절연막을 사이에 두고 상기 액정층측에 배치된 전극이, 슬릿 형상, 혹은 빗살무늬 형상으로 가공되어 배치된 액정 표시 장치에 있어서,

상기 층간 절연막에 포함되는 절연막 중 적어도 한층의 절연막을, 상기 화소 전극과 상기 공통 신호 전극 중, 절연막을 사이에 두고 보다 상기 한쪽의 기판에 가까운 측의 화소 전극 혹은 공통 전극 상에서, 상층에 배치된 화소 전극 혹은 공통 전극이 존재하지 않는 영역에 선택적으로 형성한 액정 표시 장치.
제1항에 있어서,

상기 액정층은 Δε이 마이너스인 액정을 이용하고, 상기 층간 절연막에 포함되는 절연막의 층수를 n, 제k층의 절연막의 유전률을 ε_k, 막 두께를 d_k로 한 경우의를 S_A로 하고, 상기 화소 전극과 상기 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에서, 상기 제1 기판 상에 배치된 제1 배향막과 상기 제1 전극 사이에 배치된 절연막의 층 수를 m, 제1층의 절연막의 유전률을 ε₁, 막 두께를 d₁, 액정의 디렉터에 대하여 수직 방향의 액정의 유전률을 ε_LC로 한 경우의(단, m>1로 한다)를 S_B로 한 경우에 S_A<S_B가 성립하는 액정 표시 장치.
제2항에 있어서,

상기 화소 전극과 상기 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에서, 상기 제1 기판 상에 배치된 제1 배향막과 상기 제1 전극 사이에는 절연막이 존재하지 않고, 상기 층간 절연막에 포함되는 절연막의 층 수를 n, 제k층의 절연막의 유전률을ε_k, 막 두께를 d_k로 한 경우의을 S_A로 하고, 액정의 디렉터에 대하여 수직 방향의 유전률을 ε_LC로 한 경우의를 S_B로 한 경우에, S_A<S_B가 성립하는 액정 표시 장치.
제1항에 있어서,

상기 액정층은 Δε이 플러스인 액정을 이용하고, 상기 층간 절연막에 포함되는 절연막의 층수를 n, 제k층의 절연막의 유전률을 ε_k, 막 두께를 d_k로 한 경우의를 S_A로 하고, 상기 화소 전극과 상기 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에서, 상기 제1 기판 상에 배치된 제1 배향막과 상기 제1 전극 사이에 배치된 절연막의 층 수를 m, 제1층의 절연막의 유전률을 ε₁, 막 두께를 d₁, 액정의 디렉터에 대하여 평행 방향의 액정의 유전률을 ε_LC로 한 경우의(단, m>1로 한다)를 S_B로 한 경우에, S_A<S_B가 성립하는 액정 표시 장치.
제4항에 있어서,

상기 화소 전극과 상기 공통 전극 중, 절연막을 사이에 두고 보다 제1 기판에 가까운 측의 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에서, 상기 제1 기판 상에 배치된 제1 배향막과 상기 제1 전극 사이에는 절연막이 존재하지 않고, 상기 층간 절연막에 포함되는 절연막의 층수를 n, 제k층의 절연막의 유전률을 ε_k, 막 두께를 d_k로 한 경우의을 S_A로 하고, 액정의 디렉터에 대하여 평행 방향의 유전률을 ε_LC로 한 경우의를 S_B로 한 경우에, S_A<S_B가 성립하는 액정 표시 장치.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 층간 절연막과, 상기 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에서, 상기 제1 기판 상에 형성된 제1 배향막과 상기 제1 전극과의 사이에 배치된 절연막에서, 층의 층 수, 층을 구성하는 재료의 막 두께, 혹은 층을 구성하는 재료의 유전률 중 적어도 하나가 다른 액정 표시 장치.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 층간 절연막이, 한층으로 구성되어 있고, 또한 그 한층을, 상기 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에 대하여, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 전극의 형상을 따라, 선택적으로 형성한 액정 표시 장치.
제7항에 있어서,

상기 층간 절연막이, 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 혹은 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중 어느 하나인 액정 표시 장치.
제7항에 있어서,

상기 층간 절연막이, 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막, 혹은 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막, 이외의 제3 절연막인 액정 표시 장치.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 층간 절연막이 2층으로 구성되어 있고, 또한 적어도 그 중 한층 이상을, 상기 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에 대하여, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 전극의 형상을 따라, 선택적으로 형성한 액정 표시 장치.
제10항에 있어서,

상기 층간 절연막이, 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 및 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부의 2층으로 구성되어 있는 액정 표시 장치.
제10항에 있어서,

상기 층간 절연막 중, 한층이 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부 혹은 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중의 어느 하나이고, 다른 한쪽은 상기 제1 절연막, 및 상기 제2 절연막, 이외의 절연막으로, 상기 제1 전극 상에서 상기 제2 전극이 존재하지 않는 영역에 대하여, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 전극의 형상을 따라, 선택적으로 형성한 제3 절연막인 액정 표시 장치.
제10항에 있어서,

상기 층간 절연막 중, 한층이 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부 혹은 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중의 어느 하나이고, 다른 한쪽은 상기 제1 절연막, 및 상기 제2 절연막, 이외의 절연막으로, 상기 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자의 노출 영역을 제외한 영역의일부에 형성하는 제4 절연막인 액정 표시 장치.
제10항에 있어서,

상기 층간 절연막이, 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막, 혹은 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막, 이외의 절연막으로, 상기 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에 대하여, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 전극의 형상을 따라, 선택적으로 형성하는 제3 절연막, 및 상기 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자 노출 영역을 제외한 영역의 일부에 형성하는 제4 절연막의 적층막으로 구성되어 있는 액정 표시 장치.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 층간 절연막이 3층 이상으로 구성되어 있고, 또한 적어도 그 중 한층 이상을 상기 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에 대하여, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 전극의 형상을 따라, 선택적으로 형성한 액정 표시 장치.
제15항에 있어서,

상기 층간 절연막에, 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부와, 상기 박막 트랜지스터의 표면 보호막으로서의 기능을갖는 제2 절연막의 일부, 및 상기 제1 절연막, 상기 제2 절연막 이외의 절연막으로, 상기 제1 전극 상에서, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 전극의 형상을 따라, 선택적으로 형성하는 제3 절연막의 전부가 포함되어 있는 액정 표시 장치.
제15항에 있어서,

상기 층간 절연막에, 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부와, 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부, 및 상기 제1 절연막, 상기 제2 절연막 이외의 절연막으로, 상기 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자 노출 영역을 제외한 영역의 일부에 형성하는 제4 절연막의 전부가 포함되어 있는 액정 표시 장치.
제15항에 있어서,

상기 층간 절연막에, 상기 박막 트랜지스터의 게이트 절연막으로서의 기능을 갖는 제1 절연막의 일부, 및 상기 박막 트랜지스터의 표면 보호막으로서의 기능을 갖는 제2 절연막의 일부 중 적어도 어느 한쪽과, 상기 제1 절연막, 상기 제2 절연막 이외의 절연막으로, 상기 제1 전극 상에서, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 전극의 형상을 따라, 선택적으로 형성하는 제3 절연막, 및 상기 제2 전극과 다른 전극 배선을 접속하기 위한 관통 홀을 형성하는 영역과, 단자 노출 영역을 제외한 영역의 일부에 형성하는 제4 절연막이 포함되어 있는 액정 표시 장치.
제1항 내지 제19항 중 어느 한 항에 있어서,

상기 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에 대하여, 상기 제2 전극이 배치되는 영역의 일부에, 상기 제2 형상을 따라 선택적으로 형성한 절연막의 패턴 폭을 W_ISO: ㎛, 상기 슬릿 형상, 혹은 빗살무늬 형상으로 형성된 상기 제2 전극의 전극폭을 W_EL: ㎛, 상기 제2 전극의 전극 사이의 간격을 W_SP:㎛로 한 경우에,

W_ISO-2≤W_EL≤W_ISO+2

W_ISO>0

W_ISO<W_EL+W_SP

가 성립하는 것을 특징으로 하는 기재된 액정 표시 장치.
제7항, 제9항, 제10항, 제12항 내지 제19항 중 어느 한 항에 있어서,

상기 제3 절연막, 및 상기 제4 절연막이 도포형 절연막으로 형성된 절연막인 액정 표시 장치.
제20항에 있어서,

상기 도포형 절연막이, 인쇄, 스핀 코팅 등으로 형성되는 재료로, 보다 구체적으로는, 유기계의 수지 절연막, 혹은 Si를 포함하는 절연막인 액정 표시 장치.
제20항 또는 제21항에 있어서,

상기 제3 절연막으로서 사용하는 상기 도포형 절연막이 포토 이미지 형성형인 액정 표시 장치.
제20항 내지 제22항 중 어느 한 항에 있어서,

상기 제3 절연막을, 상기 제2 전극과 일괄적으로 자기 정합적으로 가공함으로써 상기 제1 영역에 대하여, 상기 제2 영역에 선택적으로 형성한 액정 표시 장치.
제20항 내지 제23항 중 어느 한 항에 있어서,

상기 제3 절연막의 막 두께가 0.2㎛∼4.0㎛인 액정 표시 장치.
제20항 내지 제23항 중 어느 한 항에 있어서,

상기 제3 절연막의 유전률이 1.5∼6.5인 액정 표시 장치.
제20항 또는 제21항에 있어서,

상기 제4 절연막으로서 사용하는, 상기 도포형 절연막의 막 두께가 0.1∼2㎛ 인 액정 표시 장치.
제1항 내지 제16항 중 어느 한 항에 있어서,

상기 제1 전극 상에서 상기 제2 전극이 존재하지 않는 제1 영역에 유전률이 7.0 이상인 제5 절연막을 선택적으로 형성하고, 또한 상기 제5 절연막의 막 두께를 D_A, 상기 제1 전극 상에서, 상기 제2 전극이 존재하지 않는 영역에서, 상기 제1 기판 상에 배치된 제1 배향막과 상기 제1 전극 사이에 배치된 절연막의 총 막 두께를 D_B, 상기 층간 절연막의 막 두께를 D_C, 상기 제2 전극의 막 두께를 D_D로 한 경우에, D_A+D_B≤D_C+D_D가 성립하는 액정 표시 장치.