KR20020074228A - 하측면에 컨택이 마련된 반도체 소자 및 그 제조 방법 - Google Patents

하측면에 컨택이 마련된 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20020074228A
KR20020074228A KR1020027009937A KR20027009937A KR20020074228A KR 20020074228 A KR20020074228 A KR 20020074228A KR 1020027009937 A KR1020027009937 A KR 1020027009937A KR 20027009937 A KR20027009937 A KR 20027009937A KR 20020074228 A KR20020074228 A KR 20020074228A
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor device
metallization
base substrate
semiconductor chip
Prior art date
Application number
KR1020027009937A
Other languages
English (en)
Inventor
오스발트하인츠
파울루스슈테판
레흐너루돌프
아우부르거알베르트
랑디에트만
페츠마틴
베버미챌
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20020074228A publication Critical patent/KR20020074228A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 제1 주 표면 및 제1 주 표면에 대향된 제2 주 표면이 마련된 하우징을 구비하고, 그 하우징이 하나 이상의 반도체 칩을 에워싸는 반도체 소자에 관한 것이다. 반도체 칩은 제1 주 측면 상에 제1 금속화물을 구비한다. 반도체 칩의 제2 주 측면은 반도체 소자의 제2 주 표면에 닿는다. 반도체 칩의 제1 금속화물은 전기 도체를 경유하여 컨택에 접속되고, 그 컨택은 역시 하우징에 의해 에워싸이고 제2 주 표면에 닿는다. 또한, 반도체 칩은 제2 주 측면 상에 신호 전송용 제2 금속화물을 구비한다.

Description

하측면에 컨택이 마련된 반도체 소자 및 그 제조 방법{SEMICONDUCTOR COMPONENT WITH CONTACTS PROVIDED ON THE LOWER SIDE THEREOF, AND METHOD FOR PRODUCING THE SAME}
통상, 그러한 반도체 소자에서는 칩 캐리어로서의 금속 리드 프레임, 적층형(laminate) 리드 프레임, 또는 세라믹 리드 프레임 상에 반도체 칩이 조립된다. 이어서, 반도체 소자는 와이어 본딩(wire bonding) 기술, 아니면 플립 칩(flip chip) 기술로 접속되게 된다. 일반적으로, 반도체 칩은 이송 성형(transfer molding)을 사용한 압출에 의해 캡슐화된다. 반도체 소자의 하측면에는 소자의 컨택 결선 단자 또는 컨택 패드가 마련된다. 그러한 반도체 소자는 통상의 핀 결선 단자를 구비하지 않기 때문에, 소위 "리드리스 반도체 소자(leadless semiconductor component)" 및 "리드리스 칩 캐리어(leadless chip carrier: LCC)라고 지칭된다.
"리드리스 칩 반도체 소자"에 의하면, 인쇄 회로 기판 상을 면적을 동일하게 하면서도 종래의 소자에 비해 현저히 더 많은 수의 결선을 이룰 수 있다. 선택적으로, 결선의 수를 동일하게 하면서도 종래의 반도체 소자에 비해 현저히 더 작은 면적을 구현할 수 있는 동시에, 소자의 구조 높이가 보다 더 낮아지게 된다. 그로 인해, 특히 고주파 적용의 경우에는 반도체 소자의 신호 경로가 단축되고 구조 양식이 콤팩트해짐에 의한 장점이 얻어진다. 반도체 소자가 인쇄 회로 기판에 양호하게 접속되고 소자의 치수가 작아짐으로써, 기계적 부하 용량 및 인쇄 회로 기판 상에의 고정에 유리한 작용이 얻어지게 된다.
최대 10개의 컨택을 구비한 리드리스 하우징, 예컨대 소자 치수가 2 ㎜ 미만인 다이오드 또는 반도체 스위치의 경우, 반도체 칩용 캐리어로서는 주로 세라믹기판이 사용된다. 그러한 세라믹 기판은 스루홀 도금(throughhole plating)된다. 세라믹 기판과는 외면된 반도체 칩의 일측면 상에 마련되는 컨택 패드는 본딩 와이어에 의해 전기 접속된다. 이어서, 반도체 칩 및 본딩 와이어는 하우징 재료를 구비하게 된다. 세라믹 기판을 개별 반도체에 사용하는 것은 매우 높은 비용을 수반한다. 그러나, 그것은 반도체 칩의 크기 및 완성된 반도체 소자의 치수로 인해 금속 리드 프레임의 사용이 불가능하기 때문에 불가피하다.
유럽특허 공개공보 제 0 773 584 A2호로부터 금속 리드 프레임은 물론 세라믹 기판의 사용을 생략한 각종의 반도체 소자가 공지되어 있다. 그 문헌에 개시된 반도체 소자는 플라스틱 주물로 이뤄진 하우징을 구비하는데, 그 하우징은 반도체 칩을 에워싸고 반도체 소자의 주 표면 상에 컨택을 구비한다. 그 경우, 컨택은 플라스틱 하우징의 일부인 돌출부 상에 부착되거나, 아니면 간단한 금속화물의 형태로 하우징에 마련되는데, 후자의 경우에 컨택은 반도체 소자의 주 표면과 동일 평면에 넣어진다. 그 문헌에 개시된 반도체 소자는 제조 시에 부분적으로 매우 복잡한 공정 사이클을 필요로 하게 된다. 그러나, 개별 반도체를 제조하는데는 최대한으로 간단한 방법 단계, 저렴한 재료, 및 하우징 구조 형태가 요구된다.
본 발명은 제1 주 표면 및 제1 주 표면과 대향된 제2 주 표면이 마련된 하우징을 구비하고, 그 하우징이 하나 이상의 반도체 칩을 에워싸는 반도체 소자에 관한 것이다. 반도체 칩은 제1 주 측면 상에 제1 금속화물을 구비한다. 반도체 칩의 제2 주 측면은 반도체 소자의 제2 주 표면에 닿는다. 반도체 칩의 제1 금속화물은 전기 도체를 경유하여 컨택에 접속되는데, 그 컨택도 역시 하우징에 의해 에워싸이고 반도체 소자의 제2 주 표면에 닿는다.
본 발명은 예컨대 논리 반도체 소자 또는 고주파 반도체 소자에 적용될 수 있다. 또한, 본 발명은 예컨대 메모리 소자와 같은 다른 유형의 반도체 소자에도 아무런 문제가 없이 적용될 수 있다. 그러나, 본 발명은 반도체 소자가 소수의 컨택을 구비하는 저주파 또는 고주파 적용에 특히 적합하다. 그러한 적용례는 예컨대 반도체 스위치, 다이오드 등일 수 있다.
이하, 본 발명 및 그 장점을 첨부 도면에 의거하여 더욱 상세히 설명하기로 한다.
도 1a, 도 1b, 및 도 1c는 각각 아직 베이스 기판 상에 부착되어 있는 본 발명에 따른 반도체 소자의 횡 단면도이다.
도 2a 및 도 2b는 각각 도 1a 및 도 1b의 본 발명에 따른 반도체 소자의 평면도이다.
도 3a 및 도 3b는 각각 제2 금속화물 및 컨택 상에 땜납 층이 부착된 본 발명에 따른 반도체 소자의 횡 단면도이다.
도 4는 2개의 반도체 칩을 구비한 본 발명에 따른 반도체 소자의 횡 단면도이다.
도 5는 본 발명에 따른 다른 반도체 소자의 평면도이다.
도 6은 각종의 형식으로 에워싸는 플라스틱 하우징이 그 위에 부착된 베이스 기판의 횡 단면도이다.
도 7은 도 6의 베이스 기판의 평면도이다.
따라서, 본 발명의 목적은 최대한으로 간단하게 제조될 수 있고, 특히 개별 반도체에 사용하기 적합한 반도체 소자를 제공하는 것이다.
그러한 목적은 본 발명의 청구항 1의 특징에 의해 달성된다. 본 발명에 따른 반도체 소자의 제조 방법은 청구항 12에 기재되어 있다. 바람직한 구성은 종속 청구항들에 주어져 있다.
그러한 목적 달성을 위해, 제1 주 표면 및 제1 주 표면에 대향된 제2 주 표면이 마련된 하우징을 구비하고, 그 하우징이 하나 이상의 반도체 칩을 에워싸는 반도체 소자로서, 반도체 칩의 제1 주 측면 상에 제1 금속화물을 구비하고, 반도체 칩의 제2 주 측면이 반도체 소자의 제2 주 표면에 닿으며, 제1 금속화물이 전기 도체를 경유하여 컨택에 접속되되, 그 컨택이 역시 하우징에 의해 에워싸이고 제2 주 표면에 닿는 반도체 소자가 제공된다. 본 발명에 따르면, 반도체 칩은 제2 주 측면 상에 신호 전송용 제2 금속화물을 구비한다.
본 발명은 소위 "로우-핀 적용(low-pin application)"에 특히 적합한 매우 저렴하게 제조될 수 있는 저주파/고주파 적용용 반도체 소자를 제공한다.
상세히 후술되는 제조 방법에 의거하면, 본 발명에 따른 반도체 소자의 장점을 잘 이해할 수 있을 것이다. 제1 단계에서는 통상의 리드 프레임으로서 예컨대 구리, 합금, 또는 유기 재료로 이뤄질 수 있는 베이스 기판을 준비한다. 베이스 기판은 무단 스트립으로서 또는 줄지은 형태로 구성될 수 있다. 베이스 기판은 선행 가공을 필요로 하지 않는다. 즉, 베이스 기판은 스탬핑될 필요도 없고 사전에 성형될 필요도 없다. 따라서, 베이스 기판은 완전히 평탄하다. 다만, 일 구성에서는 베이스 기판에 돌출부를 마련하는 조치가 이뤄진다. 돌출부는 예컨대 엠보싱 공정에 의해 또는 에칭 기술에 의해 제조될 수 있다. 베이스 기판 상에는 후속 공정에서의 정렬에 사용될 수 있는 정렬 마크를 부착하는 것이 바람직하다. 그러한정렬 마크는 예컨대 레이저, 에칭, 엠보싱, 스탬핑, 또는 인쇄에 의해 부착될 수 있다.
다음 단계에서는 제1 주 측면 상에 제1 금속화물을, 그리고 제2 주 측면 상에 제2 금속화물을 각각 구비한 반도체 칩을 준비한다. 그 경우, 제1 금속화물은 컨택 패드의 형태로 반도체 칩 상에 형성될 수 있다. 제2 금속화물은 바람직한 구성에서는 하나 이상의 반도체 칩을 그 제2 주 측면 상에서 덮을 수 있다. 반도체 칩이 예컨대 다이오드 또는 반도체 스위치이면, 반도체 칩의 제2 주 측면은 활성 표면이 된다. 제2 금속화물은 배면 금속화물로서 지칭되기도 한다.
또 다른 단계에서는 하나 이상의 반도체 칩을 베이스 기판 상에 부착하되, 제2 금속화물과 베이스 기판이 서로 대면되도록 한다. 반도체 칩을 베이스 기판 상에 부착하는 것은 다이 본딩(die bonding)에 의해 구현될 수 있다. 그 경우, 다이 본딩은 합금화 단계에 의해 행해지는 것이 바람직하다. 그를 위해, 제2 금속화물인 금을 코팅하는 것이 유리하다. 합금화 대신에, 도전 접착제 또는 납땜 공정을 사용하여 하나 이상의 반도체 칩을 베이스 기판과 결합시킬 수도 있다. 베이스 기판이 돌출부를 구비하는 경우에는 하나 이상의 반도체 칩을 돌출부 상에 부착한다. 그 경우, 반도체 칩의 표면은 돌출부의 표면에 꼭 들어맞게 될 수 있다. 그러나, 그것은 반드시 필요한 것은 아니다. 반도체 칩이 돌출부를 넘어 돌출되는 동시에 돌출부가 반도체 칩의 그것보다 더 넓은 표면을 구비할 수도 있다.
다음 방법 단계는 하나 이상의 컨택을 베이스 기판 상에 부착하는 것을 포함한다. 그 경우, 컨택은 한편으로는 반도체 칩에 배속되고 다른 한편으로는 추후에반도체 소자의 결선 표면이 되는 지점에 위치되도록 배치된다. 반도체 칩에 배속되는 컨택은 하나 이상의 반도체 칩의 하나 이상의 측면 에지에 인접하게 배치되는 것이 바람직하다.
반도체 소자를 개별 반도체로서 구성할 경우, 반도체 소자는 10개까지의 컨택을 구비한다. 그러한 컨택은 일 실시예에서는 금으로 된 볼로서 이뤄질 수 있다. 그럴 경우, 통상의 와이어 본딩 장치에 의한 부착이 가능하게 된다. 선택적으로, 컨택은 반도체 박막으로서 구성될 수도 있다. 그 경우, 하나 이상의 반도체 칩과 반도체 박막을 베이스 기판 상에 고정시키는 기술을 동일한 형식으로 하는 것이 가능하게 된다. 반도체 칩과 반도체 박막은 후술되는 가공 단계에서 동일한 금속화물을 구비하게 될 수도 있다. 그러한 금속화물(땜납 층)은 예컨대 인쇄 회로 기판과의 간단하고도 양호한 결합을 이루는 역할을 한다. 또한, 반도체 박막은 금으로 된 볼에 비해 그 형태가 임의로 형성될 수 있다는 장점을 수반한다. 그러한 형태는 정방형인 것이 바람직한데, 그것은 그렇게 하면 컨택과 하나 이상의 반도체 칩 상의 제1 금속화물간의 접촉이 예컨대 본딩 와이어에 의해 매우 간단하게 이뤄질 수 있기 때문이다. 금으로 된 볼과는 대조적으로, 반도체 박막의 컨택은 본딩 와이어에 의해 부서지기 쉬운 상태로 되지 않을 수 있다.
하나 이상의 컨택을 베이스 기판 상에 부착한 후, 다음 제조 단계에서는 하나 이상의 컨택과 제1 금속화물간을 전기 접속시킨다. 그러한 접속은 통상의 본딩 와이어에 의해 행해질 수 있다. 본 발명에 따른 반도체 소자가 하우징 내에 다수의 반도체 칩을 포함하게 될 경우에는 2개 이상의 반도체 칩의 제1 금속화물을 서로 전기 접속시키는 것을 고려할 수 있다. 그럴 경우, 간단하게 멀티 칩 모듈이 제조될 수 있다.
베이스 기판이 돌출부를 구비하는 경우에는 컨택을 금으로 된 볼 또는 반도체 박막의 형태로 부착할 필요가 없게 되는데, 그것은 돌출부 그 자체가 컨택을 형성하기 때문이다. 그러한 "컨택 돌출부"는 베이스 기판의 원하는 지점에 이미 존재하고 있다. 즉, 본딩 와이어를 "컨택 돌출부" 상에 직접 부착할 수 있게 된다.
다음 방법 단계는 바람직하게는 플라스틱 주물로 이뤄진 하우징을 부착하는 단계를 포함하는데, 그러한 하우징은 예컨대 이송 성형에 의해 부착된다. 하우징은 하나 이상의 반도체 칩 및 그에 배속된(즉, 전기 접속된) 하나 이상의 컨택을 에워싸도록 형성된다. 베이스 기판 상에는 다수의 상이한 반도체 소자에 포함된 다수의 반도체 칩이 부착되기 때문에, 성형체의 형태는 개별 반도체 칩을 에워싸거나, 줄지은 형태로 배치된 반도체 칩을 단일의 하우징 내에 에워싸거나, 격자 형태로 배치된 반도체 칩을 하우징 내에 에워싸도록 될 수 있다. 플라스틱 주물로서는 통상의 듀로플라스틱(duroplastic) 또는 열가소성 플라스틱 중의 임의의 것이 사용될 수 있다.
다음 방법 단계에서는 반도체 소자의 제조를 위해 베이스 기판을 완전히 제거한다. 베이스 기판의 제거는 습식 화학적으로, 플라즈마 에칭에 의해, 연마에 의해, 또는 절삭 가공에 의해 행해질 수 있다. 베이스 기판의 제거는 이제 제2 주 표면에 닿는 제2 금속화물 및 하나 이상의 반도체 칩을 구비하게 되는 반도체 소자의 제2 주 표면이 드러날 때까지 행해진다. 기판이 돌출부를 구비한 경우에는 베이스 기판의 제거를 하우징에 도달됨으로써 종료하여 돌출부가 하우징 내에 남겨지도록 한다. 이어서, 하우징의 제2 주 측면과 동일 평면에 넣어진 제2 금속화물 및 컨택 상에 땜납 층을 부착한다. 그러한 땜납 층은 예컨대 금 확산 저지 층(gold diffusion stop layer) 또는 납땜에 적합한 층으로서 형성될 수 있다.
최종 단계에서는 반도체 소자를 예컨대 레이저에 의해, 프레이즈반 절삭에 의해, 톱질 절단에 의해, 또는 워터 제트(water jet)에 의해 낱개로 만든다. 주물에 의해 에워싸인 반도체 칩은 베이스 기판의 제거 전에 고정 부착되었음이 자명하다. 그러한 고정은 시판 중인 UV 포일에 의해, 진공 척 상에서, 또는 성형체 그 자체에 의해 행해질 수 있다.
도 1a에는 본 발명에 따른 반도체 소자가 (개질 처리 층(Ag, Pd 등)을 구비하거나 구비하지 않는)) 베이스 기판(11)을 제거하기 전에 그 베이스 기판(11) 상에 놓여 있는 것이 도시되어 있다. 베이스 기판(11) 상에는 제1 금속화물(7) 및 제 2 금속화물(8)을 구비한 반도체 칩(4)이 부착된다. 그 경우, 제2 금속화물(8)은 베이스 기판(11)과 직접 접촉된다. 반도체 칩(4)의 우측면 에지에 인접하여, 금으로 된 볼로서 구성된 컨택(10)이 베이스 기판(11) 상에 부착된다. 컨택(10)과 반도체 칩(4)의 컨택 패드인 제1 금속화물(7)간의 전기 접속은 본딩 와이어(9)에 의해 이뤄진다. 반도체 칩(4) 및 컨택(10)은 예컨대 이송 성형에 의해 베이스 기판(11) 상에 부착되는 하우징(1)에 의해 에워싸인다.
도 1b는 원칙적으로 도 1a와 동일한 배치를 나타내고 있다. 다만, 도 1b는 금으로 된 볼(10) 대신에, 금속화물(13)에 의해 베이스 기판(11)과 결합된 반도체 박막(10)이 마련된다는 점에서 도 1a와 상이하다. 그 경우, 금속화물(13) 및 반도체 칩의 제2 금속화물(8)은 동일한 재료로 이뤄짐으로써 반도체 칩(4) 및 반도체박막(10)이 단일의 방법 단계로 부착될 수 있도록 하는 것이 바람직하다.
도 1a 및 도 1b에 도시된 반도체 소자에서 중요한 사실은 제2 금속화물뿐만 아니라 컨택(10)이 베이스 기판(11)과 직접 접촉된다는 것이다. 베이스 기판(11)을 예컨대 에칭 공정에 의해 제거한 후에는 제2 금속화물(8) 및 컨택(10)이 반도체 소자(1)의 제2 주 표면(3)과 동일 평면에 놓여지게 된다. 그것은 도 3a 및 도 3b로부터 잘 알 수 있는데, 그들 도면에서는 제2 금속화물(8) 및 컨택(10)이 이미 땜납 층을 구비하여 반도체 소자와 예컨대 인쇄 회로 기판과의 전기 접속을 공지의 형식대로 구현할 수 있도록 되어 있다. 그러나, 땜납 층의 부착은 반드시 필요한 것은 아니다. 납땜 접촉은 고온 주석 도금에 의해서도 이뤄질 수 있다.
도 1c에서는 반도체 칩(4)이 돌출부 상에 부착되어 있는데, 그 돌출부는 본 실시예에서 반도체 칩(4)의 크기에 꼭 들어맞고 엠보싱에 의해 제조된다. 본딩 와이어(9)는 컨택(10)으로서의 역할을 하는 돌출부(16) 상에 직접 부착된다. 그 경우, 돌출부(16)는 최대한으로 반도체 소자의 제2 주 표면(3)까지 닿아서 베이스 기판의 제거 후에 외측으로부터 접촉될 수 있는 컨택도 생성되도록 할 필요가 있다. 본 도 1c에서는 돌출부가 반도체 소자의 제2 주 표면(3)까지 닿아 있지 않다. 그 때문에, 베이스 기판의 제거 시에 돌출부의 일부(즉, 제2 주 표면(3)까지 닿는 부분)를 함께 제거하여 평탄한 표면이 생성되도록 한다(도 3c를 참조).
도 1d로부터 알 수 있는 바와 같이, 돌출부(16)는 제2 주 표면으로부터 에칭 기술에 의해 제조될 수도 있다. 그 반면에, 기판의 다른 주 표면은 평탄하다. 도 1d에 도시된 바와 같이, 반도체 칩은 측 방향으로 돌출부를 넘어 돌출될 수 있다.그것은 양쪽에서 그와 같이 될 수도 있다.
도 2a, 도 2b, 및 도 2c는 도 1a, 도 1b, 및 도 1c에 따른 본 발명의 반도체 소자의 평면도를 각각 나타낸 것이다. 본 실시예에서는 반도체 칩(4)이 2개의 컨택 패드(제1 금속화물(7))를 각각 구비한다. 그러한 컨택 패드는 본딩 와이어(9)를 경유하여 컨택(10)에 접속된다. 도 2a로부터 알 수 있는 바와 같이, 여기에서는 금으로 된 볼로서 구성된 컨택(10)은 원형의 형태를 취한다. 그 반면에, 도 2b의 컨택(10)은 정방형으로 구성된다. 원칙적으로, 반도체 박막(12)은 고려될 수 있는 임의의 형태로 형성될 수 있다. 도 2c에서는 반도체 박막(12)이 정방형을 취한다. 특히, 정방형으로 구성하는 것은 본딩 와이어(9)로 하여금 반도체 박막(12)의 표면에 간단하게 접속될 수 있게끔 한다.
물론, 제1 금속화물(7)의 컨택 패드의 수는 도 1 내지 도 3에 도시된 실시예와는 다를 수도 있다. 본 발명에 따른 반도체 소자는 비록 전적인 것은 아니지만 로우 핀 배치(low-pin arrangement)에 특히 적합하다. 로우 핀 배치는 반도체 칩(4)의 인근에 배치되는 10개까지의 컨택(10)을 포함한다. 그 경우, 컨택(10)은 예컨대 반도체 칩의 외측 에지를 따라 배치될 수 있다.
도 4는 본 발명에 따른 반도체 소자의 다른 실시예를 나타낸 것이다. 그러한 반도체 소자는 서로 나란히 배치된 2개의 반도체 칩(4, 4')을 구비한다. 2개의 반도체 칩(4, 4')은 제1 금속화물(7, 7') 및 제2 금속화물(8, 8')을 각각 구비한다. 그 경우, 제2 금속화물(8, 8')은 반도체 소자(1)의 제2 주 표면(3)과 동일 평면에 닿는다. 제1 금속화물(7, 7')의 컨택 패드는 본딩 와이어(9, 9')를 경유하여컨택(10, 10')에 각각 접속된다. 그 컨택(10, 10')도 역시 반도체 소자(1)의 제2 주 표면(3)에 닿는다. 그 경우, 제2 금속화물(8, 8') 및 컨택(10, 10')은 땜납 층(14)에 의해 각각 덮인다. 본 실시예에서는 반도체 칩(4, 4')의 컨택 패드(7, 7')가 본딩 와이어(9'')를 경유하여 각각 서로 접속된다. 즉, 반도체 칩(4, 4')은 신호를 서로 교환할 수 있다. 그러나, 반도체 칩(4, 4')간의 전기 접속이 이뤄지지 않고 그 반도체 칩(4, 4')이 단지 하우징 내에 수납되기만 하는 것도 생각할 수 있다. 또한, 선택적 구성 형태에서는 다수의 반도체 칩이 반도체 소자(1)에 마련될 수 있다.
도 5는 본 발명에 따른 반도체 소자의 또 다른 실시예의 평면도를 나타낸 것이다. 본 실시예에서는 반도체 칩(4)이 6개의 컨택 패드(7)를 구비하는데, 그 컨택 패드(7)는 반도체 칩(4)의 제1 주 측면 상에서 제1 금속화물을 형성한다. 각각의 컨택 패드(7)는 본딩 와이어(9)를 경유하여 컨택(10)에 접속되고, 그 컨택(10)은 여기에서는 반도체 박막(12)으로서 구성된다. 원칙적으로, 컨택(10)의 간격(A)은 임의로 변경될 수 있다. 마찬가지로, 컨택 패드(7)와 그에 각각 배속된 컨택(10)간의 간격(L)도 임의로 변경될 수 있다. 본 발명에 따른 반도체 소자는 그 제조 방법에 의해 컨택으로 하여금 반도체 칩에 대해 매우 융통성이 있게 될 수 있게끔 한다. 즉, 원칙적으로 각각의 임의의 "피치 간격"이 세팅될 수 있게 된다.
도 6 및 도 7은 각종의 구성으로 하우징(1)이 부착된 베이스 기판(11)을 각각 나타낸 것이다. 그 도면에서는 베이스 기판(11) 상에 다수의 반도체 칩 및 그에 배속된 컨택이 규칙적인 배열로, 예컨대 격자의 형태로 부착되어 있다. 도 6의좌측 반쪽에서 알 수 있는 바와 같이, 반도체 칩 및 그에 배속된 컨택(도시를 생략)을 몰딩에 의해 에워쌀 경우에 각각의 배치물을 개별적으로 성형할 수 있다. 다른 한편으로, 도 6의 중앙에 도시된 바와 같이 일렬로 배치된 반도체 칩을 단일의 하우징(1) 내에 수납하는 것도 생각할 수 있다. 마찬가지로, 격자내에 배치된 반도체 칩이 단지 하나의 하우징(1)에 수납될 수 있다. 따라서, 전술된 양자의 경우에는 반도체 소자를 낱개로 만들기 전에 그것을 포일에 의해 고정시킬 필요가 없다. 고정은 성형체 그 자체에 의해 이뤄진다. 레이저 절단에 의해 패키지의 각각의 임의의 외형을 얻을 수도 있는데, 그것은 기판 상에서의 양호한 공간 활용을 보장하게 된다.
본 발명은 특히 개별 반도체에 사용될 수 있는 반도체 소자를 저렴하게 제조할 수 있게끔 한다. 선행 기술로부터 공지된 재료를 반도체 소자 그 자체 및 베이스 기판에 사용하는 것이 가능하다. 특히, 본 발명에 따른 방안은 전술된 바와 같이 베이스 기판의 처리, 예컨대 금속화, 스탬핑, 또는 엠보싱을 필요로 하지 않을 수 있다는 장점을 수반한다. 레이아웃, 즉 컨택을 반도체 칩에 대해 배치하는 것이 매우 융통성이 있게 행해질 수 있다. 따라서, 베이스 기판은 전혀 변경될 필요가 없다. 또한, 베이스 기판 상에는 매우 높은 소자 밀도가 구현될 수 있는데, 그것은 개개의 반도체 소자간에는 단지 톱질 절단, 레이저 절단, 워터 제트, 또는 프레이즈반 궤간을 위한 폭만이 제공되면 되기 때문이다.
또한, 본 발명은 멀티 칩 반도체 소자는 물론 단일 칩 반도체 소자를 구현한다. 단일 칩을 제조할 것인지 아니면 멀티 칩 모듈을 제조할 것인지는 하우징의부착 시에야 비로소 결정된다. 베이스 기판의 수정도 역시 불필요하다. 양측이 금속화된 반도체 칩을 사용함으로써, 수직의 집적 개별 반도체의 사용이 가능하게 된다. 그와 같이 하여, 반도체 칩의 치수 및 그에 따른 전체의 반도체 소자의 치수를 매우 작게 할 수 있다. 칩 크기가 0.3 x 0.3 x 0.14 ㎜인 경우, 하우징 치수는 예컨대 0.8 x 0.5 x 0.4 ㎜이다.

Claims (21)

  1. 제1 주 표면(2) 및 제1 주 표면(2)에 대향된 제2 주 표면(3)이 마련된 하우징(1)을 구비하고, 그 하우징(1)은 하나 이상의 반도체 칩(4)을 에워싸며, 반도체 칩(4)의 제1 주 측면(5) 상에 제1 금속화물(7)을 구비하고, 반도체 칩(4)의 제2 주 측면(6)은 반도체 소자의 제2 주 표면(3)에 닿으며, 제1 금속화물(7)은 전기 도체(9)를 경유하여 컨택(10)에 접속되되, 그 컨택(10)이 역시 하우징(1)에 의해 에워싸이고 제2 주 표면(3)에 닿는 반도체 소자에 있어서,
    하나 이상의 반도체 칩(4)은 제2 주 측면(6) 상에 신호 전송용 제2 금속화물(8)을 구비하는 것을 특징으로 하는
    반도체 소자.
  2. 제1항에 있어서,
    제2 금속화물(8) 및 컨택(10)은 제2 주 표면(3)과 동일 평면에 넣어지는 것을 특징으로 하는
    반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    하우징(1)은 플라스틱 주물로 이뤄지는 것을 특징으로 하는
    반도체 소자.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    컨택(10)은 금으로 된 볼로서, 반도체 박막(12)으로서, 또는 금속 도체로서 구성되는 것을 특징으로 하는
    반도체 소자.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    전기 도체(9)는 본딩 와이어인 것을 특징으로 하는
    반도체 소자.
  6. 선행 항들 중의 어느 한 항에 있어서,
    제2 금속화물(8)은 하나 이상의 반도체 칩(4)을 그 제2 주 측면(3) 상에서 완전히 덮는 것을 특징으로 하는
    반도체 소자.
  7. 선행 항들 중의 어느 한 항에 있어서,
    제1 금속화물(7)은 반도체 칩(4)의 컨택 패드로 형성되고, 각각의 컨택 패드는 전기 도체(9)를 경유하여 하나 이상의 컨택(10)에 접속되는 것을 특징으로 하는
    반도체 소자.
  8. 선행 항들 중의 어느 한 항에 있어서,
    2개 이상의 반도체 칩(4, 4')의 제1 금속화물(7, 7')은 서로 전기 접속되는 것을 특징으로 하는
    반도체 소자.
  9. 선행 항들 중의 어느 한 항에 있어서,
    제1 반도체 칩(4)에 배속된 컨택(7)은 하나 이상의 반도체 칩(4)의 하나 이상의 측면 에지의 인근에 배치되는 것을 특징으로 하는
    반도체 소자.
  10. 선행 항들 중의 어느 한 항에 있어서,
    반도체 소자는 10개까지의 컨택(10)을 구비하는 것을 특징으로 하는
    반도체 소자.
  11. 선행 항들 중의 어느 한 항에 있어서,
    컨택(10) 및 제2 금속화물(8) 상에는 땜납 층(14)이 부착되는 것을 특징으로 하는
    반도체 소자.
  12. a) 베이스 기판(11)을 준비하는 단계,
    b) 제1 및 제2 금속화물(7, 8)을 구비한 하나 이상의 반도체 칩(4)을 준비하는 단계,
    c) 하나 이상의 반도체 칩(4)을 베이스 기판(11) 상에 부착하되, 제2 금속화물(8)과 베이스 기판(11)이 서로 대면되도록 하는 단계,
    d) 하나 이상의 컨택(10)을 베이스 기판(11) 상에 부착하는 단계,
    e) 하나 이상의 컨택(10)과 제1 금속화물(7)간의 전기 접속을 이루는 단계,
    f) 하나 이상의 반도체 칩(4) 및 그에 배속된 컨택(10)을 에워싸도록 하우징(1)을 부착하는 단계, 및
    g) 베이스 기판(11)을 제거하는 단계를 포함하는 것을 특징으로 하는 제1 항내지 제11항 중의 어느 한 항에 따른
    반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    베이스 기판(11)으로서 반도체 칩(4) 및/또는 컨택(10)의 지점에서 돌출된 금속 도체를 사용하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    베이스 기판을 에칭에 의해 제거하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    하우징(1)에 도달되어 반도체 칩(4) 및/또는 컨택(10)의 지점에 있는 돌출부(16)가 하우징에 의해 에워싸이는 즉시 에칭 단계를 종료하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  16. 제12항 내지 제15항 중의 어느 한 항에 있어서,
    반도체 칩(4)의 제2 금속화물(8) 및 컨택(10)을 화학적 또는 전기 화학적 침착에 의해 또는 고온 주석 코팅에 의해 개질 처리하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  17. 제12항 내지 제16항 중의 어느 한 항에 있어서,
    반도체 칩(4)을 격자 형태로 베이스 기판(11) 상에 배치하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    하우징(1)으로 하여금 개별 반도체 칩(4) 또는 일렬로 서로 나란히 배치된 다수의 반도체 칩(4) 또는 격자형으로 배치된 다수의 반도체 칩(4)을 각각 에워싸도록 하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  19. 제12항 내지 제18항 중의 어느 한 항에 있어서,
    반도체 소자를 낱개로 만드는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  20. 제12항 내지 제19항 중의 어느 한 항에 있어서,
    베이스 기판(11)은 구리, 합금, 또는 유기 재료로 이뤄지는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  21. 제12항 내지 제20항 중의 어느 한 항에 있어서,
    반도체 칩(4)의 부착 전에 레이저, 에칭, 엠보싱, 스탬핑, 또는 인쇄에 의해 부착되는 정렬 마크(15)를 베이스 기판(11)에 마련하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
KR1020027009937A 2000-02-02 2001-01-31 하측면에 컨택이 마련된 반도체 소자 및 그 제조 방법 KR20020074228A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10004410.7 2000-02-02
DE2000104410 DE10004410A1 (de) 2000-02-02 2000-02-02 Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
PCT/DE2001/000386 WO2001057924A1 (de) 2000-02-02 2001-01-31 Halbleiterbauelement mit an der unterseite befindlichen kontakten und verfahren zur herstellung

Publications (1)

Publication Number Publication Date
KR20020074228A true KR20020074228A (ko) 2002-09-28

Family

ID=7629490

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027009937A KR20020074228A (ko) 2000-02-02 2001-01-31 하측면에 컨택이 마련된 반도체 소자 및 그 제조 방법

Country Status (6)

Country Link
US (2) US20030015774A1 (ko)
EP (1) EP1269539A1 (ko)
JP (2) JP2003522416A (ko)
KR (1) KR20020074228A (ko)
DE (1) DE10004410A1 (ko)
WO (1) WO2001057924A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949816B2 (en) * 2003-04-21 2005-09-27 Motorola, Inc. Semiconductor component having first surface area for electrically coupling to a semiconductor chip and second surface area for electrically coupling to a substrate, and method of manufacturing same
US7173336B2 (en) 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
DE10147376B4 (de) * 2001-09-26 2009-01-15 Infineon Technologies Ag Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben
DE10148042B4 (de) 2001-09-28 2006-11-09 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung
US20030143327A1 (en) * 2001-12-05 2003-07-31 Rudiger Schlaf Method for producing a carbon nanotube
US7112816B2 (en) * 2002-04-12 2006-09-26 University Of South Flordia Carbon nanotube sensor and method of producing the same
US20040022943A1 (en) * 2002-04-12 2004-02-05 Rudiger Schlaf Carbon nanotube tweezer and a method of producing the same
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE10308928B4 (de) * 2003-02-28 2009-06-18 Siemens Ag Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements
DE10334578A1 (de) * 2003-07-28 2005-03-10 Infineon Technologies Ag Chipkarte, Chipkartenmodul sowie Verfahren zur Herstellung eines Chipkartenmoduls
TWI253161B (en) * 2004-09-10 2006-04-11 Via Tech Inc Chip carrier and chip package structure thereof
WO2006079865A1 (en) * 2005-01-27 2006-08-03 Infineon Technologies Ag Semiconductor package and method of assembling the same
WO2006090199A1 (en) * 2005-02-28 2006-08-31 Infineon Technologies Ag Semiconductor package, a panel and methods of assembling the same
DE112005003629T5 (de) * 2005-07-06 2008-06-05 Infineon Technologies Ag IC-Baugruppe und Verfahren zur Herstellung einer IC-Baugruppe
DE102005046583A1 (de) 2005-09-28 2007-03-29 Eppendorf Ag Laborvorrichtung zur gleichzeitigen Durchführung von Reaktionen in einer Mehrzahl von Proben
US7524775B2 (en) 2006-07-13 2009-04-28 Infineon Technologies Ag Method for producing a dielectric layer for an electronic component
US7872350B2 (en) * 2007-04-10 2011-01-18 Qimonda Ag Multi-chip module
JP4842879B2 (ja) 2007-04-16 2011-12-21 信越ポリマー株式会社 基板収納容器及びそのハンドル
US7955901B2 (en) 2007-10-04 2011-06-07 Infineon Technologies Ag Method for producing a power semiconductor module comprising surface-mountable flat external contacts
US8155534B2 (en) 2008-06-30 2012-04-10 Alcatel Lucent Optical modulator for higher-order modulation
KR101248163B1 (ko) * 2009-09-10 2013-03-27 엘지전자 주식회사 이면 접합형 태양 전지 및 그 제조 방법
US8675802B2 (en) * 2011-03-02 2014-03-18 Yasser Ragab Shaban Method and apparatus of deactivating explosives and chemical warfare with high-energy neutrons generated from deuterium tritium fusion reaction
WO2013006209A2 (en) * 2011-07-03 2013-01-10 Eoplex Limited Lead carrier with thermally fused package components

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS598363A (ja) * 1982-07-06 1984-01-17 Toshiba Corp 半導体装置
KR910001419B1 (ko) * 1987-03-31 1991-03-05 가부시키가이샤 도시바 수지봉합형 집적회로장치
JPS6482555A (en) * 1987-09-24 1989-03-28 Mitsubishi Electric Corp Semiconductor device
JPH01308058A (ja) * 1988-06-06 1989-12-12 Hitachi Ltd 電子装置
US5049979A (en) * 1990-06-18 1991-09-17 Microelectronics And Computer Technology Corporation Combined flat capacitor and tab integrated circuit chip and method
FR2665574B1 (fr) * 1990-08-03 1997-05-30 Thomson Composants Microondes Procede d'interconnexion entre un circuit integre et un circuit support, et circuit integre adapte a ce procede.
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
US5563446A (en) * 1994-01-25 1996-10-08 Lsi Logic Corporation Surface mount peripheral leaded and ball grid array package
JP3074264B2 (ja) * 1997-11-17 2000-08-07 富士通株式会社 半導体装置及びその製造方法及びリードフレーム及びその製造方法
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
JPH09148492A (ja) * 1995-11-17 1997-06-06 Murata Mfg Co Ltd 電子部品パッケージ装置
JP2842355B2 (ja) * 1996-02-01 1999-01-06 日本電気株式会社 パッケージ
US5977613A (en) * 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
JPH09286971A (ja) * 1996-04-19 1997-11-04 Toray Dow Corning Silicone Co Ltd シリコーン系ダイボンディング剤、半導体装置の製造方法および半導体装置
JP3500015B2 (ja) * 1996-09-25 2004-02-23 三洋電機株式会社 半導体装置及びその製造方法
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP3420473B2 (ja) * 1997-04-30 2003-06-23 東レ・ダウコーニング・シリコーン株式会社 シリコーン系接着性シート、その製造方法、および半導体装置
JP3165078B2 (ja) * 1997-07-24 2001-05-14 協和化成株式会社 表面実装部品の製造方法
JPH1167809A (ja) * 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 半導体装置
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP3355142B2 (ja) * 1998-01-21 2002-12-09 三菱樹脂株式会社 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
US6455923B1 (en) * 1999-08-30 2002-09-24 Micron Technology, Inc. Apparatus and methods for providing substrate structures having metallic layers for microelectronics devices
TW423133B (en) * 1999-09-14 2001-02-21 Advanced Semiconductor Eng Manufacturing method of semiconductor chip package

Also Published As

Publication number Publication date
DE10004410A1 (de) 2001-08-16
EP1269539A1 (de) 2003-01-02
US20030015774A1 (en) 2003-01-23
US20060014326A1 (en) 2006-01-19
JP2005252278A (ja) 2005-09-15
WO2001057924A1 (de) 2001-08-09
JP2003522416A (ja) 2003-07-22

Similar Documents

Publication Publication Date Title
KR20020074228A (ko) 하측면에 컨택이 마련된 반도체 소자 및 그 제조 방법
US6452278B1 (en) Low profile package for plural semiconductor dies
US7176062B1 (en) Lead-frame method and assembly for interconnecting circuits within a circuit module
KR100294719B1 (ko) 수지밀봉형 반도체장치 및 그 제조방법, 리드프레임
US6429508B1 (en) Semiconductor package having implantable conductive lands and method for manufacturing the same
US8034664B2 (en) Method of fabricating passive device applied to the three-dimensional package module
US5311407A (en) Printed circuit based for mounted semiconductors and other electronic components
KR100300665B1 (ko) 수지밀봉형반도체장치와거기에사용되는회로부재및수지밀봉형반도체장치의제조방법
US8659146B2 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
KR20040030297A (ko) 리드 프레임, 그 리드 프레임의 제조 방법, 및 반도체 장치
KR20050039833A (ko) 기판 기반 비몰드형 패키지
KR20050103234A (ko) 멀티-다이 반도체 패키지
WO2009010716A1 (en) Semiconductor chip package with bent outer leads
US20120097430A1 (en) Packaging substrate and method of fabricating the same
US20050158917A1 (en) Manufacturing method for resin sealed semiconductor device
US20130017652A1 (en) Method of manufacturing a semiconductor device package with a heatsink
US7056764B2 (en) Electronic sensor device and method for producing the electronic sensor device
US9786515B1 (en) Semiconductor device package and methods of manufacture thereof
JP3466354B2 (ja) 半導体装置
US20020076852A1 (en) Method for manufacturing a component which is encapsulated in plastic, and a component which is encapsulated in plastic
KR100192845B1 (ko) 기판상에 전극 패턴을 형성하는 방법과 그를 이용한 모듈 패키지
KR100384335B1 (ko) 반도체패키지와 그 제조방법
KR200159861Y1 (ko) 반도체 패키지
JP2002237559A (ja) 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法
KR200179418Y1 (ko) 반도체패캐이지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application