KR20020070110A - 질화물막의 제조방법 - Google Patents

질화물막의 제조방법 Download PDF

Info

Publication number
KR20020070110A
KR20020070110A KR1020020009900A KR20020009900A KR20020070110A KR 20020070110 A KR20020070110 A KR 20020070110A KR 1020020009900 A KR1020020009900 A KR 1020020009900A KR 20020009900 A KR20020009900 A KR 20020009900A KR 20020070110 A KR20020070110 A KR 20020070110A
Authority
KR
South Korea
Prior art keywords
nitride film
group iii
iii nitride
film
lower region
Prior art date
Application number
KR1020020009900A
Other languages
English (en)
Other versions
KR100508141B1 (ko
Inventor
시바타도모히코
다나카미츠히로
아사이게이이치로
오다오사무
Original Assignee
니뽄 가이시 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니뽄 가이시 가부시키가이샤 filed Critical 니뽄 가이시 가부시키가이샤
Publication of KR20020070110A publication Critical patent/KR20020070110A/ko
Application granted granted Critical
Publication of KR100508141B1 publication Critical patent/KR100508141B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명에 따르면, CVD 법에 의한 에피택셜 성장을 통해 Alx1Gax2Inx3N (x1 + x2 + x3 = 1, 0.5 ≤x1 ≤1.0)의 조성을 갖는 하부 영역을 형성하고, 이어서 CVD 법에 의한 에피택셜 성장을 통해 Aly1Gay2Iny3N (y1 + y2 + y3 = 1, 0 ≤y1 ≤x1-0.1)의 조성을 갖는 상부 영역을 형성한다. 이로써, 소정의 Ⅲ족 질화물막을 상부 영역과 하부 영역으로 분할하는 경계면은 Al 함량의 차가 10 원자% 이상이 되게 형성된다.

Description

질화물막의 제조 방법{METHOD FOR FABRICATING A NITRIDE FILM}
본 발명은 질화물막의 제조 방법에 관한 것이며, 더 상세하게는 발광 다이오드 또는 고속 IC칩 등과 같은 반도체 소자의 하지막으로서 사용할 수 있는 Ⅲ족 질화물막의 제조 방법에 관한 것이다.
Ⅲ족 질화물막은 발광 다이오드 등을 구성하는 광자 소자용 반도체막으로서 이용되고 있으며, 최근에는 예컨대, 휴대 전화에 사용되는 고속 IC칩을 구성하는 전자 소자용 반도체막으로서 많은 주목을 받고 있다.
일반적으로, 이러한 Ⅲ족 질화물막은 MOCVD법에 의해 제조된다. 구체적으로 보면, Ⅲ족 질화물막이 그 위에 형성되어지는 기판을 소정의 반응기에 설치된 서셉터 상에 셋팅한 후, 서셉터 내부에 또는 서셉터 외부에 마련된 히터를 이용하여 1000℃ 이상으로 가열한다. 그 후, 원료 가스가 캐리어 가스와 함께 상기 반응기에 도입되어 기판 상에 공급된다.
기판 상에서, 원료 가스는 열화학 반응을 통해 구성 원소로 분해되고, 이들 구성 원소가 반응하여 기판 상에 바람직한 Ⅲ족 질화물막이 침적되고 제조된다.
Ⅲ족 질화물막의 격자 상수는 상기 Ⅲ족 질화물막 자체의 조성에 의해 크게 영향을 받는다. 따라서, Ⅲ족 질화물막의 조성이 선택되면, 기판과 Ⅲ족 질화물막 간의 격자 상수의 차가 커져서, 기판과 Ⅲ족 질화물막 간의 경계에 다수의 미스핏전위(misfit dislocation)가 생성된다.
이러한 경우, 만약 상기 Ⅲ족 질화물막 상에 다른 Ⅲ족 질화물막이 에피택셜 성장된다면, 미스핏 전위가 전파되므로 에피택셜 성장막에 약 1010/cm2의 밀도로 다량의 전위가 생성된다. 그 결과, 에피택셜 성장막의 결정성이 열화되어, 전기적 특성 및 광학적 특성이 열화될 수 있다.
상기 문제점을 해결하기 위해, 기판 상에 SiO2로 이루어진 패터닝된 마스크를 제조하고 이 마스크 상에 소정의 Ⅲ족 질화물막을 가로 방향으로 에픽택셜 성장시키는 것 등이 시도되었다. 이 경우, 기판과 질화물막 간의 계면으로부터 발생된 미스핏 전위는 마스크 상에서 수직으로 전파되지 않고 가로방향으로 전파된다. 그 결과, 마스크 상에서 실전위(threading dislocation) 밀도가 감소된다.
그러나, 패터닝된 마스크를 제조할 때, 에칭 작업을 포함하는 포토리소그래피 공정이 요구되므로, Ⅲ족 질화물막의 전체 제조 공정이 복잡해진다.
본 발명의 목적은 전위 밀도가 낮은 Ⅲ족 질화물막을 용이하게 제조할 수 있는 방법을 제공하는 것이다.
도 1은 본 발명에 따른 Ⅲ족 질화물막의 제조 방법을 설명하기 위한 도면이며,
도 2는 본 발명에 따라 제조된 Ⅲ족 질화물막을 하지막(하지층)으로서 이용하는 반도체 발광 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : Ⅲ족 질화물막
2 : 경계면
3 : Ⅲ족 질화물막의 하부 영역
4 : Ⅲ족 질화물막의 상부 영역
10 : 반도체 발광 소자
11 : 기판
12 : 하지층
13 : 제1 도전층
14 : 제1 클래딩층
15 : 발광층
16 : 제2 클래딩층
17 : 제2 도전층
상기 목적을 달성하기 위하여, 본 발명은
Alx1Gax2Inx3N (x1 + x2 + x3 = 1, 0.5 ≤x1 ≤1.0)의 조성을 갖는 하부 영역을 형성하는 단계와,
Aly1Gay2Iny3N (y1 + y2 + y3 = 1, 0 ≤y1 ≤x1-0.1)의 조성을 갖는 상부 영역을 형성하는 단계
를 포함하고, 이로써 소정의 Ⅲ족 질화물막을 Al 함량의 차가 10 원자% 이상이 되는 상부 영역과 하부 영역으로 분할하는 경계면이 형성되는 Ⅲ족 질화물막의 제조 방법에 관한 것이다.
본원의 발명자는 SiO2로 이루어진 패터닝된 마스크를 이용하지 않는 용이한 제조 공정을 통해 전위 밀도가 낮은 Ⅲ족 질화물막을 얻는 것을 열심히 연구하였다. 그 결과, Ⅲ족 질화물막에 상기 경계면을 형성함으로써 Ⅲ족 질화물막의 전위 밀도가 감소될 수 있고, 이로써 Ⅲ족 질화물막의 결정성이 향상될 수 있다는 것을 발견하였다.
도 1은 본 발명에 따른 Ⅲ족 질화물막의 제조 방법의 예시도이다. 도 1에 도시된 Al성분을 포함하는 Ⅲ족 질화물막(1)에는 경계면(2)이 형성되어, 상기 Ⅲ족 질화물막은 2개의 영역(3, 4)으로 분할된다. 상부 영역(4)의 Al함량은 하부 영역(3)의 Al함량에 비해 10 원자% 이상 낮다. 본원에서 하부 영역(3)의 Al함량은 50 원자% 이상으로 설정되어 있다. 이 경우, 상기 Al함량은 Ⅲ족 질화물막 내에 있는 모든 Ⅲ족 원소에 포함된 양으로서 정의된다.
Ⅲ족 질화물막(1)은 소정의 기판(도시 생략) 상에 제조되고, 이로써 격자 상수의 큰 차로 인한 상기 기판 및 Ⅲ족 질화물막(1) 간의 미스핏 전위와, 기판에 포함된 전위로부터 기원하는 다량의 전위가 생성된다.
그러나, Ⅲ족 질화물막에서의 전위의 전파는 경계면(2)에 의해 억제될 수 있다. 따라서, 다량의 전위가 Ⅲ족 질화물막(1)에서 전파된다면, 이들은 경계면(2) 너머로 전파될 수 없어, 단지 하부 영역(3) 내에 또는 경계면(2)에 잔류한다. 그 결과, Ⅲ족 질화물막의 전위 밀도는 상부 영역(4)에서 감소될 수 있다.
그 결과, Ⅲ족 질화물막(1) 상부 영역(4)의 결정성이 개선될 수 있다. 따라서, 만약 상부 영역(4)에 소정의 기능이 미리 부가된다면, Ⅲ족 질화물막(1)은 완전히 소정의 반도체막으로서 이용될 수 있다.
특히, Ⅲ족 질화물막(1)은 반도체 발광 소자(예컨대, 발광 다이오드) 또는 고속 IC칩 등과 같은 반도체 소자의 하지막으로서 이용되는 것이 바람직하다. 이 경우, 결정성이 우수한 Ⅲ족 질화물막(1)의 상부 영역(4) 상에 다른 반도체층이 형성되므로, 이 반도체층의 결정성이 향상될 수 있다. 그 결과, 반도체 소자의 고속 응답성 또는 발광 효율이 현저히 개선될 수 있다.
본 발명을 더 잘 이해하려면, 첨부 도면을 참조하라.
이하, 본 발명을 도면을 참조로 상세히 기술하겠다. 본 발명의 Ⅲ족 질화물막의 제조 방법에서는, Ⅲ족 질화물막에 경계면이 형성되어 두께 방향으로 2개의 영역으로 분할된다. 분할된 하부 영역의 조성은 Alx1Gax2Inx3N (x1 + x2 + x3 = 1)으로, 분할된 상부 영역의 조성은 Aly1Gay2Iny3N (y1 + y2 + y3 = 1)으로 정의된다. 또한, 관계식 0.5 ≤x1 ≤1.0 , 0 ≤y1 ≤x1-0.1을 만족시킬 필요가 있다. 또한, 관계식 0.7 ≤x1 ≤1.0 , 0 ≤y1 ≤x1-0.5을 만족시킬 필요가 있다. 이 경우, 상기경계면에 의하여 전위의 전파가 보다 효과적으로 억제될 수 있어, 경계면의 상부 영역의 전위 밀도가 대폭 감소될 수 있다.
전술한 바와 같이, 하부 영역은 그 조성이 Alx1Gax2Inx3N (x1 + x2 + x3 = 1, 0.5 ≤x1 ≤1.0)이고 1100℃ 이상에서 제조되는 것이 바람직하다. 이 경우, Ⅲ족 질화물막의 하부 영역에 있는 나사형 전위 및 혼합형 전위가 효과적으로 소실되어, Ⅲ족 질화물막의 상부 영역의 전위 밀도도 또한 보다 효과적으로 개선될 수 있다.
또한, 이 경우 Ⅲ족 질화물막 하부 영역의 결정화도(結晶化度)는 (002) 반사면에서 X-선 요동곡선(X-ray rocking curve)의 반치전폭(FWHM)이 최대 90″(초)로 향상될 수 있어, 상부 영역의 결정화도 역시 저온에서 형성된 버퍼층을 이용하여 제조된 통상의 Ⅲ족 질화물막에 비해 개선될 수 있다.
Ⅲ족 질화물막의 하부 영역 제조 온도의 상한값은 한정되는 것은 아니지만, 1250℃로 설정되는 것이 바람직하다. 만약 상한값이 1250℃를 초과한 온도로 설정된다면, 전위는 더 이상 소실될 수 없으며, 특히 Ⅲ족 질화물막의 상부영역의 결정성은 표면 거칠기로 인해 열화된다.
Ⅲ족 질화물막은 Al 원료 가스, 질소 원료 가스 및 그 밖의 원료 가스(예컨대, Ga 원료 가스 등)를 이용하는 MOCVD 방법에 의해 바람직하게는 1100℃ 이상의 온도에서 제조된다. 하부 영역을 형성할 때는 Al 원료 가스의 공급량이 더 크게 설정되고, 상부 영역을 형성할 때는 Al 원료 가스의 공급량이 더 작게 설정되어, 상부 영역의 Al 함량이 하부 영역의 Al 함량보다 10 원자% 이상 더 작게 설정된다.
전술한 제조 방법에 따르면, 10 원자% 이상의 Al 함량의 차로 Ⅲ족 질화물막을 하부 영역과 상부 영역으로 단계적으로 분할하는 경계면이 필연적으로 형성된다.
전술한 바에 따르면, 상기 경계면에 의해 전위의 전파가 억제되어, 상부 영역의 전위 밀도가 하부 영역의 1/5 정도로 감소될 수 있으며, 구체적으로는 최대 108~ 1010/cm2까지 감소될 수 있다.
그 결과, Ⅲ족 질화물막 상부 영역의 결정화도는 (002) 반사면에서 X-선 요동곡선의 반치전폭(FWHM)이 최대 300초로 향상될 수 있어, 저온에서 형성된 버퍼층을 이용하여 제조된 통상의 Ⅲ족 질화물막에 비해 현저히 개선될 수 있다.
도 2는 전술한 바와 같은 제조 방법에 따라 제조된 Ⅲ족 질화물막을 하지막(하지층)으로서 이용하는 반도체 발광 소자의 단면도이다.
도 2에 도시된 반도체 발광 소자(10)는 기판(11)과, 본 발명의 제조 방법에 따라 제조된 하지층(12)과, 예컨대 n-AlGaN으로 이루어진 제1 도전층(13)을 포함한다.
또한, 반도체 발광 소자(10)는 제1 도전층(13) 상에 있어서, 예컨대 n-AlGaN으로 이루어진 제1 클래딩층(14)과, 예컨대 i-AlGaN으로 이루어지고 상기 제1 클래딩층(14) 위에 형성되는 발광층(15)과, 예컨대 p-AlGaN으로 이루어지고 상기 발광층(15) 위에 형성되는 제2 클래딩층(16)과, 예컨대 p-AlGaN으로 이루어지고 상기 제2 클래딩층(16) 위에 형성되는 제2 도전층(17)을 포함한다.
제1 도전층(13)의 일부는 노출되어 있고, 이 노출된 표면에는 예컨대 Al/Ti로 이루어진 n형 전극(18)이 마련되어 있다. 또한, 제2 도전층(17)에는 예컨대Au/Ni로 이루어진 p형 전극(19)이 마련되어 있다.
전술한 바에 따르면, 하지층(12)은 본 발명의 제조 방법에 따라 제조되므로, 하지층(12)의 표면층의 결정성이 향상된다. 그에 따라, 도전층, 클래딩층 및 발광층의 결정성도 또한 향상되므로, 반도체 발광 소자의 발광 효율도 향상될 수 있다.
반도체 발광 소자의 도전층 또는 클래딩층 등과 같은 각 층은 잘 공지된 MOCVD법으로 제조될 수 있다.
이하, 실시예를 참조로 본 발명을 구체적으로 설명한다.
(실시예)
C면 사파이어 단결정 기판을 채택하고, 이를 MOCVD 장치의 석영 반응기(quartz reactor) 내에 설치된 서셉터 상에 흡인 고정한 후, 이 서셉터에 설치된 히터를 이용하여 1200℃ 까지 가열했다.
그 후, Al 원료 가스로서 트리메틸 알루미늄(TMA)과 질소 원료 가스로서 암모니아(NH3)를 수소 캐리어 가스와 함께 TMA/NH3= 0.5sccm/350sccm의 유량비로 기판에 도입 및 공급하여, 60분 동안의 에픽택셜 성장을 통해 두께가 1㎛인 AlN막(하부 영역)을 형성하였다.
이 AlN막을 투과 전자 현미경(TEM)으로 관찰하여 보니 AlN막의 전위 밀도는 1010/cm2이었으며, X-선 회절에 의해 조사해보니 AlN막의 반치전폭은 (002) 반사면에서 약 50초 이었다.
그 후, 기판의 온도를 1200℃에서 1050℃로 변경하고, Ga 원료 가스인 트리메틸갈륨(TMG)을 TMA 가스 및 NH3가스와 함께 TMA/TMG/NH3= 0.1sccm/0.9sccm/ 3000sccm의 유량비로 도입하여, 60분 동안의 에픽택셜 성장을 통해 두께가 2㎛인 Al0.1Ga0.9N막(상부 영역)을 형성하였고, 이로써 AlN막과 Al0.1Ga0.9N막으로 구성된 Ⅲ족 질화물막을 형성하였다.
이 Al0.1Ga0.9N막을 투과 전자 현미경으로 관찰하여 보니 그 전위 밀도는 109/cm2이었으며, X-선 회절에 의해 조사해 보니 Al0.1Ga0.9N막의 반치전폭은 (002) 반사면에서 약 150초 이었다.
(비교예)
C면 사파이어 단결정 기판을 서셉터에 셋팅하고, 서셉테에 설치된 히터에 의해 600℃로 가열하였다. 그 후, TMA, TMG 및 NH3를 기판 상에 도입 및 공급하여, 두께가 약 200Å인 버퍼층을 형성하였다. 그 후, 기판의 온도를 600℃에서 1050℃로 변경하고, 동일한 Al0.1Ga0.9N막을 2㎛의 두께로 형성하여, 버퍼층 및 Al0.1Ga0.9N막으로 이루어진 Ⅲ족 질화물막을 형성하였다.
이 Al0.1Ga0.9N막을 투과 전자 현미경으로 관찰하여 보니 그 전위 밀도는 2 ×1010/cm2이었으며, X-선 회절에 의해 조사해 보니 Al0.1Ga0.9N막의 반치전폭은 (002) 반사면에서 약 350초 이었다.
실시예와 비교예로부터 분명한 바와 같이, 실시예에서 최종 Ⅲ족 질화물막의상부 영역의 Al0.1Ga0.9N막에서 전위 밀도는 비교예의 1/5 또는 그 이하 정도로 낮으며, 실시예에서 상부 영역의 Al0.1Ga0.9N막의 결정화도는 비교예의 것보다 더 향상된다.
따라서, 본 발명에 따라 제조된 실시예의 Ⅲ족 질화물막이 반도체 발광 소자의 하지막으로서 이용된다면, Ⅲ족 질화물막 상에 형성된 각종 반도체층의 결정성이 향상될 수 있고, 이로 인해 반도체 발광 소자의 발광 효율 등과 같은 성능이 향상될 수 있다. 이와 유사하게, 실시예의 Ⅲ족 질화물막이 고속 IC칩의 하지막으로서 이용된다면, Ⅲ족 질화물막 상에 형성된 각종 반도체층의 결정성이 향상될 수 있고, 이로 인해 IC칩의 응답성 등과 같은 성능이 향상될 수 있다.
본 발명은 전술한 실시예와 관련하여 상세히 기술되었지만 본 발명은 이에 한정되는 것이 아니며, 본 발명의 범위를 벗어나지 않는 모든 변형 및 수정이 가능하다.
이상 설명한 바와 같이, 본 발명에 따르면 전위 밀도가 낮고, 그에 따라 결정성이 양호한 Ⅲ족 질화물막을 용이하게 형성할 수 있다. 따라서, Ⅲ족 질화물막이 소정의 반도체 소자의 하지막으로서 이용된다면, 이 소자의 결정성이 전체적으로 향상되어 그 성능이 향상될 수 있다.

Claims (11)

  1. Alx1Gax2Inx3N (x1 + x2 + x3 = 1, 0.5 ≤x1 ≤1.0)의 조성을 갖는 하부 영역을 형성하는 단계와,
    Aly1Gay2Iny3N (y1 + y2 + y3 = 1, 0 ≤y1 ≤x1-0.1)의 조성을 갖는 상부 영역을 형성하는 단계
    를 포함하고, 이로써 소정의 Ⅲ족 질화물막을 Al 함량의 차가 10 원자% 이상이 되는 상부 영역과 하부 영역으로 분할하는 경계면이 형성되는 것인 Ⅲ족 질화물막의 제조 방법.
  2. 제1항에 있어서, 상기 하부 영역은 1100℃ 이상에서 MOCVD법으로 생성되는 것인 제조 방법.
  3. 제2항에 있어서, 상기 하부 영역은 1100℃ 내지 1250℃ 에서 생성되는 것인 제조 방법.
  4. 제2항에 있어서, 상기 하부 영역의 X-선 요동곡선에서 반치전폭(半値全幅)은 90초 이하인 것인 제조 방법.
  5. 제1항에 있어서, 상기 Ⅲ족 질화물막의 Al 함량은 그 두께 방향으로 단계적으로 변화되는 것인 제조 방법.
  6. 제1항에 있어서, 상기 상부 영역의 전위 밀도는 상기 하부 영역의 전위 밀도의 1/5 정도인 것인 제조 방법.
  7. 제1항에 있어서, 상기 상부 영역의 X-선 요동곡선에서 반치전폭은 300초 이하인 것인 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에서 정의된 제조 방법에 따라 제조된 Ⅲ족 질화물막을 포함하는 반도체 소자용 하지막.
  9. 제8항에서 정의된 반도체 소자용 하지막을 포함하는 반도체 소자.
  10. 제1항 내지 제7항 중 어느 한 항에서 정의된 제조 방법에 따라 제조된 Ⅲ족 질화물막을 포함하는 반도체 발광 소자용 하지막.
  11. 제10항에서 정의된 반도체 발광 소자용 하지막을 포함하는 반도체 발광 소자.
KR10-2002-0009900A 2001-02-27 2002-02-25 질화물막의 제조방법 KR100508141B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001053188A JP4001262B2 (ja) 2001-02-27 2001-02-27 窒化物膜の製造方法
JPJP-P-2001-00053188 2001-02-27

Publications (2)

Publication Number Publication Date
KR20020070110A true KR20020070110A (ko) 2002-09-05
KR100508141B1 KR100508141B1 (ko) 2005-08-11

Family

ID=18913692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0009900A KR100508141B1 (ko) 2001-02-27 2002-02-25 질화물막의 제조방법

Country Status (4)

Country Link
US (1) US6706620B2 (ko)
JP (1) JP4001262B2 (ko)
KR (1) KR100508141B1 (ko)
TW (1) TWI221637B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3795771B2 (ja) 2001-06-13 2006-07-12 日本碍子株式会社 Ｅｌｏ用ｉｉｉ族窒化物半導体基板
JP3831322B2 (ja) * 2001-12-25 2006-10-11 日本碍子株式会社 Ｉｉｉ族窒化物膜の製造方法、エピタキシャル成長用基板、ｉｉｉ族窒化物膜、ｉｉｉ族窒化物素子用エピタキシャル基板、及びｉｉｉ族窒化物素子
JP4823466B2 (ja) * 2002-12-18 2011-11-24 日本碍子株式会社 エピタキシャル成長用基板および半導体素子
JP2008205221A (ja) * 2007-02-20 2008-09-04 Furukawa Electric Co Ltd:The 半導体素子
KR101933230B1 (ko) * 2012-08-10 2018-12-27 엔지케이 인슐레이터 엘티디 반도체 소자, ｈｅｍｔ 소자, 및 반도체 소자의 제조 방법
CN103236480B (zh) * 2013-04-28 2016-01-20 华灿光电股份有限公司 一种发光二极管的外延片及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3604205B2 (ja) 1995-09-18 2004-12-22 日亜化学工業株式会社 窒化物半導体の成長方法
JPH11103134A (ja) 1997-09-29 1999-04-13 Fujitsu Ltd 半導体装置の製造方法
TW398084B (en) * 1998-06-05 2000-07-11 Hewlett Packard Co Multilayered indium-containing nitride buffer layer for nitride epitaxy
JP2000228535A (ja) 1999-02-08 2000-08-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子およびその製造方法
US6133589A (en) * 1999-06-08 2000-10-17 Lumileds Lighting, U.S., Llc AlGaInN-based LED having thick epitaxial layer for improved light extraction
JP2001230447A (ja) 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US6495894B2 (en) 2000-05-22 2002-12-17 Ngk Insulators, Ltd. Photonic device, a substrate for fabricating a photonic device, a method for fabricating the photonic device and a method for manufacturing the photonic device-fabricating substrate
US6534797B1 (en) * 2000-11-03 2003-03-18 Cree, Inc. Group III nitride light emitting devices with gallium-free layers

Also Published As

Publication number Publication date
JP2002261019A (ja) 2002-09-13
JP4001262B2 (ja) 2007-10-31
TWI221637B (en) 2004-10-01
US6706620B2 (en) 2004-03-16
US20020155649A1 (en) 2002-10-24
KR100508141B1 (ko) 2005-08-11

Similar Documents

Publication Publication Date Title
JP5095064B2 (ja) シリコン基板上に堆積された窒化物層を有する半導体フィルムおよびその製造方法
JPH11145516A (ja) 窒化ガリウム系化合物半導体の製造方法
CN106098871B (zh) 一种发光二极管外延片的制备方法
JPH11145514A (ja) 窒化ガリウム系半導体素子およびその製造方法
KR100682272B1 (ko) 질화물계 기판 제조 방법 및 이에 따른 질화물계 기판
KR100508141B1 (ko) 질화물막의 제조방법
KR100571225B1 (ko) 질화물계 화합물 반도체의 성장방법
JP4535935B2 (ja) 窒化物半導体薄膜およびその製造方法
JP3946976B2 (ja) 半導体素子、エピタキシャル基板、半導体素子の製造方法、及びエピタキシャル基板の製造方法
JP2004296701A (ja) エピタキシャル基板ならびに半導体装置および窒化物系半導体の結晶成長方法
JP4172444B2 (ja) 窒化ガリウム系化合物半導体の製造方法
JP2003218045A (ja) Ｉｉｉ族窒化物膜の製造方法
JP2005020026A (ja) 窒化ガリウム系化合物半導体及び半導体基板
US20050136564A1 (en) Method of laterally growing GaN with indium doping
EP1235282B1 (en) Method of fabricating a III-nitride film and corresponding III-nitride film
JP4884157B2 (ja) 窒化物半導体の製造方法
JP2005020025A (ja) 窒化ガリウム系化合物半導体及び半導体基板
JP4170269B2 (ja) Ｉｉｉ族窒化物膜の製造方法
JP2004014674A (ja) 半導体構造
JP2005093914A (ja) Ｉｉｉ−ｖ族系窒化物半導体素子およびその製造方法
JP4425871B2 (ja) Ｉｉｉ族窒化物膜の製造用下地膜の製造方法
CN117810328A (zh) 发光二极管外延片及其制备方法、发光二极管
JP2005060227A (ja) 窒化ガリウム系化合物半導体及び半導体基板
KR20050032297A (ko) 고온 완충층을 이용한 질화물 반도체 에피층 성장 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130719

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140721

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170720

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180719

Year of fee payment: 14