KR20020062462A - 실리콘 박막 결정화 방법 - Google Patents

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Abstract

본 발명은 결정 필터링 기법을 사용하여 박막트랜지스터의 활성층을 결정화시키는 방법에 관한 것이다. 종래의 금속 유도 측면 결정화(MILC) 방법에 의하면 비정질 실리콘 박막을 다결정 실리콘 박막으로 결정화 시킬 수 있다. 본 발명의 결정 필터링 기법을 이용하면 MILC 소스에서 진행되는 결정화의 한 성분만을 필터링하여 비정질 실리콘 박막을 단결정화 시킬 수 있으므로 박막트랜지스터의 전자 이동도, 누설 전류 등의 전기적 특성을 종래의 다결정 실리콘 활성층을 사용하는 경우에 비하여 획기적으로 개선시킬 수 있다.

Description

실리콘 박막 결정화 방법 {METHOD FOR CRYSTALLIZING SILICONE LAYER}
본 발명은 액정 디스플레이 장치(Liquid Crystal Display : LCD), 유기 발광 표시 소자(Organic Light Emitting Diode : OLED) 및 3D 초고집적 반도체 소자등에 사용되는 박막 트랜지스터(Thin Film Transistor)에 관련된 것으로 특히 박막 트랜지스터의 소스, 드레인 및 채널을 형성하는 활성층(Active Layer)을 결정 필터링 기법에 의하여 결정화시키는 방법에 관한 것이다. 본 발명에 의하면 MIC 소스 금속에 의하여 유도된 MILC(Metal Induced Lateral Crystallization)에 의하여 결정화되는 다결정 영역에서 일정 방향의 결정 성분만을 필터링하여 박막트랜지스터의 활성층을 단결정 실리콘(Single Crystalline Silicon)으로 결정화 시킬 수 있다.
액정 디스플레이에 사용되는 비정질 실리콘 박막 트랜지스터는 통상 유리 혹은 석영 등의 기판에 게이트 전극을 형성하고 게이트 산화막, 비정질(Amorphous) 실리콘 및 n형 비정질 실리콘을 증착시키고 소스 및 드레인을 형성한 뒤 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은통상 유리 등의 기판상에 화학 증기 증착(Chemical Vapor Deposition : CVD) 방법을 사용해서 형성하게 되는데 이러한 방법으로 형성된 활성층은 비정질 실리콘이기 때문에 ~1cm2/Vs 이하의 낮은 전자 이동도(Electron Mobility)를 갖는다. 박막 트랜지스터 액정 디스플레이 장치가 점차 소형화가 요구되고 개구율이 점차 감소하는 추세에 따라 구동 IC를 화소 트랜지스터와 동시에 형성하는 기술이 요구되고 있다. 이를 위해 비정질 실리콘을 열처리하여 다결정 실리콘층으로 결정화하는 기술이 사용되고 있다. 다결정 실리콘 박막 트랜지스터는 유리 혹은 석영 등의 기판에 비정질 실리콘을 증착하고 다결정화 시킨 뒤, 게이트 산화막 및 게이트 전극을 형성하고 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 일반적으로 다결정 박막 트랜지스터의 전자 이동도는 ~100cm2/Vs 의 값을 가지고 이를 이용하여 액정 디스플레이에 사용되는 구동 IC를 화소 트랜지스터와 같은 기판상에 집적하여 사용한다. 다결정 실리콘 박막 트랜지스터의 특성을 결정하는 가장 중요한 변수는 다결정 실리콘의 내부에 포함된 결정입계(Crystal Grain Boundary)의 숫자 및 형상이다. 다결정 실리콘 내부의 결정입계의 숫자나 형상에 따라서 다결정 박막 트랜지스터의 전자 이동도나 문턱 전압(Threshold Voltage)의 값이 크게 달라지게 된다. 다결정 박막 트랜지스터는 활성층으로 사용되는 다결정 실리콘 내에 필연적으로 결정입계가 포함되어 있기 때문에 단결정 실리콘의 전자 이동도인 800cm2/Vs에 비해 매우 작은 전자이동도를 나타내고, 소자와 소자간의 비균일성이 발생할 확률이 높아진다. 따라서 다결정 실리콘 박막 트랜지스터를 이용해서 액정 디스플레이를 제작했을 경우 구동 IC와 화소 트랜지스터까지는 동시에 같은 기판상에 형성시킬 수 있으나 단결정에 비해 훨씬 작은 전자 이동도로 인해 액정 표시 소자의 콘트롤러, DAC, 클럭 발생기 등을 기판상에 형성시킬 수 없다. 또한 액정 표시 장치 내의 소자와 소자 사이의 비균일도 증가로 인해 화면 품위의 저하 및 생산성의 감소가 나타나게 된다. 따라서 단결정 실리콘 소자와 동일한 특성을 갖고 균일한 소자 특성을 확보하기 위해서 비정질 실리콘을 이용해서 단결정 실리콘 박막을 형성하는 기술이 사용되고 있다.
액정 표시 소자용 박막 트랜지스터에 사용되는 단결정 실리콘 트랜지스터를 얻기 위해 여러 가지 방법이 제안되었다. 연속 측면 고상화(Sequential Lateral Solidification: SLS)는 비정질 실리콘에 쉐브론 모양의 마스크를 통과한 레이저(Laser)를 실리콘에 주사하여 비정질 실리콘을 결정화 시키면서 국부적인 영역에 단결정 실리콘을 형성하는 기술이다. SLS법은 레이저광의 주사를 정교하게 제어하는데 기술적인 곤란이 따르고 국부적으로 형성되는 단결정 실리콘막내에 다결정 실리콘 결정입계의 혼입이 빈번하기 때문에 균일한 특성의 단결정 실리콘 박막을 얻는데 한계가 있다. 또한 한번에 한장 씩의 기판만이 가공될 수 있기 때문에 고온로에서 일시에 배치 가공을 하는 경우보다 생산성이 떨어진다. 연속 입계 고상화(Continuous Grain Solidification: CGS)법은 니켈, 팔라듐, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입해서 200~500℃의 저온에서도 비정질 실리콘을 결정화시켜서 단결정에 가까운 결정입계의 방향성이 유사한 결정화된 실리콘 박막을 얻는 기술이다. CGS법은 결정화된 실리콘 박막 내에 비정질 실리콘의 결정화에 촉매제(Catalyst)로 사용된 금속 실리사이드 성분이 존재하기 때문에 이를 제거하기 위한 재열처리 공정이 필요한 게터링(Gettering) 공정을 진행해야 하는 단점이 있고, 본질적으로 CGS법에 의해 형성된 실리콘 박막이 단결정이 아니기 때문에 단결정에 비해서는 특성이 떨어진다.
최근에 이러한 종래의 비정질 실리콘 결정화 방법들의 단점을 극복한 방법으로 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속 전파하면서 순차적으로 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization : MILC)현상을 이용하여 실리콘 박막을 결정화 시키는 방법이 제안되었다.(S.W. Lee et al., IEEE Electron Device Letter, 17(4), p.160, 1996 참조) 이러한 MILC 법을 이용할 경우 비정질 실리콘층을 결정화 시키기 위해 사용된 금속 성분이 활성층 영역에는 거의 잔류하지 않기 때문에 잔류 금속 성분에 의한 전류 누설 및 기타 전기적 특성의 열화가 없다는 장점이 있다. 또한 MILC 현상을 이용하는 경우에 300℃내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(Furnace)를 이용해서 기판의 손상 없이 여러 장의 기판을 동시에 결정화 시킬 수 있는 장점이 있다.
도 1a 내지 도 1d는 MIC 및 MILC 현상을 이용해서 박막 트랜지스터의 활성층을 구성하는 실리콘층을 결정화 시키는 종래 기술의 공정을 도시하는 단면도이다. 도 1a와 같이 비정질 실리콘층이 버퍼층(도시되지 않음)이 형성되어 있는 절연 기판(100)상에 증착되고, 포토리소그래피에 의하여 비정질 실리콘을 패터닝하여 활성층(10)이 형성된다. 게이트 절연층(11) 및 게이트 전극(12)이 통상의 방법을 사용하여 활성층 위에 형성된다. 도 1b와 같이 게이트 전극을 마스크로 사용하여 기판 전체를 불순물로 도핑하여 활성층의 소스 영역(10S) 및 드레인 영역(10D)을 형성한다. 도 1c에서 보는 바와 같이 게이트 전극과 게이트 전극 주변의 소스 및 드레인 영역이 덮이도록 포토리지스트(13)를 형성하고 기판 및 포토리지스트 전체 표면에 금속층(14)을 증착시킨다. 금속층은 니켈을 20Å 정도의 두께로 증착시켜 형성하는 것이 바람직하다. 도 1d에서 보는 바와 같이 포토리지스트를 제거하고 기판 전체를 300oC 내지 500oC의 온도에서 열처리하면 잔류된 금속층 바로 아래의 소스 및 드레인 영역에서는 소스 금속이 비정질실리콘에 접촉하거나 주입되어 실리콘을 직접 결정화 시키는 MIC 현상에 의하여 결정화되고(MIC 영역), 소스 및 드레인 영역 중 금속층이 덮여 있지 않은(metal-offset) 부분과 게이트 전극 아래의 채널 영역(10C) 에서는 MIC 영역으로부터 유도되는 MILC 현상에 의하여 결정화가 유도된다(MILC 영역). 도 1a 내지 도 1d에 도시된 기술에서 포토리지스트를 게이트 전극 양측의 소스 및 드레인 영역까지 덮도록 형성하는 이유는 채널 영역과 소스, 게이트 영역의 경계면까지 금속층이 증착되는 경우에는 이들 경계면과 채널 영역 내에 MIC 현상에 의하여 유입된 금속 성분이 잔류하여 채널 영역의 전류 누설과 동작 특성을 저하시키는 문제가 발생하기 때문이다. 채널 영역을 제외한 소스 및 드레인 영역은 잔류 금속 성분에 의하여 동작에 큰 지장을 받지 않으므로 채널 영역에서 약 0.01-5μm 이상 떨어진 소스 및 드레인 영역은 MIC 현상에 의하여 결정화 시키고 채널영역 및 채널 주변 영역에 대하여만 MILC 현상에 의한 결정화를 유도하여결정화 시간을 단축시킨다.
도 2a 및 도 2b는 종래의 MIC 및 MILC 기법에 의해 박막 트랜지스터를 제작했을 때의 결정질의 투과 전자 현미경 사진이고 도 2c는 사진의 결정화 상태를 개략화된 그림이다. 금속 촉매재가 존재하는 MIC 영역은 다결정 실리콘 형태로 결정화가 진행되고, MILC에 의해 결정화된 MILC 영역은 도 2b에 나타난 바와 같이 동일한 방향으로 성장하는 몇 개의 결정립(crystal grain)을 포함하면서 도 2c에 나타난 바와 같이 수개의 결정립계를 포함하는 다결정 실리콘 박막의 형태로 결정화가 진행된다. 이 경우에 통상 2~20μm 정도의 크기를 갖는 활성층을 형성하는 결정화된 실리콘층은 한 개 이상에서 수개의 결정립계를 포함하게 되므로 전자 이동도의 열화와 소자와 소자간의 비균일성이 나타나게 된다. 따라서, MILC에 의하여 결정화된 폴리실리콘을 활성층으로 하는 박막트랜지스터의 성능을 더욱 높이기 위하여는 비정질실리콘을 MILC를 통하여 단결정실리콘으로 결정화시킬 수 있는 기술이 요구되어 왔다.
본 발명은 비정질 실리콘의 금속 유도 측면 결정화법(MILC)에 의하여 생성된 다결정의 결정 문제점을 극복하기 위하여 MILC 결정화 단계에서 비정질 실리콘을 직접 단결정화 시키는 방법을 제공한다. 구체적으로 본 발명은 비정질 실리콘의 금속 유도 측면 결정화법(MILC)에 결정 필터링 기법을 적용하여 저온에서 비정질 실리콘을 단결정화 하는 방법을 제공한다.
이러한 목적을 달성하기 위하여 본 발명은 절연체의 기판 위에 형성된 실리콘 박막 위에 MIC(Metal Induced Crystallization) 방법을 이용하여 원하는 영역에 결정립(crystal seed)을 형성하고, MILC(Metal Induced Lateral Crystallization) 현상을 이용하여 MIC 영역으로부터 측면 영역으로 결정을 성장시키고 이 결정들 중에서 일부 혹은 한 개만의 결정을 필터링(filtering) 해 냄으로써 그 이후의 영역에서는 필터링 된 결정만이 계속적인 결정 성장을 이룰 수 있도록 한다. 그리하여 필터 영역 이후의 영역에서는 단결정 실리콘 박막이 형성되게 된다. 이때 MILC 영역 이외의 영역에서는 결정립 생성이나 성장이 이루어 질 수 없도록 결정 성장 조건을 제한하면 수십 내지 수백 μm에 이르는 넓은 영역에 단결정 실리콘 박막을 형성시킬 수 있으며 이를 TFT (Thin Film Transistor)와 같은 반도체 소자의 제조 영역으로 사용하게 된다.
본 발명은 비정질 실리콘 박막의 결정화 온도를 낮추기 위하여 Ni 등과 같은 MIC 유도 금속을 결정립 성장 소스로서 사용하나, MIC를 유도하기 위하여 사용된 금속이 실리콘 박막에 잔류하여 반도체 특성을 저해하는 문제가 있는 MIC 영역이 아닌 MILC 영역에 단결정 실리콘 박막을 형성함으로써 MIC 유도 금속이 반도체 소자의 성능을 저해하는 문제가 발행하지 않도록 한다.
또한, 본 발명은 상기한 비정질 실리콘의 저온 단결정화 방법에 의해 제조된 단결정 실리콘 박막을 포함하는 박막트랜지스터를 제공하는 것을 목적으로 한다. 본 발명은 유리, 석영, 실리콘 등의 기판 위에 TFT와 같은 반도체 소자를 형성하기 위하여 기판의 변형 온도 이하에서 비정질 실리콘층의 결정화 공정을 진행한다.따라서, 본 발명의 공정을 이용하면 LCD나 OLED와 같은 표시소자의 스위칭 및 구동 소자를 구성하는 박막트랜지스터를 직접 기판 상에서 형성시킬 수 있다. 또한 본 발명의 방법을 3D 고집적 반도체 소자의 제작에 사용하면 비교적 고온으로 열처리하여 결정화도을 향상시켜 특성이 우수한 반도체 소자을 제작할 수 있다.
도 3a 및 도 3b, 도 4a 및 도 4b는 비정질 실리콘층이 결정 필터링 기법을 이용한 MILC에 의하여 단결정화되는 과정을 보여준다. 도 3a 및 도 3c는 MIC 소스로서 Ni을 사용하여 도면 우측으로부터 좌측으로 MILC에 의한 결정화가 진행되는 과정을 보여주는데 도 3a는 비정질 실리콘을 520oC에서 30시간 열처리한 후에 얻은 광학현미경의 암시야 상이다. 사진에서 보듯이 필터 채널(32)의 오른쪽 영역에서 MILC에 의한 결정화가 진행되어 다결정 실리콘 영역(31)이 형성되고 필터 채널의 왼쪽 영역에서도 MILC가 진행되어 다결정 실리콘이 아닌 단결정 실리콘을 포함하는 영역(32)이 형성되어 나가는 것을 볼 수 있다. 이러한 현상이 발생하는 이유는 도 2b 및 도 2c에서 볼 수 있듯이 MILC에 의하여 다결정화된 영역의 결정 성장 선단에서는 침상 단결정립이 성장하는 것을 볼 수 있다. 이러한 침상 단결정립이 불규칙한 방향으로 성장이 지속되면 MILC 영역에 다결정 실리콘이 형성되게 된다. 도 3a와 같이 필터 채널(32)의 폭을 다결정 실리콘 영역(31) 내에 형성된 다결정 실리콘 결정이 1개 이상 통과할 수 없도록 조절하게 되면 채널 좌측의 영역에서는 필터 채널을 통과한 단결정이 전체 영역 내에서 성장하여 단결정 영역을 형성하게 되는 것이다. 필터 채널을 통과한 단결정 성장은 수백 μm 이상까지도 성장이 가능한데,도 4a 및 도 4b는 도 3a 및 도3b의 상태에서 추가로 15시간을 더 열처리한 경우의 모습이다. 도면의 우측에는 MIC 소스 금속으로서 니켈이 형성되었던 영역(34)가 보인다. 필터 채널 좌측의 MILC 영역(33)에는 도 3에 보이는 비정질 영역이 모두 단결정화 되어 있고, 좌측으로의 단결정 성장도 수백 μm 이상에 이르고 있음을 알 수 있다. 보통 반도체 소자에서 활성층의 영역은 수십에서 수백 μm 이하이므로 본 발명에서 형성시킨 단결정 영역으로 충분히 소자를 제작할 수 있으며 이러한 방식으로 제작된 소자는 기존의 다결정 실리콘 박막으로 제작된 소자보다 훨씬 향상된 특성을 보이게 된다.
도 5a는 MILC에 의하여 박막트랜지스터의 활성층을 다결정 실리콘층으로 만드는 종래의 기술을 보여주고, 도 5b는 활성층의 채널 영역 및 주변부가 도 5a의 결정화 방법에 의하여 결정화된 상태를 도시한다. 소스 영역(51) 및 드레인 영역(52)에 MIC 현상을 유도하는 금속층을 증착시키고, 게이트 전극(53) 아래의 채널 영역과 게이트 주변의 금속 오프셋(metal offset) 영역(54)에는 MIC 소스 금속이 증착되지 않는다. 이 상태에서 활성층을 열처리하면 MIC 소스 금속이 증착된 영역에서 채널 영역 쪽으로 결정화가 진행되어 금속 오프셋 영역과 채널 영역의 비정질 실리콘층이 도 5b에 도시된 바와 같이 결정화된다. 도 5b를 참조하면 채널 영역의 양측에 다수의 실리콘 결정이 형성되고 있으며 채널 영역의 중앙부에는 채널 양측에서 성장한 MILC 다결정 실리콘 영역이 만나는 MILC 경계면(55)이 형성된다. MILC에 의하여 생성된 다결정 실리콘은 단결정 실리콘에 비하여 전자 이동도를 비롯한 전기적 특성이 열악하고, 특히 MILC 경계면(55)에는 실리콘의 MILC 현상을 유도한 니켈 등의 금속의 실리사이드 성분이 축적되기 때문에 특히 박막트랜지스터의 채널 영역의 누설 전류 및 전자 이동도 등의 전기적 특성을 저하시키는 문제가 있다.
본 발명은 MILC에 의하여 형성된 다결정 실리콘 활성층을 포함하는 종래의 박막트랜지스터의 문제점을 극복하기 위하여 위에서 설명한 바와 같은 결정 필터링 기법을 이용하여 실리콘 활성층 및 박막트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다. 이하에서는 첨부된 도면을 참조하여 위에서 설명한 바와 같은 결정 필터링 기법에 사용되는 결정 필터의 구조 및 결정 필터링 기법을 사용하여 박막트랜지스터를 제조하는 공정 등의 구체적 실시예를 설명하기로 한다.
도 1a 내지 도 1d는 MILC에 의하여 박막트랜지스터의 활성층을 결정화시키는 종래 기술의 공정을 보여주는 단면도.
도 2a 내지 도2c는 MILC 영역의 결정화 과정을 보여주는 투과 전자 현미경 사진 및 도면.
도 3a 내지 도 3b는 결정 필터를 통과하여 MILC가 진행되는 과정을 보여주는 암시야 광학현미경 사진 및 도면.
도 4a 내지 도 4b는 결정 필터를 통과하여 MILC가 진행되는 과정을 보여주는 암시야 광학현미경 사진 및 도면.
도 5a 및 도 5b는 종래의 기술에 의하여 결정화된 활성층의 채널 영역 및 주변부의 결정 상태를 보여주는 도면.
도 6a 및 도 6b는 본 발명의 방법에 의하여 결정화된 활성층의 채널 영역 및 주변부의 결정 상태를 보여주는 도면.
도 7a 내지 도 7g는 본 발명에서 사용되는 결정 필터의 다양한 구조를 예시하는 도면.
도 8a 내지 도 8k는 본 발명의 하나의 실시예에 따라 박막트랜지스터를 제조하는 공정을 보여주는 단면도 및 평면도.
도 9는 본 발명의 다른 실시예에 따라 박막트랜지스터를 제조하는 공정을 보여주는 단면도.
도 10a 내지 도 10d는 본 발명의 또 다른 실시예에 따라 박막트랜지스터를 제조하는 공정을 보여주는 단면도.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따라 박막트랜지스터를 제조하는 공정을 보여주는 단면도.
도 12a 내지 도 12c는 본 발명의 또 다른 실시예에 따라 박막트랜지스터를 제조하는 공정을 보여주는 단면도.
도 13a 및 도 13b는 본 발명의 또 다른 실시예에 따라 박막트랜지스터를 제조하는 공정을 보여주는 단면도 및 평면도.
도 14는 본 발명의 또 다른 실시예에 따라 박막트랜지스터를 제조하는 공정을 보여주는 평면도.
도 15a 및 도 15b는 본 발명의 또 다른 실시예에 따라 박막 트랜지스터를 제조하는 공정을 보여주는 단면도 및 평면도.
도 16은 본 발명의 또 다른 실시예에 따라 박막 트랜지스터를 제조하는 공정을 보여주는 평면도.
도 17은 본 발명의 또 다른 실시예에 따라 박막 트랜지스터를 제조하는 공정을 보여주는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
60, 72, 83: 결정화 소스 영역
61, 71, 87: MIC 소스 금속
63, 73, 84: 결정화 필터링 채널
67, 74, 85: 활성층 영역
도 6a는 도 5에 제시된 종래 기술의 문제를 해결하기 위하여 결정 필터링 기법을 사용하는 본 발명의 구성을 보여주는 개략도이다. 활성층 (source / drain / channel)을 포함하는 비정질 실리콘층을 패터닝하여 도면 좌측의 결정화 소스 영역(60) 및 우측의 소스(64), 게이트전극(65) 아래의 채널 영역 및 드레인 영역(66)을 포함하는 활성층 영역(67)을 연결하는 결정화 필터링 채널(63)을 형성한다. 결정화 소스 영역(60)과 결정 필터링 채널(63)은 활성층 영역을 패터닝할 때에 동시에 형성될 수 있다. 결정화 소스 영역(60)은 결정 필터링 채널(63)과 함께 결정 필터를 구성하는데 결정화 소스 영역은 MIC 소스 금속이 증착된 영역(61)과 소스 금속이 증착되지 않은 영역(62)을 포함한다. MIC 소스 금속은 스퍼터링, 가열증착(evaporation), CVD 등의 방법을 사용하여 1 내지 200Å의 두께로 증착된다. MIC 소스 금속이 증착된 영역(61)로부터 결정 필터링 채널(63)까지의 거리 a는 MIC 소스 금속 영역(61)으로부터 전파되는 MILC에 의하여 형성된 다결정 실리콘의 결정립(도 2b 참조)의 하나 또는 일부가 결정 필터링 채널(63)을 통과하도록 적절히 조절될 수 있는데 통상 2~50㎛가 되는 것이 적합하고, 5~20㎛의 범위인 것이 더욱 바람직하다.
본 발명의 하나의 특징은 도 6a에서 보는 바와 같이 결정화 소스 영역(60)이 활성층 영역(67)을 면하는 단부가 결정화 소스 영역과 활성층 영역을 연결하는 종방향에 대하여 경사를 가지도록 형성되는 점이다. 결정화 소스 영역의 활성층 영역측의 단부를 경사지게 형성하는 이유는 열처리에 의하여 MIC 소스 금속 영역(61)로부터 MILC 현상에 의하여 결정 필터링 채널(63) 방향으로 성장하는 여러개의 결정립 중 결정 필터링 채널로 입사되는 결정립만을 통과시켜 활성층 영역(67)의 결정화를 유도하고, 다른 부분으로 입사되는 결정립은 결정화 소스 영역(60)의 외측 방향으로 반사시켜 결정 필터링 채널로 입사되는 결정립의 결정 상태를 교란시키는 현상을 방지하기 위함이다.
본 발명의 다른 하나의 특징은 결정화 소스 영역 내에 MIC 소스 금속(61)을 도 6a와 같이 쐐기 형태로 형성하는 것이다. MIC 소스 금속을 꼭지점이 결정화 필터링 채널을 향하는 쐐기 형태로 형성하면 열처리에 의하여 MIC 소스 금속으로부터 MILC 현상에 의하여 성장하는 결정립이 결정화 필터링 채널(63)을 향하여 방사상으로 성장하게 되어 필터링 효과를 높일 수 있는 장점이 있다. 그러나 MIC 소스 금속의 형태는 이러한 쐐기 형태뿐만 아니라 이하에서 설명하는 바와 같이 결정립의 방사상 성장을 유도하는 다양한 형태를 가질 수 있다.
결정화 소스 영역을 포함한 활성층이 형성된 기판을 열처리하면 영역 61부터 MILC에 의한 결정화가 진행되어 영역 62을 가로질러 결정립의 선단이 필터링 채널(63)에 도달하게 된다. 필터링 채널(63)의 폭 b는 영역 62의 폭과 상관되어 하나의 결정립 또는 그 일부를 통과시키도록 조절되며 통상 0.1-50㎛, 양호하게는 1~10㎛ 정도의 폭을 가지는 것이 바람직하다. 영역 62의 폭이 넓어질수록 필터링 채널(63)의 폭이 이에 비례하여 넓어지는 것이 바람직한데 이는 영역 62의 폭이 넓을수록 필터링 채널(63)에 도달하는 결정립의 크기가 커지기 때문이다. 필터링 채널의 길이 c는 통상 0-5㎛가 되는 것이 적절하다.
필터링 채널(63)은 영역 61로부터 필터링 채널에 도달하는 다결정 실리콘의 결정립 중에 채널 방향과 수평 방향으로 성장하는 결정립 만을 선택적으로 통과시키는(필터링) 역할을 한다. 이러한 의미에서 본 명세서에서는 채널(63)을 결정 필터링 채널(crystal filtering channel)이라 부른다. 결정 필터링 채널(63)을 통과한 결정립은 대략적으로 일정한 결정 방향을 가지고, 열처리가 진행됨에 따라 활성층(67)은 도 4와 관련하여 설명한 바와 같이 결정화가 진행된다. 결정 필터를 통과한 결정 혹은 결정들은 계속적인 결정 성장을 하게 되고 이에 따라 활성층에는 단결정 혹은 수 개의 결정만으로 이루어진 다결정 실리콘 박막이 형성되게 된다. 가장 이상적인 형태는 최적의 구조를 설정하여 활성층 영역에서 단결정 실리콘 박막이 형성되게 하는 것이다. 이러한 방법으로 활성층이 결정화되었을 경우 박막트랜지스터의 동작 특성에 가장 큰 영향을 미치는 채널 영역을 단결정 실리콘 박막으로 형성할 수 있는데 도 6b는 도 6a의 채널 영역이 결정화된 상태를 나타내는 도면이다. 본 발명의 방법을 이용하면 박막트랜지스터의 활성층 전체를 단결정화시킬 수 있다. 그러나 결정화 시간을 단축하기 위하여는 채널 영역을 포함한 활성층의 일부만 단결정화 시킨 후 박막트랜지스터를 제조할 수도 있다.
활성층 영역을 결정화하기 위하여 사용되는 결정화 소스 영역과 결정 필터링 채널로 구성되는 결정 필터는 여러 형태로 구성될 수 있으나 일반적으로 다음의 조건을 만족시켜야 한다. (1) 활성층 영역과 결정화 소스 영역은 활성층 영역보다 좁은 폭을 가지는 결정 필터링 채널에 의하여 상호 연결된다. (2) 결정화 소스 영역의 일부에 MIC를 유도하는 금속이 증착 또는 주입된다. (3) MIC 소스 금속이 인가된 부분과 결정 필터링 채널 사이에는 소정의 거리를 둔다. 이상의 조건이 만족되는 범위 내에서 결정 필터의 구조 및 위치 등이 다양하게 변경될 수 있는데 이하에서는 본 발명에서 사용되는 결정 필터의 구조를 예시한다.
우선 결정 필터의 위치에 따른 변형례를 설명하면, 도 7a와 같이 결정 필터(71)이 활성층 영역(72)의 모서리에 형성될 수 있다. (이하에서는 대응하는 구성요소에 대하여 동일한 참조번호를 사용하기로 함.) 또한, 필요에 따라 결정 필터(71)은 도7b와 같이 활성층 영역(72)의 양측에 형성될 수 있다. 도 7c는 결정 필터(71)가 활성층 영역(72)의 측면에 형성된 실시예를 보여준다. 또한, 도 7d와 같이 결정 필터를 이중으로 설치하면 필터링 효율을 더욱 높일 수 있다.
MIC 소스 금속의 형태에 따른 변형례를 설명하면, 도 7e와 같이 결정화 소스금속(73)을 점형태로 형성할 수 있고, 도 7f와 같이 활성층 영역(72) 방향으로 연장되는 막대 형태로 형성할 수도 있다. 이러한 경우에도 결정화 소스 금속(73)로부터 결정 필터링 채널(83)을 향하여 결정이 방사상으로 성장되는 효과를 얻을 수 있다. MIC 금속층으로부터 필터링 채널을 향하여 결정의 방사상 성장을 유도하기 위하여는 필터링 채널을 향한 MIC 금속층의 선단(tip)이 5 ㎛ 이내의 폭을 가지는 것이 바람직하다. 또한, 본 발명에서 결정화 소스 금속(73)을 도 7g와 같이 장방형으로 형성하더라도 양호한 필터링 효과를 얻을 수 있다.
본 발명에서 사용하는 비정질 실리콘의 저온 단결정화 방법은 대한민국 특허 제276378호에 기재된 방법을 사용하여 실행될 수 있다. 본 발명에 따른 비정질 실리콘의 결정화 방법에 있어서, 결정화를 위한 유도 금속 물질로서 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Ti, Tr, Ru, Rh, Cd 및 Pt를 포함하는 일반적인 금속물질을 사용할 수 있으나, 결정화 유도 금속 물질로서 Ni 및 Pd가 효과적이다. 이하에서는 위에서 설명한 단결정 필터링 기법을 사용하여 박막트랜지스터를 제조하는 공정의 실시예를 도면을 참조하여 설명한다.
<실시예 1>
도 8a 내지 도 8k는 본 발명에 따라 비정질 실리콘을 결정화한 후에 트랜지스터를 제조하는 공정을 나타낸 공정도이다.
도 8a와 도 8b는 각각 유리기판(80) 상에 적당한 두께의 바닥 절연층(81)을 형성하고 그 위에 비정질 실리콘 박막(82)을 형성하여 패터닝한 상태의 단면도 및 평면도이다. 바닥 절연층(81)은 기판으로부터 박막트랜지스터의 활성층을 형성하는 실리콘 박막(82)으로 오염 물질이 확산되는 것을 방지하기 위한 목적으로 형성되나 경우에 따라서는 비정질 실리콘 박막이 바닥 절연층(81) 없이 기판 상에 직접 형성될 수 있다. 실리콘 박막은 종래의 방법을 이용하여 형성되는데 예를 들어 저압 화학 증착법, 상압 화학 증착법, PE(Plasma Enhanced) CVD 등의 방법을 이용할 수 있다.
기판 상에 형성된 비정질 실리콘 박막(82)은 포토레지스트 등의 마스크를 사용한 에칭 공정에 의하여 패터닝되어 도 8의 (a')와 같이 결정화 소스 영역(83), 결정 필터링 채널(84) 및 활성층 영역(85)에 대응하는 비정질 실리콘 패턴을 형성한다.
그 다음에는 도 8c 및 도 8d에 도시한 바와 같이 비정질 실리콘 박막을 패터닝하여 형성된 결정화 소스 영역에서 MIC 영역(86)을 형성할 부분에 Ni와 같은 MIC 소스 금속층(87)을 증착시킨다. 금속층을 증착하는 방법으로서 기판 전체에 금속층을 증착하고 원하는 형태로 패터닝하는 방법을 사용할 수도 있으나, 본 발명의 실시예에서는 MIC 영역을 제외한 다른 영역을 포토레지스트 또는 산화막 등으로 마스킹한 후 예를 들어 저압 화학 증착법, 상압 화학 증착법, PE(Plasma Enhanced) CVD, 스퍼터링법, 증기증착법(evaporation) 등의 방법을 사용하여 Ni과 같은 MIC 소스 금속을 증착하고, 포토레지스트 또는 산화막 등의 마스크를 제거하여 MIC 영역(86) 상에 MIC 소스 금속층(87)을 형성한다. 전술한 바와 같이 MIC 소스 금속층(87)은 결정 필터링 채널(84)로부터 일정한 거리가 떨어지도록 형성된다.
MIC 소스 금속층이 증착된 후에는 도 8e 및 도 8f에 도시된 바와 같이 기판전체를 고로 내에서 열처리하여 비정질 실리콘을 결정화시킨다. 결정화 열처리는 통상 고온로를 이용하여 400~700oC, 바람직하게는 500~600oC의 온도로 진행된다. 열처리가 진행됨에 따라 MIC 소스 금속층 아래의 비정질 실리콘층은 MIC 현상에 의하여 다결정화되어 MIC 영역(86)이 되고 MIC 영역과 인접한 영역(88)은 MIC 영역에서부터 전파되는 MILC에 의하여 결정화가 유도되어 다결정화 된다. 영역 88의 MILC에 의한 다결정 성장이 결정 필터링 채널(84)에 도달하면 일정한 방향의 결정 성분만이 필터링 채널(84)를 통과하여 박막트랜지스터의 활성층 영역을 형성하는 영역(85)에서는 단결정화가 진행된다. 열처리가 진행됨에 따라 활성층 영역은 필터링 채널에 가까운 부분부터 결정화가 진행되게 되는데, 필터링된 결정 성분이 활성층 영역의 단결정화를 유도하더라도 특히 결정화 초기에는 활성층에 단결정과 비정질(또는 다결정) 실리콘이 혼재하는 현상(도 3 참조)을 보이고 결정화가 진행됨에 따라 단결정 성분이 점차 증가하게 된다. 본 발명을 이용하여 활성층을 결정화하는 경우에 결정화에 소요되는 시간을 고려하여 활성층의 단결정 성분이 소정 수준 이상이 되는 시점에서 결정화 공정을 마칠 수도 있다. 그러나 본 발명에 의한 결정 필터링 기법을 사용하는 경우에는 활성층이 완전히 단결정화 하지 않는다 하더라도 종래의 MILC에 의한 다결정화 방법에 비하여 활성층의 단결정 성분이 크게 증가하므로 결정 특성을 획기적으로 향상시킬 수 있다.
이상에서는 본 발명에 사용되는 결정화 열처리 방법으로 고온로를 이용한 열처리 방법을 설명하였으나 고온 램프나 레이저 등의 빛을 이용한 열처리도 역시 가능하다. 빛을 이용한 결정화 열처리 방법의 하나는 기판 전체에 빛을 조사하여 한번에 열처리하는 방법인데, 이 방법을 이용할 경우에는 공정이 빠르고 단순하기는 하지만 MILC 영역 이외의 영역에서도 빛의 조사에 의하여 결정핵이 생성되어 단결정 성장을 저해할 수 있는 문제가 있다. 이러한 문제를 해결하는 다른 방법은 기판의 일부에 빛을 조사하고 광조사 영역을 이동시켜 열처리하는 주사(scanning) 방법이다. 주사 방식을 사용하는 경우에는 기판 내에 놓이는 활성층의 위치를 조절하여 광 주사가 시작되는 위치에 MIC 소스 금속이 위치하도록 하여야 한다. 다시 말해 결정 성장 방향과 광 주사 방향이 일치하도록 설계되어야 한다. 경우에 따라서는 결정성을 높이기 위하여 광을 한번만 주사하는 것이 아니라 중첩되거나 다단계 또는 여러 회 주사할 수도 있다. 빛을 이용하는 결정화 열처리는 빛에 의하여 얻어지는 결정화 온도가 높아서 결정 성장의 속도가 빠르고 결정화도가 우수한 장점이 있다. 빛을 이용한 결정화 열처리는 고온로를 이용할 열처리에 비하여 공정 조건이 까다롭기는 하나 특성이 우수한 단결정 실리콘 박막을 얻을 수 있는 측면에서 기술적 중요성이 있다.
이상에서 설명한 방식의 결정화 열처리 과정이 종료된 후, 필요에 따라 결정화 영역에 고온 램프나 엑시머 레이저(excimer laser) 등의 빛을 조사하는 열처리나 고온로를 이용한 고온 열처리, RTA, 마이크로웨이브 등의 2차 열처리를 통하여 결정성을 더욱 향상시킬 수 있다. 열처리의 온도 및 방법은 유리, 석영, 실리콘 웨이퍼 등의 기판의 종류에 따라 적절히 조절된다. MILC 박막의 경우 추가의 열처리를 행하는 경우 결정성이 더욱 향상된다고 알려져 있으며 단결정 박막의 경우에도 미세한 결함들이 박막에 존재할 수 있으므로 추가 열처리에 의하여 결정성의 향상을 기대할 수 있다. MILC에 의하여 얻어진 결정은 침상 형태의 미소 결정이 모여 큰 결정을 구성한다. MILC에 의하여 결정화된 실리콘은 종래의 SPC법에 의하여 얻어진 다결정 실리콘에 비하여 결함이 적으나 미소한 결함을 포함하고 있다. MILC에 의하여 얻어진 다결정 실리콘을 900oC의 온도에서 30분간 열처리를 하면 전자 이동도를 200cm2/V·s 이상으로 높일 수 있으며, 소자의 크기를 작게 하여 채널 영역 내에 존재하는 결정의 수를 적게 하면 500cm2/V·s에 가까운 전자 이동도를 얻을 수 있다. 이는 MILC에 의하여 형성된 결정 내에 존재하는 미세한 결함들이 열처리에 의하여 크게 감소될 수 있다는 점을 보여준다. 본 발명의 방법에 의하여 결정화된 실리콘 박막은 종래의 MILC에 의하여 형성된 실리콘 박막과 달리 대부분 결정 방향이 동일한 단결정으로 구성될 수 있으나, 결정화 시간 또는 조건에 따라 결정 내에 미세한 결함 또는 결정립계가 존재할 수 있다. 따라서, 본 발명에 의하여 형성된 실리콘 결정 박막도 추가의 열처리에 의하여 결정 특성이 크게 향상될 수 있다.
박막트랜지스터의 기판을 유리로 구성하는 경우에는 유리의 변형 온도 이상에서 고온 2차 열처리를 할 수 없으므로 RTA(Rapid Thermal Annealing)나 레이저를 이용하여 2차 열처리를 하게 된다. RTA를 사용하는 경우 유리의 변형 온도인 600oC 보다 훨씬 높은 온도인 800-1100oC의 온도에서 단기간 실리콘 결정을 열처리하여실리콘 박막의 결정성을 향상시킬 수 있다. 레이저를 이용한 열처리에는 연속파 레이저(continuous wave laser)나 엑시머 레이저를 사용하는 것이 효율적이다. 엑시머 레이저는 대부분 파장이 250-350nm로서 유리 기판에서는 광흡수가 일어나지 않고 실리콘에서만 광흡수가 일어나므로 실리콘 박막을 순간적으로 열처리 할 수 있다. 레이저의 에너지를 조정하면 실리콘 박막을 순간적으로 용융 온도 이상으로 가열하는 것이 가능하지만, 본 발명에 따른 결정화 방법에 의하여 형성된 실리콘 결정은 양호한 결정성을 가지므로 실리콘의 용융 온도 이하의 온도에서 열처리하는 것이 오히려 전자 이동도를 증가 시키는 효과가 있다. 전자 이동도가 80cm2/Vs인 MILC 실리콘 박막을 레이저를 이용하여 추가 열처리하면 전자 이동도를 200cm2/Vs 이상까지 높일 수 있는데 이때 사용되는 에너지 범위는 통상 200-500mJ/cm2이다. 본 발명에 의하여 형성된 실리콘 박막은 결정 필터링 기법에 의하여 처음부터 단결정 비율이 높은 상태로 형성되므로 레이저 조사에 의하여 실리콘의 용융이 일어나면 오히려 결정의 특성이 열화 될 수도 있으므로, 레이저에 의한 추가 열처리는 실리콘은 용융 온도 이하의 에너지를 사용하는 것이 바람직하다.
이상과 같은 방법으로 결정화된 활성층 영역(85)은 박막 트랜지스터(Thin Film transistor)의 활성층을 형성하기 위하여 사용된다. 도 8g 및 도 8h와 같이 단결정화된 활성층 영역 상에 예를 들어 저압 화학 증착법, 상압 화학 증착법, PE(Plasma Enhanced) CVD, 스퍼터링법, 증기증착법(evaporation) 등의 방법을 이용하여 게이트 절연층을 및 게이트 전극층을 증착한 후 이를 포토레지스트 등으로 패터닝한 후 에칭하여 게이트 절연층(89) 및 게이트 전극(90)이 형성된다. 게이트 전극 물질로는 Al, Au, Ag, Mo, MoW 등의 금속과 도핑된 폴리실리콘 등의 도전성 재료를 사용할 수 있으며, 증착 방법으로서 스퍼터링법, 증기증착법(evaporation), 저압 화학 증착법, 상압 화학 증착법, PE(Plasma Enhanced) CVD 등의 방법을 이용할 수 있다. 도면에서는 싱글 게이트를 형성하는 것으로 도시되었으나 필요에 따라 게이트를 이중 게이트(dual gate) 형태로 구성할 수도 있다.
게이트 절연막 및 게이트 전극이 형성된 후에 도 8i와 같이 박막 트랜지스터의 소스 및 드레인을 형성하기 위하여 활성층에 불순물을 도핑한다. 불순물 도핑을 예를들어 인(P), 붕소(B)등의 원소를 이온 질량 도핑(Ion Mass Doping)법이나 임플랜팅법(Implanting)에 의하여 주입한다. 불순물 도핑 후 도펀트 활성화를 위한 열처리를 종래의 기술에 따라 실행한다. 불순물 주입시 경우에 따라 LDD(Lightly Doped Drain) 영역 또는 오프셋 영역을 형성하는 것도 가능하다.
활성층의 불순물 주입 및 어닐링이 종료되면 도 8j와 같이 기판 상에 종래의 기술을 이용하여 콘택트 절연층(91)을 형성하고 이를 패터닝하여 콘택트 홀(92)을 형성한다. 콘택트 절연층으로는 실리콘 산화막, 실리콘 질화막 등이 사용될 수 있으며, 증착 방법으로서 스퍼터링법, 증기증착법(evaporation), 저압 화학 증착법, 상압 화학 증착법, PE(Plasma Enhanced) CVD 등의 방법을 이용할 수 있다.
그 다음 도 8k와 같이 도전성 재료를 종래의 기술에 따라 증착하고, 패터닝, 에칭하여 소스 및 드레인의 콘택트 전극(93)을 형성하여 박막트랜지스터가 완성된다. 실제 화소 전극에 사용되는 TFT의 경우에는 이후에 픽셀 전극을 형성하기 위한공정 단계를 거치게 된다.
이러한 과정을 거쳐 제조된 박막 트랜지스터는 다결정 실리콘을 사용하는 종래의 박막트랜지스터에 비하여 전자이동도가 훨씬 높고 누설 전류도 작을 뿐만 아니라 장시간의 구동에도 특성이 열악해지지 않아서 더욱 향상된 동작 특성을 기대할 수 있다. 또한 단결정 특성을 가진 활성층을 사용하여 박막트랜지스터를 제조하면 다결정 실리콘 박막으로는 구현할 수 없는 여러 가지 반도체 소자를 박막트랜지스터에 집적시키는 것이 가능하여 디스플레이 장치에 추가적인 기능을 부가하여 구현하는 것이 가능해진다. 이상에서는 본 발명의 방법을 싱글 톱 게이트를 가지는 박막트랜지스터의 제조에 적용한 실시예를 들어 설명하였으나, 본 발명의 방법은 듀얼 게이트, LDD 영역 또는 오프셋 영역을 가지는 반도체 소자, CMOS, 다이오드 등 여러 형태의 반도체 소자의 활성층을 형성하기 위하여 사용될 수 있다.
이하에서는 본 발명의 제1 실시예에 기초로 하여 본 발명의 다른 실시예들을 설명한다. 이하 실시예의 설명에서 별도로 설명되지 않는 공정 및 기술 내용은 실시예 1의 경우와 동일한 것으로 이해되어야 한다.
<실시예 2>
도 9는 본 발명의 다른 실시예를 보여주는 부분 단면도이다. 도 8을 참조하여 설명한 본 발명의 실시예에서는 도 8a, 도 8b와 같이 비정질 실리콘 박막을 패터닝한 하여 결정화 소스 영역(83), 결정 필터링 채널(84), 활성층 영역(85) 등을 형성한 후에 결정화 소스 영역의 일부에 MIC 소스 금속층(87)을 형성하였다. 그러나 제9도의 실시예에서는 바닥 절연층에 MIC 소스 금속층(94)을 먼저 형성한 후에 비정질 실리콘 막막을 증착시키고 이를 패터닝하여 결정화 소스 영역(95), 결정 필터링 채널(96), 활성층 영역(97)을 형성한다. 도 9와 같은 구조를 본 발명의 실시예 1과 같은 방식으로 열처리하면 실시예 1과 동일한 결과를 얻을 수 있다. 따라서, 본 발명에서 MIC 금속층과 비정질 실리콘 박막을 형성하는 단계는 본 발명의 범위 내에서 순서가 바뀔 수 있다.
<실시예 3>
실시예 1에서는 도 8c 및 도8d와 같이 결정화 소스 영역(83)의 MIC 영역(86) 상에 MIC 유도 금속층(87)을 증착하는 방법을 사용하였으나 MIC 영역에 금속층을 증착시키는 방법 대신에 MIC 유도 금속을 임플랜트하는 방법을 사용할 수도 있다. 이 경우 MIC영역 이외의 부분을 포토레지스트나 다른 막으로 마스킹하고 Ni과 같은 금속 소스를 임플랜팅한 후 마스크로 사용된 포토레지스트를 제거하면 MIC 영역에만 Ni이 주입되게 된다. 소스 금속을 주입한 후 실시예 1과 동일한 공정을 거쳐 단결정 활성층을 가지는 박막 트랜지스터를 제조할 수 있다.
<실시예 4>
실시예 1에서는 패터닝된 비정실 실리콘의 MIC 영역(86) 상에 MIC 소스 금속층(87)을 증착하고(도 8c, 8d 참조) 열처리를 한 후 게이트 절연층(89) 및 게이트 전극(90)을 형성(도 8g, 8h 참조)하였으나, 본 실시예에서는 도 10a와 같이 비정실 실리콘 박막을 결정화 소스 영역(100), 결정 필터링 채널 형태로 패터닝한 후에 게이트 절연층(103)을 증착하고 그 위에 포토레지스트를 형성하는 방법을 사용한다. 그 후 MIC 영역을 형성하기 위한 패턴을 포토레지스트에 형성하고 포토레지스트를마스크로 하여 MIC 영역을 덮고 있는 게이트 절연층(103)을 에칭하면 개구부(105)가 형성된다. 그 후 기판 전체에 MIC 유도 금속층을 증착 또는 이온주입 등의 방법에 의하여 형성하고 포토레지스트를 제거하면 도 10의 (b)와 같이 MIC 영역 상에 MIC 소스 금속층(106)이 형성되게 된다. 한편, MIC 유도 금속층을 형성하기 이전에 포토레지스트를 먼저 제거하고 후에 금속층을 에칭 등의 방법으로 패터닝 할 수도 있다.
도 10b의 구조를 도 10c와 같이 결정화 열처리를 하고 게이트 절연층(103) 상에 게이트 전극층(107)을 형성하고 게이트 전극의 형태로 패터닝하면 도 10d와 같은 구조를 얻을 수 있다. 이하 실시예 1의 도 8i 이하와 동일한 공정을 거쳐 단결정 박막트랜지스터가 제조된다.
<실시예 5>
본 실시예에서는 실시예 4의 변형된 형태로, 실시예 4의 도 10c의 결정화 열처리를 실행하기 이전에 게이트 전극(107)을 형성하는 도 10d의 공정을 우선 실행한다. 이는 본 발명에서 결정화 열처리가 400-700oC의 비교적 저온에서 진행되므로 게이트 전극을 형성한 후에도 결정화 열처리가 가능하기 때문이다.
<실시예 6>
본 실시예에서는 결정화 소스 영역(110), 결정화 필터링 채널(111), 활성층 영역(112)으로 패터닝된 비정질 실리콘 박막에 MIC 유도 금속층을 형성하기 이전에 도 11a와 같이 활성층 영역의 소정의 위치에 게이트 절연층(113) 및 게이트전극(114)를 우선 형성한다. 그 이후에 실시예 1과 동일한 방법에 의하여 도 11b와 같이 결정화 소스 영역(110)의 MIC 영역 상에 MIC 소스 금속층(115)을 증착시킨다.
MIC 소스 금속층이 형성된 후 결정화 열처리를 하여 활성층 영역(112)를 결정화하고, 게이트 전극(114)를 마스크로 하여 결정화된 활성층 영역에 불순물을 주입하여 소스 및 드레인 영역을 형성하여 박막트랜지스터가 제조된다.
<실시예 7>
본 실시예에서는 실시예 5 또는 실시예 6의 방법으로 결정화 소스 영역(120), 결정 필터링 채널(121), 활성화 영역(122)로 패터닝된 비정질 실리콘 박막상에 MIC 소스 금속층(123) 및 게이트 절연층(124) 및 게이트 전극(125)를 형성시킨다(도 12a). 그 후 도 8i와 관련하여 설명한 바와 동일한 방법으로 활성층 영역(122)에 불순물을 주입하여 소스 영역(122S), 채널 영역(122C) 및 드레인 영역(122D)를 형성시킨다(도 12b). 이어서 기판 전체를 도 12c와 같이 실시예 1과 동일한 조건으로 열처리하여 활성층을 결정화 시킨다. 활성층의 결정화 과정에서 소스 영역 및 드레인 영역에 주입된 불순물이 활성화되게 되는데, 이는 본 발명에서 사용하는 활성층 영역의 결정화 조건과 불순물의 활성화 조건이 상호 유사하기 때문이다. 본 실시예의 공정을 사용하는 경우에는 활성층의 결정화와 불순물의 활성화가 하나의 공정에서 이루어질 수 있으므로 공정이 단순해 지는 장점이 있다.
<실시예 8>
도 13a 및 도 13b는 실시예 1의 도 8c 및 도 8d의 MIC 소스 금속층을 형성하는 단계에서 활성층 영역(133)의 양단에 MIC 소스 금속층(134, 135)를 형성하는 실시예의 부분 단면도 및 평면도이다. 도면부호 136은 게이트 전극의 위치를 나타내는데 게이트 전극은 전술한 바와 같이 활성층 영역(133)의 결정화 열처리 이전 또는 이후에 형성될 수 있다. 도 13a 및 도 13b와 같이 MIC 소스 금속층(134, 135)를 형성한 후 기판을 열처리하면 결정 필터링 채널(132) 측의 활성층 영역(133')는 단결정화가 진행되고 반대편의 활성층 영역(133")에서는 소스 금속층(135)로부터 MILC에 의한 다결정화가 진행된다. 단결정 영역(133')와 다결정 영역(133")은 열처리 과정에서 상호 성장하여 활성층 영역 내에서 만나 결정 경계면(137)을 형성하게 되는데 결정 경계면(137)은 채널 영역 외부에 형성되도록 하는 것이 트랜지스터의 특성상 유리하다.
전술한 바와 같이 결정 경계면은 결정화 소스 금속이 잔류하여 소자의 채널 영역에 결정 경계면(137)이 위치하는 경우에는 박막트랜지스터의 동작 특성을 저하시킬 수 있다. 그러나 도 13에 도시한 바와 같이 채널 영역의 위치(즉, 게이트 전극 136의 위치)를 활성층 영역 내에서 조절하면 결정 경계면(137)이 채널 영역 외부에 위치하고 채널 영역이 단결정 영역(133') 내에 위치하도록 할 수 있다. 따라서 본 실시예의 방법을 사용하면 박막트랜지스터의 채널 영역이 단결정으로 구성되어 우수한 동작 특성을 유지하면서 활성층 영역의 결정화에 소요되는 시간을 크게 단축시킬 수 있다.
<실시예 9>
도 14는 실시예 1의 도 8e 및 도 8f와 같이 활성층 영역(85, 도 14의 143)을결정화 한 다음 활성층 영역을 포토레지스트 등을 사용하여 패터닝하여 주변부를 제거하고 가운데 영역(144) 만을 박막트랜지스터의 활성층 영역으로 사용하는 실시예를 보여준다. 본 실시예에서 주변부를 제거하는 이유는 활성층의 결정화 과정에서 활성화 유도 금속이나 금속 실리사이드 등의 불순물이 주변부에 잔류하여 결정 영역의 전기적 특성이 열화 될 가능성이 있기 때문이다. 주변부의 에칭 전이나 후에 엑시머 레이저(excimer laser) 등의 빛을 조사하거나 퍼니스를 사용한 고온 열처리, RTA, 마이크로웨이브 등의 추가 열처리를 행하여 박막의 결정성을 더욱 향상시킬 수 있다.
<실시예 10>
도 8 내지 도 14와 관련하여 설명한 이상의 실시예에서는 특히 도8k에 도시된 바와 같이 결정화 소스 영역(83)에서 전파되는 실리콘 결정을 결정 필터링 채널(84)을 사용하여 결정 필터링하여 활성층 영역(85)를 결정화시킨 후에는 활성층 영역(85) 상에 게이트(90) 및 콘택트 전극(93)을 형성하여 활성층 영역(85)만을 박막트랜지스터의 형성에 사용한다. 그러나 도 15a 및 15b에 도시된 실시예에서는 실시예 1 내지 실시예 9의 경우와 달리 결정화 소스 영역(151) 및 활성층 영역(152)를 박막트랜지스터의 형성에 사용하는 것을 특징으로 한다. 구체적으로 도 15b를 참조하면 콘택트 전극(154)의 콘택트 홀 영역(155)이 활성층 영역(152)의 일부와 결정화 소스 영역(151)의 일부 또는 전부를 포함하도록 형성되고, 콘택트 전극의 상부 즉 콘택트 금속 영역(156)이 콘택트 홀 영역(155)를 포함하도록 형성된다.
본 실시예에서 콘택트 홀을 형성하기 이전에 결정화 소스 영역(151) 및 활성층 영역(152)는 실시예 1 내지 실시예 9 중 임의의 방법을 사용하여 결정화 될 수 있다. 본 실시예에서 콘택트 홀이 결정화 소스 영역(151)의 영역의 일부를 포함하도록 형성되더라도 결정화 소스 영역 및 활성층 영역이 이미 열처리에 의하여 결정화 되어 있는 상태이므로 콘택트 홀이 형성되는 소스 또는 드레인의 동작 특성을 저해하는 문제가 발생하지 아니한다. 실시예 1 내지 실시예 9의 경우에는 박막트랜지스터의 제조시에 결정화 소스 영역(151)을 제거하거나 박막트랜지스터 영역 밖에 남겨 두는데 반하여, 본 실시예에서는 결정화 소스 영역을 제거할 필요 없이 결정화 소스 영역과 활성층 영역을 포함하는 전체 결정질 실리콘 영역 상에 박막트랜지스터를 형성하므로 트랜지스터를 형성하기 위하여 소요되는 활성층의 면적을 감소시킬 수 있고, 결정화 소스 영역을 제거하는 추가의 마스킹 공정이 불필요해지는 장점이 있다.
<실시예 11>
도 16에 도시된 실시예는 실시예 10의 경우와 같이 콘택트 전극(164)의 콘택트 홀 영역(165)이 활성층 영역(162)의 일부와 결정화 소스 영역(161)의 일부 또는 전부를 포함하도록 형성되고, 콘택트 금속 영역(166)이 콘택트 홀 영역(165)를 포함하도록 형성된다. 본 실시예 역시 콘택트 홀과 게이트 전극(163)을 형성하기 이전에 결정화 소스 영역(161) 및 활성층 영역(162)는 실시예 1 내지 실시예 9 중 임의의 방법을 사용하여 결정화 될 수 있다.
본 실시예가 실시예 10과 다른 점은 콘택트 홀과 게이트 전극(163)을 형성하기 이전에, 보다 구체적으로는 콘택트 절연층(167)을 형성하기 이전에 활성층 영역(162)와 결정화 소스 영역(161)의 주변부를 제거하여 영역 158과 같이 패터닝하는 공정이 추가되는 점이다. 이러한 공정을 추가함으로써 활성층 영역(162) 및 결정화 소스 영역(161)의 주변부에 발생할 수 있는 불완전한 결정 상태가 박막트랜지스터의 동작 특성에 영향을 주는 것을 방지할 수 있는 장점이 있다.
<실시예 12>
본 발명의 방법에 의하여 제작하는 박막트랜지스터의 폭이 큰 경우에는 하나의 필터링 채널을 통하여 활성층 영역을 결정화시키는데 장시간이 소요될 수 있다. 따라서, 도 17의 실시예에서는 결정화 소스 영역(171)에 2 개의 MIC 소스 금속 영역(173)과 결정 필터링 채널(174)을 병렬로 형성하여 2개의 결정 필터링 채널을 통과하는 결정 성분을 사용하여 활성층 영역(172)를 신속히 결정화시킬 수 있다. 도 17에서는 2 개의 MIC 소스 금속 영역(173)과 결정 필터링 채널(174)를 사용하는 것으로 도시되어 있으나, 필요에 따라 이들을 수를 3개 이상으로 할 수도 있다.
본 발명의 MILC 현상을 이용한 결정 필터링 기법을 이용하면 400-700oC의 비교적 저온에서 박막 트랜지스터의 활성층 영역에 단결정을 성장시킬 수 있다. 본 발명에 따른 저온 결정화 방법은 유리 등으로 구성되는 디스플레이 기판에 변형을 일으키지 아니하는 온도 범위 내에서 퍼니스 등을 사용하여 다량의 기판을 동시에 열처리 할 수 있어 생산성을 높일 수 있는 효과가 있다.
본 발명에 의하여 제조된 박막트랜지스터는 종래의 다결정 실리콘을 사용한 박막트랜지스터에 비하여 전자이동도가 훨씬 높고 누설 전류도 작을 뿐만 아니라 장시간의 구동에도 특성이 열악해지지 않아서 더욱 향상된 동작 특성을 가진다. 또한 종래의 다결정 실리콘 박막으로는 구현할 수 없는 여러 가지 반도체 소자의 집적도 가능하여 디스플레이 장치에 추가적인 기능을 부가하여 구현하는 것이 가능해진다.
본 발명의 결정 필터링 기법에 의하여 결정화된 실리콘 박막을 포함하는 소자는 누설 전류의 발생이 최소화되고, 전자이동도가 최대화되어 소자의 사용 영역에 제한을 받지 않는다. 본 발명에 의하여 형성된 실리콘 박막을 포함하는 소자는 예를들어 액정표시소자의 구동회로, 픽셀 TFT, CPU 등에 사용될 수 있으나 이들 사용 범위에 한정되는 것은 아니다. 특히 본 발명에 따른 박막 트랜지스터는 액정표시소자(LCD), 유기 발광 디스플레이 장치의 구동 소자 혹은 픽셀 박막트랜지스터로서 효과적으로 사용될 수 있다. 또한, 본 발명의 방법은 고집적 반도체 소자, 3D 반도체 소자 등의 활성층을 형성하기 위하여 효과적으로 사용될 수 있다.
특히 본 발명은 활성층 영역 방향의 결정화 소스 영역의 단부를 결정화 진행 방향에 대하여 경사지도록 형성하여 결정화 필터링 채널로 입사되지 않는 결정 성장 성분을 결정화 필터링 채널 축의 외부로 반사시켜 결정화 필터링 채널로 입사되는 결정의 성장이 교란되는 것을 방지할 수 있는 효과가 있다. 또한, 본 발명은 MIC 소스 금속을 결정화 소스 영역 내에서 결정 성장이 방사상으로 일어나도록 하는 형태로 형성함으로써 결정 필터링의 효율을 높일 수 있는 효과가 있다.
이상 본 발명의 내용이 구체적 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한되는 것으로 해석되어서는 아니된다. 본 발명의 권리범위는 본원의 특허청구범위에 기재된 범위를 포괄하는 것이며, 본 발명이 속하는 분야의 통상의 기술자는 본원의 특허청구범위에 기재된 발명의 원리 및 범위 내에서 본 발명을 다양하게 변경 또는 변형하여 실시할 수 있다.

Claims (51)

  1. 박막트랜지스터의 활성층을 구성하는 실리콘 박막을 결정화하는 방법에 있어서,
    (a)기판 상에 비정질 실리콘 박막을 형성하는 단계;
    (b)상기 비정질 실리콘 박막을 패터닝하여 MIC 소스 금속이 인가된 부분을 포함하는 결정화 소스 영역, 활성층 영역 및 상기 결정화 소스 영역 및 상기 활성층 영역을 연결하는 채널부를 형성하는 단계;
    (c)상기 패터닝된 비정질 실리콘 박막을 열처리하여 상기 결정화 소스 영역 및 상기 활성층 영역을 결정화 시키는 단계를 포함하고,
    상기 활성층 영역을 마주보는 상기 결정화 소스 영역의 단부가 상기 결정화 소스 영역과 상기 활성층 영역을 연결하는 축에 대하여 경사지도록 형성되는 실리콘 박막 결정화 방법.
  2. 제1항에 있어서,
    상기 채널부의 폭이 0.1-50㎛인 실리콘 박막 결정화 방법.
  3. 제1항에 있어서,
    상기 결정화 소스 영역에서 상기 MIC 소스 금속이 인가된 부분이 상기 채널부로부터 2-50㎛ 이격 되는 실리콘 박막 결정화 방법.
  4. 제1항에 있어서,
    상기 기판이 유리, 석영(quartz), 또는 실리콘웨이퍼로 형성되는 실리콘 박막 결정화 방법.
  5. 제1항에 있어서,
    상기 단계 (a) 이전에 실리콘 산화물 또는 실리콘 질화물의 절연층을 상기 기판 상에 형성하는 단계를 포함하는 실리콘 박막 결정화 방법.
  6. 제1항에 있어서,
    상기 MIC 소스 금속으로서 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Ti, Tr, Ru, Rh, Cd 또는 Pt 중 하나 또는 둘 이상을 복합하여 사용하는 실리콘 박막 결정화 방법.
  7. 제6항에 있어서,
    상기 MIC 소스 금속이 가열 증착(evaporation), 스퍼터링, CVD, 코팅 또는 이온주입법을 사용하여 형성되는 실리콘 박막 결정화 방법.
  8. 제6항에 있어서,
    상기 MIC 소스 금속이 1 내지 200Å의 두께로 형성되는 실리콘 박막 결정화 방법.
  9. 제1항에 있어서,
    상기 단계 (c)의 열처리가 고온로(furnace) 내에서 이루어지는 실리콘 박막 결정화 방법.
  10. 제9항에 있어서,
    상기 열처리가 400-700oC 범위의 온도에서 이루어지는 실리콘 박막 결정화 방법.
  11. 제1항에 있어서,
    상기 단계 (c)의 열처리가 빛이나 레이저를 주사하는 방식으로 이루어지는 실리콘 박막 결정화 방법.
  12. 제11항에 있어서,
    상기 빛이나 레이저의 주사가 상기 MIC 금속이 인가된 부분부터 진행되는 실리콘 박막 결정화 방법.
  13. 제1항에 있어서,
    상기 단계(c) 이후에 고온 램프를 이용한 고속 열처리(RTA), 엑시머 레이저, 고온 퍼니스 어닐링 또는 마이크로웨이브를 이용한 추가 열처리가 실행되는 실리콘 박막 결정화 방법.
  14. 제13항에 있어서,
    상기 추가 열처리가 실리콘의 용융 온도 이하에서 실행되는 실리콘 박막 결정화 방법.
  15. 제1항에 있어서,
    상기 단계 (c)의 열처리 과정에 의하여 상기 결정화 소스 영역이 상기 MIC 소스 금속에 의하여 다결정화되고, 상기 활성층 영역은 상기 결정화 필터링 채널을 통과하여 전파되는 MILC 현상에 의하여 단결정화가 진행되는 실리콘 박막 결정화 방법.
  16. 제15항에 있어서,
    상기 활성층 영역이 소정 수준 이상으로 단결정화가 진행되었을 때 상기 열처리 과정을 마치는 실리콘 박막 결정화 방법.
  17. 제1항에 있어서,
    상기 결정화 소스 영역이 상기 활성층 영역 양측에 각각 형성되고, 각 상기 결정화 소스 영역은 상기 채널부에 의하여 상기 활성층 영역에 연결되는 실리콘 박막 결정화 방법.
  18. 제1항에 있어서,
    상기 결정화 소스 영역이 2개 이상 직렬로 배치되어 상기 채널에 의하여 상기 활성층 영역에 연결되는 실리콘 박막 결정화 방법.
  19. 제1항에 있어서,
    상기 결정화 소스 영역이 상기 활성층 영역의 측면에 형성되는 실리콘 박막 결정화 방법.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 결정화 소스 영역 중 MIC 금속이 인가된 부분의 형태가 상기 결정화 소스 영역 내의 실리콘 박막의 결정화가 방사상으로 일어나도록 하는 형태를 가지는 실리콘 박막 결정화 방법.
  21. 제20항에 있어서,
    상기 결정화 소스 영역 중 MIC 금속이 인가된 부분의 형태가 쐐기 형태, 점 형태, 상기 채널부를 향하여 연장되는 막대 형태 중 하나의 형태를 가지는 실리콘 박막 결정화 방법.
  22. 결정화된 실리콘 활성층을 포함하는 박막트랜지스터를 제조하는 방법에 있어서,
    (a) 기판 상에 비정질 실리콘 박막을 형성하는 단계;
    (b) 상기 비정질 실리콘 박막을 패터닝하여 MIC 소스 금속이 인가된 부분을 포함하는 결정화 소스 영역, 활성층 영역 및 상기 결정화 소스 영역 및 상기 활성층 영역을 연결하는 채널부를 형성하는 단계;
    (c)상기 패터닝된 비정질 실리콘 박막을 열처리하여 상기 결정화 소스 영역 및 상기 활성층 영역을 결정화 시키는 단계;
    (d)상기 활성층 영역 상에 게이트 절연층 및 게이트 전극을 형성하는 단계;
    (e)상기 활성층 영역에 불순물을 주입하는 단계;
    (f)상기 활성층 영역에 콘택트 절연층 및 콘택트 홀을 형성하는 단계
    (g)콘택트 홀을 통하여 상기 활성층을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하고,
    상기 활성층 영역을 마주보는 상기 결정화 소스 영역의 단부가 상기 결정화 소스 영역과 상기 활성층 영역을 연결하는 축에 대하여 경사지도록 형성되는 박막트랜지스터 제조 방법.
  23. 제22항에 있어서,
    상기 단계 (d)가 상기 단계 (c)에 앞서 실행되는 박막트랜지스터 제조방법.
  24. 제22항에 있어서,
    상기 단계 (d) 및 상기 단계 (e)가 상기 단계 (c)에 앞서 실행되는 박막트랜지스터 제조 방법.
  25. 제24항에 있어서,
    상기 비정질 실리콘 박막의 결정화와 상기 활성층에 주입된 불순물의 활성화가 상기 단계 (c)에서 동시에 이루어지는 박막트랜지스터 제조 방법.
  26. 제22항에 있어서,
    상기 단계(b)에서 상기 결정화 소스 영역의 일부에 MIC 소스 금속을 인가하는 동시에 상기 결정화 소스 영역에 대향하는 측의 상기 활성층 영역의 단부에 MIC 소스 금속을 인가하는 박막트랜지스터 제조 방법.
  27. 제22항에 있어서,
    상기 단계 (c)에서 상기 활성층 영역을 결정화 한 후 상기 활성층의 외연부를 패터닝하여 제거하는 단계를 포함하는 박막트랜지스터 제조 방법.
  28. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 채널부의 폭이 0.1-50㎛인 박막트랜지스터 제조 방법.
  29. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 결정화 소스 영역에서 상기 MIC 소스 금속이 인가된 부분이 상기 채널부로부터 2-50㎛ 이격 되는 박막트랜지스터 제조 방법.
  30. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 기판이 유리, 석영 또는 실리콘 웨이퍼로 형성되는 박막트랜지스터 제조 방법.
  31. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 단계 (a) 이전에 실리콘 산화물 또는 실리콘 질화물의 절연층을 상기 기판 상에 형성하는 단계를 포함하는 박막트랜지스터 제조 방법.
  32. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 MIC 소스 금속으로서 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Ti, Tr, Ru, Rh, Cd 또는 Pt 중 하나 또는 둘 이상을 복합하여 사용하는 박막트랜지스터 제조 방법.
  33. 제32항에 있어서,
    상기 MIC 소스 금속이 가열 증착(evaporation), 스퍼터링, CVD, 코팅 또는 이온주입법을 사용하여 형성되는 박막트랜지스터 제조 방법.
  34. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 MIC 소스 금속이 1 내지 200Å의 두께로 형성되는 박막트랜지스터 제조 방법.
  35. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 단계 (c)의 열처리가 고온로(furnace) 내에서 이루어지는 박막트랜지스터 제조 방법.
  36. 제35항에 있어서,
    상기 열처리가 400-700oC 범위의 온도에서 이루어지는 박막트랜지스터 제조 방법.
  37. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 단계(c) 이후에 고온 램프를 이용한 고속 열처리(RTA), 엑시머 레이저, 고온 퍼니스 어닐링 또는 마이크로웨이브를 이용한 추가 열처리가 실행되는 박막트랜지스터 제조 방법.
  38. 제37항에 있어서,
    상기 추가 열처리가 실리콘의 용융 온도 이하에서 실행되는 박막트랜지스터제조 방법.
  39. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 단계 (c)의 열처리 과정에 의하여 상기 결정화 소스 영역이 상기 MIC 소스 금속에 의하여 다결정화되고, 상기 활성층 영역은 상기 결정화 필터링 채널을 통과하여 전파되는 MILC 현상에 의하여 단결정화가 진행되는 박막트랜지스터 제조 방법.
  40. 제39항에 있어서,
    상기 활성층 영역이 소정 수준 이상으로 단결정화가 진행되었을 때 상기 열처리 과정을 종료하는 박막트랜지스터 제조 방법.
  41. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 결정화 소스 영역이 상기 활성층 영역 양측에 각각 형성되고, 각 상기 결정화 소스 영역은 상기 채널부에 의하여 상기 활성층 영역에 연결되는 박막트랜지스터 제조 방법.
  42. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 결정화 소스 영역이 2개 이상 직렬로 배치되어 상기 채널에 의하여 상기 활성층 영역에 연결되는 박막트랜지스터 제조 방법.
  43. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 결정화 소스 영역이 상기 활성층 영역의 측면에 형성되는 박막트랜지스터 제조 방법.
  44. 제22항 내지 제27항 중 어느 한 항에 있어서,
    제1항 내지 제19항 중 어느 한 항에 있어서, 상기 결정화 소스 영역 중 MIC 금속이 인가된 부분의 형태가 상기 결정화 소스 영역 내의 실리콘 박막의 결정화가 방사상으로 일어나도록 하는 형태를 가지는 박막트랜지스터 제조 방법.
  45. 제44항에 있어서,
    상기 결정화 소스 영역 중 MIC 금속이 인가된 부분의 형태가 쐐기 형태, 점 형태, 상기 채널부를 향하여 연장되는 막대 형태 중 하나의 형태를 가지는 박막트랜지스터 제조 방법.
  46. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 단계 (c)의 열처리가 빛이나 레이저를 주사하는 방식으로 이루어지는 박막트랜지스터 제조 방법.
  47. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 빛이나 레이저의 주사가 상기 MIC 금속이 인가된 부분부터 진행되는 박막트랜지스터 제조 방법.
  48. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 콘택트 홀이 형성되는 영역이 상기 활성층 영역의 일부와 상기 결정화 소스 영역의 적어도 일부를 포함하는 박막 트랜지스터 제조 방법.
  49. 제48항에 있어서,
    상기 콘택트 홀을 형성하기 이전에 상기 활성층 영역과 상기 결정화 소스 영역의 주변부를 패터닝하여 제거하는 박막 트랜지스터 제조 방법.
  50. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 MIC 소스 금속과 상기 채널부를 상기 활성층 영역에 대하여 2개 이상 병렬로 형성하는 실리콘 박막 결정화 방법.
  51. 제22항 내지 제27항 중 어느 한 항에 있어서,
    상기 MIC 소스 금속과 상기 채널부를 상기 활성층 영역에 대하여 2개 이상 병렬로 형성하는 박막 트랜지스터 제조 방법.
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