KR20020054476A - Printed circuit board for semiconductor chip package - Google Patents
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Abstract
Description
본 발명은 인쇄회로기판(PCB; Printed Circuit Board)에 관한 것으로서, 더욱 상세하게는 반도체 칩이 실장되어 그룹 봉지 과정을 거치는 반도체 칩 패키지용인쇄회로기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board (PCB), and more particularly, to a printed circuit board for a semiconductor chip package in which a semiconductor chip is mounted and subjected to a group encapsulation process.
최근 들어서 반도체 칩 패키지의 적용 기기가 휴대용 기기로 점차 확대되는 추세에 있다. 이에 따라 크기는 점점 얇고 작으면서 단자의 수는 증가시킬 수 있는 패키지, 특히 볼 그리드 어레이(BGA; Ball Grid Array) 패키지의 적용이 증가하는 추세에 있다.Recently, the application device of the semiconductor chip package is gradually expanding to the portable device. Accordingly, the application of packages that are thinner and smaller in size and in which the number of terminals can be increased, in particular, ball grid array (BGA) packages, is increasing.
반도체 칩 패키지 예컨대 볼 그리드 어레이 패키지 제조에 사용되고 있는 인쇄회로기판은 반도체 칩과 실장될 부품사이가 전기적으로 연결될 수 있도록 전기적인 회로가 인쇄된 부품이다. 인쇄회로기판의 구조를 살펴보기로 한다.Printed circuit boards used in the manufacture of semiconductor chip packages, such as ball grid array packages, are components in which electrical circuits are printed so that the semiconductor chips and the components to be mounted are electrically connected. The structure of the printed circuit board will be described.
도 1a는 종래의 반도체 칩 패키지용 인쇄회로기판을 나타낸 평면도이고, 도 2는 도 1a의 1b-1b선에 따른 단면도이다.1A is a plan view illustrating a conventional printed circuit board for a semiconductor chip package, and FIG. 2 is a cross-sectional view taken along line 1B-1B of FIG. 1A.
도 1a와 도 1b를 참조하면, 여기에 도시된 볼 그리드 어레이 패키지 제조에 사용되는 종래의 인쇄회로기판(110)은 반도체 칩(도시안됨)의 실장을 위한 칩 실장 영역(131)과 실장될 반도체 칩과의 전기적인 연결을 위한 회로패턴(117) 및 접속 단자(118)를 갖는 단위 반도체 칩 패키지 영역(130)들이 그룹 봉지를 위해 매트릭스(matrix) 배열되어 하나의 그룹화되어 있는 구조로서, 복수의 그룹들이 연속적으로 배열되어 있는 스트립(strip) 상태이다. 회로패턴(117)은 코어 판(core plate; 111)의 상면과 하면에 형성되며, 상면과 하면의 회로패턴(117)은 비아 홀(via hole; 119)에 의해 전기적으로 연결된다.Referring to FIGS. 1A and 1B, a conventional printed circuit board 110 used in manufacturing a ball grid array package shown in FIG. 1 is a chip mounting area 131 for mounting a semiconductor chip (not shown) and a semiconductor to be mounted. A unit semiconductor chip package region 130 having a circuit pattern 117 and a connection terminal 118 for electrical connection with a chip is arranged in a matrix and grouped together for group encapsulation. It is a strip state in which groups are arranged in succession. The circuit pattern 117 is formed on the top and bottom surfaces of the core plate 111, and the circuit patterns 117 on the top and bottom surfaces are electrically connected to each other by via holes 119.
이와 같은 인쇄회로기판에 복수의 반도체 칩이 수지 접착제로 실장되고, 반도체 칩과 인쇄회로기판간에 와이어 본딩(wire bonding)과 같은 전기적인 연결 작업이 이루어지며, 반도체 칩과 인쇄회로기판 및 본딩 와이어의 전기적인 연결 부위가 에폭시 몰딩 컴파운드(EMC; epoxy molding compound) 등의 재료를 사용하여 그룹별로 수지 봉지된 후 절단된다. 이러한 반제품에 외부 부품과의 전기적인 연결을 할 수 있도록 솔더 볼(solder ball) 등을 접합하면 실제 기능을 발휘할 수 있는 반도체 칩 패키지가 완성된다.A plurality of semiconductor chips are mounted on such a printed circuit board with a resin adhesive, and electrical connection operations such as wire bonding are performed between the semiconductor chip and the printed circuit board, and the semiconductor chip and the printed circuit board and the bonding wire are The electrical connection sites are resin encapsulated in groups using a material such as an epoxy molding compound (EMC) and then cut. Bonding solder balls, etc., to these semi-finished products to make electrical connections to external components results in a semiconductor chip package that can function in practice.
그러나, 반도체 칩 패키지 제조 공정을 진행하는 과정에서 반제품 상태의 반도체 칩 패키지는 반도체 칩과 수지 접착제, 에폭시 몰딩 컴파운드, 인쇄회로기판 사이의 열팽창률 불일치에 의하여 휨이 발생하게 된다. 열팽창률은 앞에서 열거한 각 원자재들이 가지는 고유한 물성으로, 열팽창률 불일치에 의한 휨은 반도체 칩 패키지 제조 공정 중에 반제품에 인가되는 고온의 열에 의하여 발생되는 것으로 알려져 있다. 반도체 칩 패키지 제조 공정의 각 공정마다 고온의 열을 인가하는 공정이 많은 관계로 반제품의 휨이 발생하고 있으며, 특히 생산성을 위하여 고온의 열을 짧은 시간 동안 인가하게 되면 이러한 반제품의 휨 발생 정도가 증가하게 되고, 특히 다수의 반도체 칩을 한꺼번에 수지 봉지하는 과정에서 그 정도가 심화된다. 예를 들면, 반도체 칩이 인쇄회로기판 위에 수지 접착제로 접착된 후 고온의 환경에서 경화 공정을 거치는데, 이 공정을 지나고 나면 반도체 칩과 수지 접착제와 인쇄회로기판 사이의 열팽창률 차이에 의하여 휨이 발생한다.However, during the semiconductor chip package manufacturing process, the semi-finished semiconductor chip package is warped due to the thermal expansion coefficient mismatch between the semiconductor chip and the resin adhesive, epoxy molding compound, and the printed circuit board. The coefficient of thermal expansion is a unique property of each of the raw materials listed above, and it is known that warpage caused by mismatch of thermal expansion is caused by high temperature heat applied to semi-finished products during the semiconductor chip package manufacturing process. Due to the many processes of applying high temperature heat to each process of semiconductor chip package manufacturing process, warpage of semi-finished products occurs. Especially, if high temperature heat is applied for a short time for productivity, the degree of warpage of semi-finished products increases. In particular, the degree is intensified in the process of encapsulating a plurality of semiconductor chips at once. For example, a semiconductor chip is bonded to a printed circuit board with a resin adhesive and then subjected to a curing process in a high temperature environment. After this process, warpage is caused by a difference in thermal expansion coefficient between the semiconductor chip and the resin adhesive and the printed circuit board. Occurs.
따라서 본 발명의 목적은 복수의 단위 반도체 칩 패키지 영역이 형성된 인쇄회로기판을 사용하는 반도체 칩 패키지 제조 공정 중 다수의 반도체 칩을 한꺼번에수지 봉지하는 과정에서 열팽창률 차이에 의한 반제품의 휨 발생을 감소시킬 수 있는 반도체 칩 패키지용 인쇄회로기판을 제공하는 데에 있다.Accordingly, an object of the present invention is to reduce the occurrence of warpage of semi-finished products due to the difference in thermal expansion in the process of encapsulating a plurality of semiconductor chips at the same time during the semiconductor chip package manufacturing process using a printed circuit board having a plurality of unit semiconductor chip package region. The present invention provides a printed circuit board for semiconductor chip package.
도 1a는 종래의 반도체 칩 패키지용 인쇄회로기판을 나타낸 평면도이고,1A is a plan view illustrating a conventional printed circuit board for a semiconductor chip package.
도 2는 도 1a의 1b-1b선에 따른 단면도,2 is a cross-sectional view taken along the line 1b-1b of FIG. 1A;
도 2a 내지 8b는 본 발명에 따른 반도체 칩 패키지용 인쇄회로기판의 제조 공정을 나타낸 평면도와 부분 단면도들로서,2A through 8B are plan views and partial cross-sectional views illustrating a manufacturing process of a printed circuit board for a semiconductor chip package according to the present invention;
도 2a는 본 발명에 따른 인쇄회로기판 제조에 사용되는 코어 판을 나타낸 평면도,Figure 2a is a plan view showing a core plate used for manufacturing a printed circuit board according to the present invention,
도 2b는 도 2a의 2b-2b선에 따른 단면도,FIG. 2B is a cross-sectional view taken along the line 2b-2b of FIG. 2A;
도 3a는 휨 방지용 슬릿이 형성된 코어 판을 나타낸 평면도,3A is a plan view showing a core plate on which bending slits are formed;
도 3b는 도 3a의 3b-3b선에 따른 단면도,3B is a cross-sectional view taken along line 3B-3B of FIG. 3A;
도 4a는 수지 충진재가 채워진 상태를 나타낸 평면도,Figure 4a is a plan view showing a state filled with the resin filler,
도 4b는 도 4a의 4b-4b선에 따른 단면도,4B is a cross-sectional view taken along line 4B-4B of FIG. 4A;
도 5a는 구리 박판이 부착된 상태를 나타낸 평면도,5a is a plan view showing a state where the copper thin plate is attached,
도 5b는 도 5a의 5b-5b선에 따른 단면도,5B is a cross-sectional view taken along line 5b-5b of FIG. 5A;
도 6a는 회로패턴이 형성된 상태를 나타낸 평면도,6A is a plan view showing a state in which a circuit pattern is formed;
도 6b는 도 6a의 6b-6b선에 따른 단면도,6B is a cross-sectional view taken along line 6b-6b of FIG. 6A;
도 7은 포토 솔더 레지스트층이 형성된 상태를 나타낸 평면도,7 is a plan view showing a state in which a photo solder resist layer is formed;
도 8a는 접속 단자가 개방된 상태를 나타낸 평면도,8A is a plan view showing a state in which connection terminals are opened;
도 8b는 도 8a의 8b-8b선에 따른 단면도,FIG. 8B is a cross-sectional view taken along line 8B-8B of FIG. 8A;
도 9는 본 발명에 따른 반도체 칩 패키지용 인쇄회로기판의 다른 실시예를 나타낸 평면도이다.9 is a plan view showing another embodiment of a printed circuit board for a semiconductor chip package according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10,50,110; 인쇄회로기판11,111; 코어 판(core plate)10,50,110; Printed circuit boards 11 and 111; Core plate
12; 휨 방지 슬릿(slit)13,113; 슬릿(slit)12; Anti-bending slits 13,113; Slit
14,114; 인덱스 홀(index hole)15; 수지 충진재14,114; Index hole 15; Resin filler
16; 구리 박판17,117; 회로패턴16; Copper sheet 17,117; Circuit pattern
18,118; 접속 단자19,119; 비아 홀(via hole)18,118; Connection terminals 19,119; Via hole
20,120; 게이트(gate)20,120; Gate
21; 포토 솔더 레지스트(Photo Solder Resist)21; Photo Solder Resist
25,125; 정렬 표시30,130; 단위 반도체 칩 패키지 영역25,125; Alignment marks 30,130; Unit semiconductor chip package area
31,131; 칩 실장 영역32,132; 접속단자 형성영역31,131; Chip mounting regions 32,132; Connection terminal formation area
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지용 인쇄회로기판은, 칩 실장 영역과 접속 단자 및 회로패턴이 형성된 단위 반도체 칩 패키지 영역들이 매트릭스 배열되어 있는 반도체 칩 패키지용 인쇄회로기판에 있어서, 각각의 단위 반도체 칩 패키지 영역 사이의 코어 판에 관통구멍이 형성되어 있는 것을 특징으로 한다. 관통구멍은 단위 반도체 칩 패키지들 사이에서 하나의 슬릿(slit)형태로 형성되거나 원형 형상을 갖는 복수의 홀(hole) 형태로 형성될 수 있다.A printed circuit board for a semiconductor chip package according to the present invention for achieving the above object is a printed circuit board for a semiconductor chip package in which the unit semiconductor chip package regions in which the chip mounting region, the connection terminal and the circuit pattern are formed are arranged in a matrix. A through hole is formed in the core plate between each unit semiconductor chip package region. The through holes may be formed in one slit form or in the form of a plurality of holes having a circular shape between the unit semiconductor chip packages.
이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩 패키지용 인쇄회로기판을 보다 상세하게 설명하고자 한다.Hereinafter, a printed circuit board for a semiconductor chip package according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 8b는 본 발명에 따른 반도체 칩 패키지용 인쇄회로기판의 제조 공정을 나타낸 평면도와 부분 단면도들이다.2A through 8B are plan views and partial cross-sectional views illustrating a manufacturing process of a printed circuit board for a semiconductor chip package according to the present invention.
도 8a와 도 8b를 참조하면, 본 발명에 따른 인쇄회로기판(10)은 반도체 칩이 실장되는 칩 실장 영역(31)과 각각의 칩 실장 영역(31)의 주변의 접속단자 형성영역(32)에 반도체 칩과의 전기적인 연결을 위한 접속 단자(18) 및 회로패턴(17)이 형성된 단위 반도체 칩 패키지 영역(30)이 3 ×4 배열되어 하나의 그룹화되어 형성된 구조로서 복수 개의 그룹이 연속적으로 형성되어 있다.8A and 8B, a printed circuit board 10 according to the present invention includes a chip mounting region 31 in which a semiconductor chip is mounted and a connection terminal forming region 32 around the chip mounting region 31. The unit semiconductor chip package region 30 in which the connection terminal 18 and the circuit pattern 17 for the electrical connection with the semiconductor chip are formed is arranged in a 3 x 4 arrangement in which a plurality of groups are continuously formed. Formed.
인쇄회로기판(10)의 가장자리에는 반도체 칩 패키지 제조 공정의 진행 중에인쇄회로기판(10)의 이송 및 그에 대한 가공이 이루어질 때 위치 정렬을 위한 인덱스 홀(index hole; 14)이 형성되어 있다. 그리고, 단위 반도체 칩 패키지 영역(30)들 사이에 칩 실장, 와이어 본딩 등의 공정에서 사용되는 "+"자 형태의 정렬 표시(25)가 형성되어 있다. 각각의 그룹들의 사이에 슬릿(13)이 형성되어 있다. 여기서, 참조번호 20 트랜스퍼 몰딩(transfer molding)을 적용할 경우에 사용되는 게이트(gate)이다.An index hole 14 is formed at the edge of the printed circuit board 10 for position alignment when the printed circuit board 10 is transported and processed during the semiconductor chip package manufacturing process. An alignment mark 25 having a “+” shape used in a process such as chip mounting and wire bonding is formed between the unit semiconductor chip package regions 30. The slits 13 are formed between the respective groups. Here, it is a gate used when applying the reference numeral 20 transfer molding.
인쇄회로기판(10)의 단면 구조를 살펴보면, 코어 판(11)의 상하 면에 구리 재질의 회로패턴(17)이 형성되어 있고, 코어 판(11)의 상하 면에 형성된 회로패턴(17)을 전기적으로 연결시키는 비아 홀(via hole; 19)이 코어 판(11)을 관통하여 형성되어 있으며, 포토 솔더 레지스트층(21)이 코어 판(11) 상하 면에 회로패턴(17)을 덮도록 형성된 구조로서, 휨 방지용 슬릿(12)이 단위 반도체 칩 패키지 영역(30)들 사이의 경계 부위, 즉 단일화(singulation) 공정에서 개별 단위 반도체 칩 패키지로 분리될 때 절단될 부분에 형성되어 있다.Looking at the cross-sectional structure of the printed circuit board 10, the circuit pattern 17 of copper material is formed on the upper and lower surfaces of the core plate 11, the circuit pattern 17 formed on the upper and lower surfaces of the core plate 11 Via holes 19 for electrically connecting are formed through the core plate 11, and the photo solder resist layer 21 is formed to cover the circuit pattern 17 on the upper and lower surfaces of the core plate 11. As a structure, a bending preventing slit 12 is formed at the boundary between the unit semiconductor chip package regions 30, that is, at the portion to be cut when separated into individual unit semiconductor chip packages in a singulation process.
위의 실시예와 같은 본 발명의 반도체 칩 패키지용 인쇄회로기판은 인쇄회로기판을 구성하는 포토 솔더 레지스트층(PSR; Photo Solder Resist plate), 구리배선, 코어 판들 중에서 열팽창과 가장 밀접한 관련이 있고 전체 인쇄회로기판 물성에 미치는 영향도가 가장 큰 코어 판에 슬릿(slit)을 형성하여 전체 인쇄회로기판이 외부 응력(stress)에 대하여 견딜 수 있도록 물성에 변화를 주고 있다. 즉, 본 발명과 같은 구조의 인쇄회로기판을 사용하여 제조되는 반도체 칩 패키지 반제품은 고온 환경에서 진행되는 제조 공정들을 거치는 동안에 코어 판에 형성된 슬릿에 의하여 열적 스트레스들이 어느 한 곳에 집중되지 않고 보다 효과적으로 분산되어 휨에 대하여 보다 안정적인 구조를 갖는다. 이에 따라, 반도체 칩과 수지 접착제, 에폭시 몰딩 컴파운드, 그리고 인쇄회로기판 사이의 열팽창률 차이가 극복된다. 이와 같은 인쇄회로기판은 다음과 같은 공정에 의해 제조될 수 있다.The printed circuit board for a semiconductor chip package of the present invention as in the above embodiment is most closely related to thermal expansion among photo solder resist layers (PSR), copper wiring, and core plates constituting the printed circuit board. The slit is formed on the core board having the greatest influence on the physical properties of the printed circuit board to change the physical properties so that the entire printed circuit board can withstand the external stress. In other words, the semi-finished semiconductor chip package manufactured using the printed circuit board having the structure of the present invention is more efficiently dissipated by the slit formed in the core plate during the manufacturing processes performed in the high temperature environment, where the thermal stress is not concentrated anywhere. It has a more stable structure against warpage. This overcomes the thermal expansion difference between the semiconductor chip, the resin adhesive, the epoxy molding compound, and the printed circuit board. Such a printed circuit board may be manufactured by the following process.
도 2a와 2b에 도시된 것과 같이 먼저 얇은 판 형태의 코어 판(11)이 준비된다. 그리고, 도 3a와 3b에 도시된 것과 같이 코어 판(11)에 휨 방지용 슬릿(12)과 그룹 봉지 과정에 적용할 경우 사용되는 슬릿(13) 및 인덱스 홀(14)이 형성된다. 휨 방지용 슬릿(12)은 적용될 반도체 칩 패키지 형태에 따라 미리 설계되어진 대로 패키지 단일화(singulation) 과정을 통하여 개별 단위 반도체 칩 패키지로 구분될 부위에 형성되도록 가공된다. 다음에 도 4a와 도 4b에 도시된 것과 같이 가공된 휨 방지용 슬릿(12)의 빈 공간에 수지 충진재(15)가 채워진다. 휨 방지용 슬릿(12)을 빈 공간으로 그대로 둘 경우에, 수지 봉지 공정이나 단위 패키지로 구분해 주는 단일화 공정에서 외부의 압력이나 충격에 의한 손상이 발생하여 제품의 정상적인 동작에 영향을 주는 것을 방지하기 위함이다. 예를 들어 수지 봉지 과정에서 충진 압력에 의해 휨 방지용 슬릿(12) 부위가 제거된다거나, 단일화 공정에서 상하면에 형성된 회로패턴들이 서로 접촉할 수 있는 가능성을 배재하기 위함이다. 여기서, 휨 방지용 슬릿(12)에 채워지는 수지 충진재는 열적 응력을 흡수할 수 있는 물성을 가진 수지가 사용될 수 있다.As shown in FIGS. 2A and 2B, a core plate 11 in the form of a thin plate is first prepared. 3A and 3B, the slit 13 and the index hole 14 used when applied to the bending prevention slit 12 and the group encapsulation process are formed in the core plate 11. The anti-bending slit 12 is processed to be formed in a portion to be divided into individual unit semiconductor chip packages through a package singulation process, as previously designed according to the type of semiconductor chip package to be applied. Next, the resin filler 15 is filled in the empty space of the anti-bending slit 12 processed as shown in FIGS. 4A and 4B. In case that the bending prevention slit 12 is left as an empty space, it is possible to prevent damage caused by external pressure or impact in the resin encapsulation process or the unification process divided into unit packages to affect the normal operation of the product. For sake. For example, in order to eliminate the possibility that the warpage prevention slit 12 is removed by the filling pressure in the resin encapsulation process, or the circuit patterns formed on the upper and lower surfaces may contact each other in the unification process. Here, the resin filling material to be filled in the anti-bending slit 12 may be a resin having physical properties that can absorb the thermal stress.
그리고, 도 5a와 5b에 도시된 것과 같이 코어 판(11) 양면에 구리 박판(16)이 부착되고, 도 6a와 6b에 도시된 것과 같이 구리 박판(16)이 패터닝(patterning)되어 회로패턴(17)과 접속 단자(18)가 형성되며, 코어 판(11) 각 면에 형성된 회로패턴(17) 사이의 전기적인 연결을 위하여 비아 홀(19)이 형성된다.5A and 5B, a thin copper plate 16 is attached to both surfaces of the core plate 11, and a thin copper plate 16 is patterned as shown in FIGS. 6A and 6B to form a circuit pattern ( 17 and a connection terminal 18 are formed, and a via hole 19 is formed for electrical connection between the circuit pattern 17 formed on each surface of the core plate 11.
회로패턴(17)과 접속 단자(18)의 형성이 완료되면, 도 7에서와 같이 포토 솔더 레지스트층(21)이 회로패턴(17)을 덮도록 형성되고 도 8a와 도 8b에 도시된 바와 같이 접속 단자(18)가 개방되어 인쇄회로기판(10)의 제조가 완료된다.When the formation of the circuit pattern 17 and the connection terminal 18 is completed, as shown in FIG. 7, the photo solder resist layer 21 is formed to cover the circuit pattern 17, and as shown in FIGS. 8A and 8B. The connection terminal 18 is opened to manufacture the printed circuit board 10.
한편, 본 발명에 따른 반도체 칩 패키지용 인쇄회로기판은 전술한 실시예에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 변형 예를 소개하기로 한다.Meanwhile, the printed circuit board for a semiconductor chip package according to the present invention is not limited to the above-described embodiment and may be variously modified within a range not departing from the technical spirit of the present invention. An example of variation will be introduced.
도 9는 본 발명에 따른 반도체 칩 패키지용 인쇄회로기판의 다른 실시예를 나타낸 평면도이다. 여기서, 전술한 실시예와 동일한 부분에 대하여 동일한 참조 번호를 부여하였다.9 is a plan view showing another embodiment of a printed circuit board for a semiconductor chip package according to the present invention. Here, the same reference numerals are given to the same parts as in the above-described embodiment.
도 9에 도시된 바와 같은 인쇄회로기판(50)은 전술한 실시예와는 달리 원형 형상을 갖는 복수의 휨 방지용 홀(52)이 단위 반도체 칩 패키지 영역(30)들 사이에 형성되어 있다.In the printed circuit board 50 as shown in FIG. 9, a plurality of bending preventing holes 52 having a circular shape are formed between the unit semiconductor chip package regions 30, unlike the above-described embodiment.
이상과 같은 본 발명에 의한 반도체 칩 패키지용 인쇄회로기판에 따르면, 반도체 칩 패키지 제조 공정 중에 반도체 칩과 수지 접착제, 에폭시 몰딩 컴파운드, 그리고 인쇄회로기판 사이의 열팽창률 차이에 의한 휨의 발생을 방지할 수 있다.According to the printed circuit board for a semiconductor chip package according to the present invention as described above, it is possible to prevent the occurrence of warpage due to the difference in thermal expansion coefficient between the semiconductor chip and the resin adhesive, epoxy molding compound, and the printed circuit board during the semiconductor chip package manufacturing process. Can be.
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- 2000-12-28 KR KR1020000083573A patent/KR20020054476A/en not_active Application Discontinuation
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