KR100934269B1 - Rigid wave pattern design on chip carrier and printed circuit boards for semiconductor and electronic sub-system packaging - Google Patents

Rigid wave pattern design on chip carrier and printed circuit boards for semiconductor and electronic sub-system packaging Download PDF

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헴 타키아
치이멘 유
친-티엔 치우
치이-친 리아오
한-시아오 첸
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Abstract

강체 웨이브 패턴이 반도체 다이 패키지에서의 기판의 제 1 사이드에 형성된다. 이 강체 웨이브 패턴은 기판의 제 2 사이드에 형성된 콘택 핑거들에 맞추어 정렬되고 이 콘택 핑거들의 위에 놓인다. 이 기판과 다이스는 몰딩 공정 동안 케이싱되고, 이 강체 웨이브 패턴은 다이 상의 응력 및 다이의 변형을 효과적으로 감소시키며, 그 결과 다이 크래킹을 실질적으로 경감시킨다.A rigid wave pattern is formed on the first side of the substrate in the semiconductor die package. This rigid wave pattern is aligned with and overlies the contact fingers formed on the second side of the substrate. This substrate and die are cased during the molding process, and the rigid wave pattern effectively reduces the stress on the die and the deformation of the die, thereby substantially reducing die cracking.

강체 웨이브 패턴, 다이 패키지, 콘택 핑거, 응력, 다이 크래킹 Rigid Wave Patterns, Die Packages, Contact Fingers, Stress, Die Cracking

Description

반도체 및 전자 서브-시스템 패키징을 위한 칩 캐리어 기판 및 인쇄 회로 기판 상의 강체 웨이브 패턴 설계{RIGID WAVE PATTERN DESIGN ON CHIP CARRIER SUBSTRATE AND PRINTED CIRCUIT BOARD FOR SEMICONDUCTOR AND ELECTRONIC SUB-SYSTEM PACKAGING}Rigid Wave Pattern Design on Chip Carrier and Printed Circuit Boards for Semiconductor and Electronic Sub-System Packaging

본 발명의 실시예들은 칩 크래킹(chip cracking) 및 그것에 의해 형성되는 칩 캐리어(chip carrier)를 완화시키기 위한 칩 캐리어 기판을 형성하는 방법에 관한 것이다.Embodiments of the present invention relate to a method of forming a chip carrier substrate for mitigating chip cracking and chip carriers formed thereby.

휴대할 수 있는 가전기기에 대한 수요가 크게 증가하여 대용량 저장 디바이스를 필요로 하고 있다. 플래시 메모리 저장 카드와 같은 비휘발성 반도체 메모리 디바이스는 디지털 정보 저장 및 교환에 관한 지금까지 증가하는 수요를 충족시키는데 널리 사용되고 있다. 이들의 높은 신뢰성 및 큰 용량과 함께 휴대성, 다목적성, 및 러기드 디자인(rugged design)은 이러한 메모리 디바이스, 예를 들어, 디지털 카메라, 디지털 뮤직 플레이어, 비디오 게임 콘솔, PDA, 및 셀률러 전화기를 포함하는 광범위한 전자 디바이스에서의 사용에 대해 이상적이도록 해왔다.The demand for portable home appliances has greatly increased, requiring mass storage devices. Nonvolatile semiconductor memory devices, such as flash memory storage cards, are widely used to meet the ever-increasing demand for digital information storage and exchange. Along with their high reliability and large capacity, portability, versatility, and rugged design allow these memory devices, such as digital cameras, digital music players, video game consoles, PDAs, and cellular telephones. It has been made ideal for use in a wide range of electronic devices, including.

광범위한 패키징 구성은 공지되어 있고, 플래시 메모리 저장 카드는 일반적으로 SiP(System-in-a-Package), 혹은 MCM(multichip modules)으로 제조될 수 있으 며, 여기서 복수의 다이스(dice)가 기판 상에 장착된다. 기판은 일반적으로 한 사이드 혹은 양쪽 사이드 상에 에칭된 전도성 층을 갖는 강체 베이스(rigid base)를 포함한다. 전기적 연결은 다이스와 전도성 층(들) 사이에 형성되고, 그리고 전도성 층(들)은 다이스의 전자 시스템으로의 통합을 위한 전기적 리드 구조(electric lead structure)를 제공한다. 다이스와 기판 사이에 전기적 연결들이 만들어지면, 조립체는 일반적으로 보호 패키지(protective package)를 제공하기 위해 몰딩 화합물(molding compound)로 케이싱(encasing)된다.A wide range of packaging configurations are known and flash memory storage cards can generally be manufactured in system-in-a-package (SiP), or multichip modules (MCM), where a plurality of dice are placed on a substrate. Is mounted. The substrate generally includes a rigid base having a conductive layer etched on one or both sides. Electrical connections are formed between the die and the conductive layer (s), and the conductive layer (s) provide an electrical lead structure for integration of the dice into the electronic system. Once electrical connections are made between the die and the substrate, the assembly is generally encased with a molding compound to provide a protective package.

작은 폼 팩터(small form factor) 요건의 관점에서, 또한 플래시 메모리 카드는 제거가능할 필요가 있고 인쇄 회로 기판에 영구히 부착될 필요는 없다는 사실로부터, 이러한 카드는 종종 LGA(Land Grid Array) 패키지로 만들어진다. LGA 패키지에서, 반도체 다이스는 패키지의 하부 표면 상에 형성된 노출된 콘택 핑거(contact finger)들에 전기적으로 연결된다. 호스트 인쇄 회로 기판 상의 다른 전자 컴포넌트들과의 외부 전기적 연결은, 콘택 핑거들이 인쇄 회로 기판 상에서의 상보적인 전기적 패드(complementary electrical pad)들과 가압 접촉(pressure contact) 되게 함으로써 달성된다. LGA 패키지는 PGA(Pin Grid Array) 및 BGA(Ball Grid Array) 패키지보다 더 작은 프로파일(profile)과 더 낮은 인덕턴스를 갖는다는 점에서, 플래시 메모리 카드용으로 이상적이다.In terms of small form factor requirements, and also from the fact that flash memory cards need to be removable and do not need to be permanently attached to a printed circuit board, such cards are often made in Land Grid Array (LGA) packages. In an LGA package, the semiconductor dice are electrically connected to exposed contact fingers formed on the bottom surface of the package. External electrical connection with other electronic components on the host printed circuit board is achieved by causing the contact fingers to be in pressure contact with complementary electrical pads on the printed circuit board. LGA packages are ideal for flash memory cards in that they have a smaller profile and lower inductance than Pin Grid Array (PGA) and Ball Grid Array (BGA) packages.

종래의 LGA 패키지의 단면이 도 1에 도시된다. 하나 또는 그 이상의 다이(20)가 다이 부착(24)을 통해 기판(22)에 장착된다. 기판(22)은 일반적으로 강체 코어(rigid core)(26) 예를 들어, 폴리이미드 래미네이트(polyimide laminate)로 형성된다. 박막 구리 층(28)이, 공지된 포토리소그래피 및 에칭 공정을 사용하여, 콘택 핑거들에 대한 노출된 표면을 포함하여, 필요한 전기적 리드 패턴으로 코어 상에 형성될 수 있다. 콘택 핑거(30)가 구리 층(28) 상에 증착된 골드(gold)의 층으로 형성될 수 있어 호스트 PCB에 패키지의 전기적 연결을 제공할 수 있다. 다이스는 와이어 본드(wire bonds)(32)에 의해 기판에 전기적으로 연결될 수 있다. 비아(vias)(미도시)가 기판을 관통하여 형성되어 기판을 통한 콘택 핑거(30)로의 다이스의 전기적 연결을 가능하게 한다. 그 다음으로 기판은 솔더 마스크(solder mask)(34)로 코팅될 수 있고, 콘택 핑거(30)는 노출된 채로 남게되어, 기판상의 전기적 리드 패턴 형태를 절연시키고 보호할 수 있다. 전형적인 LGA 패키지의 또 다른 예들은 미국 특허 번호 4,684,184, 5,199,889 및 5,232,372에 개시되어 있으며, 이들 모두는 그 전체가 참조로 본 명세서에 통합된다.A cross section of a conventional LGA package is shown in FIG. One or more dies 20 are mounted to the substrate 22 via die attach 24. Substrate 22 is generally formed of a rigid core 26, for example, a polyimide laminate. A thin copper layer 28 may be formed on the core in the required electrical lead pattern, including the exposed surface for the contact fingers, using known photolithography and etching processes. Contact fingers 30 may be formed of a layer of gold deposited on copper layer 28 to provide electrical connection of the package to the host PCB. The dice may be electrically connected to the substrate by wire bonds 32. Vias (not shown) are formed through the substrate to enable electrical connection of the dice through the substrate to the contact finger 30. The substrate may then be coated with a solder mask 34 and the contact finger 30 may remain exposed to insulate and protect the shape of the electrical lead pattern on the substrate. Still other examples of typical LGA packages are disclosed in US Pat. Nos. 4,684,184, 5,199,889 and 5,232,372, all of which are incorporated herein by reference in their entirety.

이제 도 2를 참조하면, 다이스가 기판에 장착된 이후에, 조립체가 몰딩 화합물(40) 내에 패키징되어 조립체를 보호한다. 몰딩 공정 동안, 몰딩 머신은 일반적으로 약 0.8톤의 주입력(injection force)을 출력할 수 있어 몰딩 화합물을 몰드 캐비티(mold cavity)가 되게 할 수 있다. 약 4.5mm×2.5mm의 풋프린트(footprint)를 갖는 다이스에 대해, 이러한 주입력은 결과적으로 약 1.2 kgf/㎟의 다이 상의 압력을 일으킬 수 있다.Referring now to FIG. 2, after the die is mounted to the substrate, the assembly is packaged in the molding compound 40 to protect the assembly. During the molding process, the molding machine can typically output an injection force of about 0.8 tonnes to make the molding compound into a mold cavity. For dice with a footprint of about 4.5 mm x 2.5 mm, this injection force can result in pressure on the die of about 1.2 kgf / mm 2.

LGA 패키지의 하부 표면은 일반적으로 평평하지 않다. 도 1과 도 2에 도시된 바와 같이, 핑거들(30)이 솔더 마스크(solder mask)(34)에 의해 정의된 평면 위에서, 패키지의 내부로 오목 들어가 있다. 솔더 마스크의 동일 높이의 위치(flush position)로 인해, 하부 표면 솔더 마스크 밑의 위치들에서, 몰드 화합물의 힘에 대항하여, 동일하거나 또는 반대의 힘이 기판상에서 위쪽으로 가해지게 된다. 그러나, 콘택 핑거들은 솔더 마스크의 하부 표면과 같은 높이가 아니기 때문에, 콘택 핑거들 밑의 위치들에서 동일한 힘과 반대의 힘은 존재하는 않는다. 이 결과, 콘택 핑거들 위에 위치한 다이스에서의 위치에서 다이스 내부로 응력(stress)이 확립되게 된다.The bottom surface of the LGA package is generally not flat. As shown in FIGS. 1 and 2, the fingers 30 are recessed into the interior of the package, on a plane defined by a solder mask 34. Due to the flush position of the solder mask, at positions below the bottom surface solder mask, the same or opposite force is applied upwards on the substrate against the force of the mold compound. However, since the contact fingers are not at the same height as the bottom surface of the solder mask, there is no force opposite to the same force at locations below the contact fingers. As a result, stress is established into the die at a position at the die located above the contact fingers.

과거에, 반도체 다이는 LGA 패키지에서의 몰딩 공정 동안 발생되는 응력을 더 잘 견딜 수 있었다. 그러나, 칩 스케일 패키지(Chip Scale Packages, CSP)와 더 작은 폼 팩터 패키지에 대한 지속적인 기술의 경향은 매우 얇은 다이스를 필요로 하고 있다. 현재로서는 약 8 밀(mil)에서 20밀 범위로 다이스를 얇게 하기 위해 반도체 제조 공정 동안 웨이퍼 백그라인드(wafer backgrind)를 사용하는 것이 알려져 있다. 이러한 두께에서, 다이스는 종종 몰딩 공정 동안 발생되는 응력을 견딜 수 없고, 다이스는 (도 2에서 점선으로 도시된 바와 같이) 몰딩 압력하에서 변형된다.In the past, semiconductor dies could better tolerate the stresses generated during the molding process in LGA packages. However, the continuing trend in technology for chip scale packages (CSPs) and smaller form factor packages requires very thin dice. It is presently known to use wafer backgrind during the semiconductor manufacturing process to thin dice in the range of about 8 mils to 20 mils. At this thickness, the die often cannot withstand the stresses that occur during the molding process, and the die deforms under molding pressure (as shown by the dashed line in FIG. 2).

콘택 핑거 위의 다이스의 변형은, 도 2에 도시된 다이 크랙(die crack)(50)과 같은, 다이 크래킹(die cracking)으로 알려진, 다이에서의 분열을 일으킬 수 있다. 몰딩 공정의 응력 하에서의 다이 크래킹으로 인해 일반적으로 패키지는 폐기되어야 한다. 반도체 제조 및 패키징 공정의 마감 공정에서의 이러한 것의 발생은 특히 큰 손실이 초래하고 부담스러운 문제이다.Deformation of the die on the contact finger can cause fragmentation at the die, known as die cracking, such as die crack 50 shown in FIG. Due to die cracking under the stress of the molding process, the package generally has to be discarded. The occurrence of this in the finishing process of semiconductor manufacturing and packaging processes is a particularly costly and burdensome problem.

다이 크래킹의 문제는 이전에 칩 캐리어 기판에 의해 대처 되지 않았다. 기판의 하부면 상의 콘택 핑거 위에서의 기판의 상부면 상의 영역은 일반적으로 예를 들어, 종래 기술을 도시한 도 3에서 보여지는 바와 같이 그물 패턴(mesh pattern)으로 에칭된 구리(copper)의 층(28)을 포함한다. 종래 기술을 도시한 도 4에서 보여지는 바와 같이 콘택 핑거 위에 구리의 고체 균일 층을 제공하는 것이 또한 알려져 있다. 그러나, 열 팽창 계수에서의 차이로 인해, 기판 상의 구리의 고체 균일 층은 패키지 형성 동안의 상승된 온도 프로세스 동안 뒤틀림(warping) 및 다른 문제를 일으킨다. 더욱이, 얇은 반도체 다이에서, 다이 크래킹이 도 3과 도 4에 도시된 패턴들 중 어느 하나의 패턴에 대해 몰딩 공정 동안 수용할 수 없는 높은 비율로 일어난다.The problem of die cracking was not previously addressed by the chip carrier substrate. The area on the top surface of the substrate above the contact finger on the bottom surface of the substrate is generally a layer of copper etched in a mesh pattern, for example as shown in FIG. 28). It is also known to provide a solid homogeneous layer of copper on the contact fingers as shown in FIG. 4 which shows the prior art. However, due to the difference in coefficient of thermal expansion, the solid uniform layer of copper on the substrate causes warping and other problems during the elevated temperature process during package formation. Moreover, in thin semiconductor dies, die cracking occurs at an unacceptably high rate during the molding process for either of the patterns shown in FIGS. 3 and 4.

본 발명의 일 실시예는 강화된 반도체 다이 패키지에 관한 것이다. 반도체 다이 패키지는 기판에 장착된 하나 또는 그 이상의 반도체 다이와 그리고 상기 하나 또는 그 이상의 반도체 다이와 기판을 캡슐링(encapsulating)하기 위한 몰딩 화합물로 형성된다. 기판은 제 1 전도성 층과 제 2 전도성 층을 포함하고, 이들 중 하나 혹은 양쪽 모두는 전기적 컨덕턴스 패턴(electrical conductance pattern)으로 형성된다. 전도성 층들 중 제 1 전도성 층 상에서의 컨덕턴스 패턴의 부분은 다이 패키지를 외부 컴포넌트들에 전기적으로 연결하기 위한 콘택 핑거들로 형성된다. 제 2 전도성 층은, 하나 또는 그 이상의 다이 상의 응력 및 변형을 감소시키기 위해, 본 명세서에서 강체 웨이브 패턴(rigid wave pattern)으로 언급되는 패턴을 포함하는데, 만약 그렇지 않다면 이 응력 및 변형은 몰딩 공정 동안 콘택 핑거들로부터 발생한다.One embodiment of the invention is directed to an enhanced semiconductor die package. The semiconductor die package is formed of one or more semiconductor die mounted to a substrate and a molding compound for encapsulating the one or more semiconductor die and the substrate. The substrate includes a first conductive layer and a second conductive layer, one or both of which are formed in an electrical conductance pattern. The portion of the conductance pattern on the first of the conductive layers is formed of contact fingers for electrically connecting the die package to the external components. The second conductive layer includes a pattern, referred to herein as a rigid wave pattern, to reduce stress and strain on one or more dies, if not otherwise this stress and strain is during the molding process. From contact fingers.

본 발명의 일 실시예에서, 강체 웨이브 패턴은 기판의 대향 표면(opposite surface)에 형성된 콘택 핑거들에 맞추어 정렬되고 이 콘택 핑거들의 위에 놓이도록 기판의 제 1 표면에 형성된다. 이 강체 웨이브 패턴은 에칭된 부분들과 이 에칭된 부분들을 둘러싸는 에칭되지 않은 부분을 포함할 수 있다. 각각의 콘택 핑거에 대한 하나의 에칭된 부분이 있을 수 있고, 그리고 각각의 에칭된 부분은 기판의 대향 표면에서의 그 대응하는 콘택 핑거와 대략 동일한 크기이다.In one embodiment of the present invention, a rigid wave pattern is formed on the first surface of the substrate to align with and overlie the contact fingers formed on the opposite surface of the substrate. This rigid wave pattern may comprise etched portions and an unetched portion surrounding the etched portions. There may be one etched portion for each contact finger, and each etched portion is approximately the same size as its corresponding contact finger at the opposite surface of the substrate.

본 발명의 일 실시예에서, 에칭된 부분들 각각은 네 개의 개별 섹션(section)들을 가질 수 있으며, 그들은 함께 타원형의 부분을 형성하고, 상부 및 하부에서 절단되고, 그리고 상부 및 하부 사이의 그 중앙에서 분리되어 있다. 에칭된 부분들을 둘러싸는 에칭되지 않은 부분은 일반적으로 직사각형 모양이고 에칭이 없다. 강체 웨이브 패턴의 에칭된 부분과 에칭되지 않은 부분의 모양은 대안적인 실시예에서 변할 수 있다.In one embodiment of the invention, each of the etched portions may have four separate sections, which together form an elliptical portion, cut at the top and bottom, and their center between the top and bottom Separated from The unetched portion surrounding the etched portions is generally rectangular in shape and free of etching. The shape of the etched and unetched portions of the rigid wave pattern may vary in alternative embodiments.

콘택 핑거들의 일부 혹은 모두 위에 놓이는 하나 또는 그 이상의 다이로 인해, 기판에 장착될 경우, 본 발명의 실시예들에 따른 강체 웨이브 패턴은 개별 다이스 상에서의 응력 및 개별 다이스의 변형을 효과적으로 감소시키고, 그 결과 다이 크래킹을 실질적으로 경감시킨다. 더욱이, 강체 웨이브 패턴의 에칭된 부분들은 기판 상에서의 전기적 컨덕턴스 패턴으로서 동시에 그리고 동일한 공정에서 형성될 수 있다. 따라서, 본 발명에 의해 제공되는 장점은 추가적인 공정 단계 혹은 어떤 추가적인 제조 비용 없이 달성될 수 있다.Due to one or more die overlying some or all of the contact fingers, when mounted to a substrate, the rigid wave pattern according to embodiments of the present invention effectively reduces stress on individual dice and deformation of individual dice, The result is substantially reduced die cracking. Moreover, the etched portions of the rigid wave pattern can be formed simultaneously and in the same process as the electrical conductance pattern on the substrate. Thus, the advantages provided by the present invention can be achieved without additional processing steps or any additional manufacturing costs.

도 1은 LGA 패키지에서의 기판 상에 장착된 다이스의 종래 단면도이다.1 is a conventional cross-sectional view of a die mounted on a substrate in an LGA package.

도 2는 패키징된 다이스와 기판의 종래 단면도로, 여기서 다이는 몰딩 공정 동안 압력의 결과로 크래킹되고 있다.2 is a conventional cross-sectional view of a packaged die and substrate, where the die is cracking as a result of pressure during the molding process.

도 3은 종래 칩 캐리어 기판의 상부 표면 상에 형성된 에칭되지 않은 구리 층의 평면도이다.3 is a top view of an etched copper layer formed on the top surface of a conventional chip carrier substrate.

도 4는 종래 칩 캐리어 기판의 상부 표면 상에 형성된 그물 패턴의 구리 층의 평면도이다.4 is a plan view of a copper layer of a mesh pattern formed on an upper surface of a conventional chip carrier substrate.

도 5는 칩 캐리어 기판의 평면도로, 하부 표면 상의 콘택 핑거들에 대한 상부 표면을 관통해서 바라본 도면이다(하부 표면 상의 콘택 핑거들은 점선으로 도시됨).5 is a plan view of a chip carrier substrate, viewed through the top surface for contact fingers on the bottom surface (contact fingers on the bottom surface are shown in dashed lines).

도 6은 칩 캐리어 기판의 평면도로, 상부 표면은 본 발명의 실시예에 따라 강체 웨이브 패턴을 포함하고 있다.6 is a plan view of a chip carrier substrate, the upper surface including a rigid wave pattern in accordance with an embodiment of the invention.

도 7은 도 6의 라인 7-7을 통해서 바라본 단면도이다.FIG. 7 is a cross-sectional view taken along line 7-7 of FIG. 6.

도 8은 도 6의 라인 8-8을 통해서 바라본 단면도이다.8 is a cross-sectional view taken along line 8-8 of FIG. 6.

도 9는 본 발명의 실시예에 따른 강체 웨이브 패턴의 부분의 확대 평면도이다.9 is an enlarged plan view of a portion of a rigid wave pattern according to an embodiment of the present invention.

도 10-13은 칩 캐리어 기판의 평면도로, 상부 표면은 본 발명의 대안적인 실시예에 따른 강체 웨이브 패턴들을 포함하고 있다.10-13 are plan views of chip carrier substrates, the top surface of which includes rigid wave patterns in accordance with an alternative embodiment of the present invention.

도 14는 칩 캐리어 기판의 부분의 확대 평면도로, 상부 표면은 도 13에 도시된 바와 같이 강체 웨이브 패턴을 포함하고 있다.14 is an enlarged plan view of a portion of a chip carrier substrate, the upper surface including a rigid wave pattern as shown in FIG.

도 15는 칩 캐리어 기판의 평면도로, 상부 표면은 본 발명의 실시예에 따른 컨덕턴스 패턴과 강체 웨이브 패턴을 포함하고 있다.15 is a plan view of a chip carrier substrate, the upper surface of which includes a conductance pattern and a rigid wave pattern in accordance with an embodiment of the present invention.

도 16은 본 발명의 실시예에 따라 강체 웨이브 패턴을 가진 칩 캐리어 기판과 다이스를 포함하고 있는 반도체 패키지의 옆면의 단면도이다.16 is a cross-sectional view of a side surface of a semiconductor package including a die and a chip carrier substrate having a rigid wave pattern in accordance with an embodiment of the present invention.

도 17은 본 발명에 따른 기판 상에 강체 웨이브 패턴을 형성하는 프로세스의 흐름도이다.17 is a flowchart of a process for forming a rigid wave pattern on a substrate in accordance with the present invention.

도 18은 본 발명에 따른 칩 캐리어 기판의 제조 프로세스를 설명하는 흐름도이다.18 is a flowchart illustrating a manufacturing process of a chip carrier substrate according to the present invention.

본 발명의 실시예들이 이제 도 5에서 도 18을 참조하여 설명되며, 이것은 강화된 반도체 패키지에 관한 것이다. 이해해야 할 것으로, 본 발명은 다른 많은 형태로 구현될 수 있고 본 명세서에서 설명되는 실시예들에만 한정되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예들은 본 발명의 기술분야에서 숙련된 기술을 갖는 자들에게 본 발명을 완전하게 전달함과 아울러 본 명세서의 개시가 전체적으로 완전하도록 하기 위해 제공된다. 실제로, 본 발명은 이러한 실시예들의 대안물, 수정물, 등가물을 포괄하도록 의도되었으며, 이러한 것은 첨부된 특허청구범위에 의해 정의된 바와 같이 본 발명의 사상 및 범위 내에 포함된다. 더욱이, 본 발명의 다음의 상세한 설명에서, 본 발명의 충분한 이해를 제공하기 위해 수많은 특정 세부사항들이 설명된다. 그러나, 본 발명의 기술분야에서 통상의 기술을 갖는 자들에게는 이러한 특정 세부사항들이 없어도 본 발명이 실시될 수 있다는 것은 명확하다.Embodiments of the present invention are now described with reference to FIGS. 5 to 18, which relate to an enhanced semiconductor package. It should be understood that the present invention may be embodied in many other forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the disclosure to those skilled in the art. Indeed, the invention is intended to cover alternatives, modifications, and equivalents of these embodiments, which are included within the spirit and scope of the invention as defined by the appended claims. Moreover, in the following detailed description of the invention, numerous specific details are set forth in order to provide a thorough understanding of the present invention. However, it will be apparent to those of ordinary skill in the art that the present invention may be practiced without these specific details.

도 5와 도 6은 칩 캐리어 기판(100)의 부분의 평면도이고, 도 7과 도 8은 기판(100)의 상부 표면과 하부 표면에 수직인 다른 평명에 대한 단면도이다. 도 7과 도 8에 도시된 바와 같이, 기판(100)은 상부 표면(102)과 하부 표면(104)을 가질 수 있다. 기판(100)은 코어(106)로 형성될 수 있는데, 이 코어의 상부 표면 상에는 상부 전도성 층(108)이 형성되고, 이 코어의 하부 표면 상에는 하부 전도성 층(110)이 형성된다. 코어는 유전 물질 예를 들어, BT 수지와 같은 에폭시-유리 수지일 수 있으며, 약 40 미크론(㎛)에서 200㎛ 사이의 두께를 가질 수 있지만, 코어의 두께는 대안적인 실시예에서 이 범위 이외의 범위로 변할 수 있다. 대안적인 실시예에서 코어는 세락믹 혹은 유기체일 수 있다.5 and 6 are plan views of portions of the chip carrier substrate 100, and FIGS. 7 and 8 are cross-sectional views of other planes perpendicular to the top and bottom surfaces of the substrate 100. FIGS. As shown in FIGS. 7 and 8, the substrate 100 may have an upper surface 102 and a lower surface 104. Substrate 100 may be formed of a core 106, an upper conductive layer 108 formed on an upper surface of the core, and a lower conductive layer 110 formed on a lower surface of the core. The core may be a dielectric material, for example an epoxy-glass resin, such as a BT resin, and may have a thickness between about 40 microns (μm) and 200 μm, although the thickness of the core may be outside of this range in alternative embodiments. Can be changed to a range. In alternative embodiments the core may be a ceramic or an organism.

전도성 층(108 및 110)은 구리 또는 다른 낮은 저항 전기 전도체로 형성될 수 있고, 그리고 이후에 설명되는 바와 같이 패터닝(patterning)될 수 있다. 이 층(108 및 110)은 약 10㎛에서 24㎛의 두께를 가질 수 있지만, 층(108 및 110)의 두께는 대안적인 실시예에서 이 범위 이외의 범위로 변할 수 있다. 패턴닝이 되면, 상부 전도성 층과 하부 전도성 층은 종래 기술에서 공지된 바와 같이 솔더 마스크(112)로 래미네이팅(laminating)될 수 있고, 그리고 종래 기술에서 공지된 바와 같이 하나 또는 그 이상의 골드 층(gold layers)이 하부 전도성 층(110)의 부분들 상에 형성될 수 있어 콘택 핑거들(114)을 정의할 수 있다. 본 발명에 따라 패터닝될 수 있는 전도성 층을 포함하는 기판은 캘리포니아 산타 글라라에 소재한 Kinsus Interconnect Technology Corp.로부터 입수할 수 있다.Conductive layers 108 and 110 may be formed of copper or other low resistance electrical conductors, and may be patterned as described later. The layers 108 and 110 may have a thickness of about 10 μm to 24 μm, but the thickness of the layers 108 and 110 may vary outside of this range in alternative embodiments. Once patterned, the upper conductive layer and the lower conductive layer can be laminated with a solder mask 112 as known in the prior art, and one or more gold layers as known in the prior art. Gold layers may be formed on portions of the lower conductive layer 110 to define the contact fingers 114. Substrates comprising a conductive layer that can be patterned according to the present invention are available from Kinsus Interconnect Technology Corp., Santa Glala, California.

본 발명의 실시예에서, 기판(100)은 LGA 반도체 패키지에서 사용을 위해 패터닝될 수 있고 구성될 수 있다. 이해할 것으로, 이후에 설명되는 강체 웨이브 패턴 및 기판(100)은 예를 들어, BGA 패키지를 포함하는 다른 형태의 반도체 패키지에도 사용될 수 있다.In an embodiment of the invention, substrate 100 may be patterned and configured for use in an LGA semiconductor package. As will be appreciated, the rigid wave pattern and substrate 100 described below may also be used in other types of semiconductor packages, including, for example, BGA packages.

도 5, 도 7, 및 도 8은 또한 기판(100)의 상부 표면(102) 상에 장착된 두 개의 적층된 반도체 다이(116)를 도시하고 있다(명확하게 하기 위해, 도 5의 평면도에서는 점섬으로 도시되었고, 도 6의 평면도에서는 생략되었음). 본 발명의 실시예들은 대안적으로 단일 다이스를 포함할 수 있고, 본 발명의 실시예들은 대안적으로 SiP, MCM 또는 다른 형태의 구성에서 3 개 내지 8 개 혹은 그 이상의 적층된 다이를 포함할 수 있다. 하나 또는 그 이상의 다이는 8밀에서 20밀 사이의 범위를 갖는 두께를 가질 수 있지만, 대안적인 실시예에서는 하나 또는 그 이상의 다이는 8밀 보다 더 얇고 20밀 보다 더 두꺼울 수 있다. 본 발명에 있어서, 꼭 그러한 것은 아니지만, 하나 또는 그 이상의 다이(116)는 플래시 메모리 칩(NOR/NAND), SRAM 또는 DDT, 및/또는 ASIC와 같은 제어기 칩일 수 있다. 다른 실리콘 칩들도 고려될 수 있다.5, 7, and 8 also show two stacked semiconductor dies 116 mounted on the top surface 102 of the substrate 100 (for clarity, in the top view of FIG. And omitted from the top view of FIG. 6). Embodiments of the present invention may alternatively comprise a single die, and embodiments of the present invention may alternatively comprise three to eight or more stacked dies in SiP, MCM or other configuration. have. One or more dies may have a thickness ranging from 8 mils to 20 mils, but in alternative embodiments one or more dies may be thinner than 8 mils and thicker than 20 mils. In the present invention, though not necessarily, one or more die 116 may be a controller chip such as a flash memory chip (NOR / NAND), an SRAM or a DDT, and / or an ASIC. Other silicon chips may also be considered.

하나 또는 그 이상의 다이(116)가 공지된 다이 부착 화합물(118)을 사용하여, 공지된 접착제 혹은 공융 다이 본드 프로세스(eutectic die bond process)에서 기판(100)의 상부 표면(102) 상에 장착될 수 있다. 이 다이 부착 화합물은 예를 들어, 전기적 전도를 위한 전도성 필러(conductive fillers)를 포함하는 다양한 폴리머 접착제들 중 어느 하나일 수 있다. 이러한 다이 부착 화합물은 예를 들어, 뉴욕 아몽크에 소재하는 Semiconductor Packaging Materials, Inc.에 의해 제조된다. 하나 또는 그 이상의 다이(116)가 공지된 와이어 본드 프로세스에서 와이어 본드(120)에 의해 기판(100)의 전도성 층(108, 110)에 전기적으로 연결될 수 있다.One or more die 116 may be mounted on top surface 102 of substrate 100 in a known adhesive or eutectic die bond process using known die attach compound 118. Can be. This die attach compound can be any one of a variety of polymer adhesives including, for example, conductive fillers for electrical conduction. Such die attach compounds are manufactured by, for example, Semiconductor Packaging Materials, Inc., Armonk, NY. One or more die 116 may be electrically connected to conductive layers 108, 110 of substrate 100 by wire bond 120 in known wire bond processes.

칩 캐리어 기판의 상부 표면으로부터 보이지는 않지만, 도 5는 기판(100)의 하부 표면(104) 상에 형성된 콘택 핑거들(114)의 위치를 점선으로 나타낸 평면도이다. 콘택 핑거들(114)이 호스트 인쇄 회로 기판(미도시)의 콘택 패드에 가압 접촉될 때, 콘택 핑거들(114)이 공지된 방법으로 호스트 인쇄 회로 기판의 콘택 패드 혹은 다른 전자 컴포넌트와의 전기적 연결을 확립하도록 제공된다. 네 개의 콘택 핑거들(114)이 도시되었지만, 이해해야 할 것으로, 칩 캐리어 기판(100)의 대안적인 구성에서는 네 개의 핑거들 보다 많거나 혹은 적은 핑거들이 있을 수 있다. 일 실시예에서, 여덟 개의 콘택 핑거들이 있을 수 있다.Although not visible from the top surface of the chip carrier substrate, FIG. 5 is a plan view in dotted line showing the position of the contact fingers 114 formed on the bottom surface 104 of the substrate 100. When contact fingers 114 are in pressure contact with a contact pad of a host printed circuit board (not shown), the contact fingers 114 are electrically connected with contact pads or other electronic components of the host printed circuit board in a known manner. Provided to establish. Although four contact fingers 114 are shown, it will be appreciated that there may be more or less than four fingers in an alternative configuration of the chip carrier substrate 100. In one embodiment, there may be eight contact fingers.

전기적 컨덕턴스 패턴의 다른 부분들은, 공지된 방법으로 그리고 이후에 설명되는 바와 같이, 기판의 상부 표면(102) 및/또는 하부 표면(104) 상에 형성될 수 있어, 하나 또는 그 이상의 다이(116)와, 콘택 핑거들(114) 및/또는 기판(100)의 표면 상에 장착되는 다른 전기적 컴포넌트들 사이에서 전기적 접속을 제공할 수 있다. 실시예들에서, 강체 웨이브 패턴과 콘택 핑거들 이외에, 기판(100)의 한쪽 표면 혹은 양쪽 표면 상에 전기적 컨덕턴스 패턴(208)(도 15)이 있을 수 있다. 상부 표면(102)과 하부 표면(104) 상의 컨덕턴스 패턴들을 포함하는 실시예들에서, 비아(미도시)는 기판(100)의 상부 표면과 하부 표면 사이에서 전기적 신호를 전송하기 위해 제공될 수 있다.Other portions of the electrical conductance pattern may be formed on the top surface 102 and / or bottom surface 104 of the substrate, as described in a known manner and later, such that one or more die 116 And electrical contacts between the contact fingers 114 and / or other electrical components mounted on the surface of the substrate 100. In embodiments, in addition to the rigid wave pattern and contact fingers, there may be an electrical conductance pattern 208 (FIG. 15) on one or both surfaces of the substrate 100. In embodiments including conductance patterns on top surface 102 and bottom surface 104, vias (not shown) may be provided to transmit electrical signals between the top and bottom surfaces of substrate 100. .

배경기술에 나타난 바와 같이, 얇은 다이에 대해, 몰딩 공정 동안 인가된 압력은 종종 다이 크래킹이 일어나는 지점에 대해 기계적으로 다이에 응력을 가한다. 몰딩 공정 동안 다이 크래킹을 방지하기 위해, 본 발명은 기판 상에 본 명세서에서 강체 웨이브 패턴(Rigid Wave Pattern) 또는 "RWP"로 언급되는 에칭된 패턴을 사용한다. 강체 웨이브 패턴(130)의 실시예는 도 6에서 기판(100)의 상부 표면(102)의 도면에 도시되어 있다. 본 발명의 실시예들에서, 강체 웨이브 패턴(130)은 상부 표면(102)에 형성되어 기판(100)의 대향하는 표면 상에 형성된 콘택 핑거들(114)에 맞추어 정렬되고 콘택 핑거들(114) 위에 놓인다. 강체 웨이브 패턴(130)은 에칭된 부분(132-138)과 그리고 이 에칭된 부분(132-138)을 둘러싸는 에칭되지 않은 부분(140)을 포함한다. 도시된 기판(100)의 형태에서, 네 개의 콘택 핑거들(114)이 존재하고, 그리고 이에 대응하여, 강체 웨이브 패턴(130)이 네 개의 대응하는 RWP로 에칭된 부분을 갖고, 임의의 하나는 콘택 핑거들 각각에 대응한다. 더 많거나 더 적은 콘택 핑거들이 존재하는 구성에서, 본 발명의 실시예들은 이에 대응하여 더 많거나 더 적은 RWP로 에칭된 부분들을 포함한다. 여덟 개의 콘택 핑거들을 포함하는 실시예에서, 여덟 개의 대응하는 RWP로 에칭된 부분이 있을 수 있다. 그러나, 이해해야 할 것으로, 본 발명의 대안적인 실시예에서는 존재하는 콘택 핑거들보다 더 많거나 더 적은 RWP로 에칭된 부분이 있을 수 있다.As shown in the background, for thin dies, the pressure applied during the molding process often stresses the die mechanically at the point where the die cracking occurs. To prevent die cracking during the molding process, the present invention uses a etched pattern, referred to herein as a rigid wave pattern or "RWP" on a substrate. An embodiment of the rigid wave pattern 130 is shown in the diagram of the upper surface 102 of the substrate 100 in FIG. 6. In embodiments of the invention, the rigid wave pattern 130 is formed on the upper surface 102 and aligned with the contact fingers 114 formed on the opposite surface of the substrate 100 and the contact fingers 114. Put on Rigid wave pattern 130 includes etched portions 132-138 and unetched portions 140 surrounding the etched portions 132-138. In the form of the substrate 100 shown, there are four contact fingers 114, and correspondingly, the rigid wave pattern 130 has a portion etched with four corresponding RWPs, and any one Corresponds to each of the contact fingers. In a configuration in which there are more or fewer contact fingers, embodiments of the invention include correspondingly etched portions with more or less RWP. In an embodiment comprising eight contact fingers, there may be a portion etched with eight corresponding RWPs. However, it will be appreciated that in alternative embodiments of the invention there may be portions etched with more or less RWP than existing contact fingers.

강체 웨이브 패턴(130)의 RWP로 에칭된 부분들은 상부 표면(102) 상의 전기적 컨덕턴스 패턴(208)으로 동일한 프로세스에서 그리고 동시에 형성될 수 있다. 따라서, 본 발명에 의해 제공되는 장점은 어떤 추가적인 프로세싱 단계 혹은 어떤 추가적인 제조 비용 없이 달성될 수 있다. 그러나, 이해할 것으로, 강체 웨이브 패턴은 대안적인 실시예들에서 층들(108 및/또는 110) 중 하나의 층 상에 개별 층으로서 공지된 도금 물질로 형성될 수 있다. RWP로 에칭된 부분들을 형성하기 위한 공지된 많은 프로세스들이 존재한다. 기판(100) 상에 전기적 컨덕턴스 패턴(208)뿐만 아니라 RWP로 에칭된 부분들을 형성하기 위한 하나의 프로세스가 도 17의 흐름도를 참조하여 설명된다. 전도성 층(108 및 110)의 표면은 단계(150)에서 세정된다. 그 다음에, 단계(152)에서 포토레지스트 막이 층(108 및 110)의 표면 위에 도포된다. 그 다음에, 단계(154)에서, 전기적 컨덕턴스 패턴과 강체 웨이브 패턴의 아웃라인(outline)을 포함하는 패턴 마스크가 포토레지스트 막 위에 놓인다. 포토레지스트 막은 노출되고(단계(156)) 그리고 현상되어(단계(158)) 에칭되어야 할 전도성 층 상의 영역으로부터 포토레지스트를 제거한다. 그 다음으로, 단계(160)에서, 노출된 영역은 염화제2철(ferric chloride)과 같은 에천트(etchant)를 사용하여 에칭되어 코어 상에 컨덕턴스 패턴과 강체 웨이브 패턴을 정의한다. 다음으로, 단계(162)에서, 포토레지스트가 제거되고 그리고 단계(164)에서 솔더 마스크 층이 도포된다.The RWP etched portions of the rigid wave pattern 130 may be formed in the same process and simultaneously with the electrical conductance pattern 208 on the top surface 102. Thus, the advantages provided by the present invention can be achieved without any additional processing steps or any additional manufacturing costs. However, it will be appreciated that the rigid wave pattern may be formed of a plating material known as a separate layer on one of the layers 108 and / or 110 in alternative embodiments. There are many known processes for forming portions etched with RWP. One process for forming the RWP etched portions as well as the electrical conductance pattern 208 on the substrate 100 is described with reference to the flowchart of FIG. 17. The surfaces of conductive layers 108 and 110 are cleaned at step 150. Next, in step 152 a photoresist film is applied over the surfaces of layers 108 and 110. Next, in step 154, a pattern mask comprising an outline of the electrical conductance pattern and the rigid wave pattern is placed over the photoresist film. The photoresist film is exposed (step 156) and developed (step 158) to remove the photoresist from the area on the conductive layer to be etched. Next, in step 160, the exposed area is etched using an etchant, such as ferric chloride, to define the conductance pattern and the rigid wave pattern on the core. Next, in step 162, the photoresist is removed and in step 164 a solder mask layer is applied.

본 발명의 실시예에서, RWP로 에칭된 부분(132-138) 각각은 콘택 핑거들(114) 각각의 폭과 대략 동일한 전체 폭을 가지고 콘택 핑거들(114) 각각의 길이와 대략 동일한 전체 길이를 가지고 있다. 각각의 RWP로 에칭된 부분(132-138)은 네 개의 개별 섹션을 포함하는 데, 이 섹션은 타원형의 부분을 형성하고 상부 및 하부에서 절단되어 있으며, 상부와 하부 사이의 그 중앙에서 분리되어 있다. 길이(L)(도 9)가 콘택 핑거들의 길이에 평행하다고 가정하면, RWP로 에칭된 부분의 네 개의 개별 섹션들 각각의 길이(L)는 콘택 핑거의 길이의 대략 삼분의 일의 길이일 수 있다. RWP로 에칭된 부분의 각각의 섹션의 폭(W)은 대략 50㎛일 수 있다. 이해해야 할 것으로, 길이(L)와 폭(W)은 대안적인 실시예들에서 앞서 설명된 값들 보다 더 작거나 또는 더 클 수 있다.In an embodiment of the invention, each of the portions 132-138 etched with RWP has an overall width approximately equal to the width of each of the contact fingers 114, and has an overall length approximately equal to the length of each of the contact fingers 114. Have. Each RWP etched portion 132-138 includes four separate sections, which form an elliptical portion and are cut at the top and bottom, separated at their center between the top and bottom. . Assuming that length L (FIG. 9) is parallel to the length of the contact fingers, the length L of each of the four individual sections of the portion etched with the RWP may be approximately one third the length of the contact finger. have. The width W of each section of the portion etched with RWP may be approximately 50 μm. It should be understood that the length L and the width W may be smaller or larger than the values described above in alternative embodiments.

도 9는 단일 RWP로 에칭된 부분 예를 들어, RWP로 에칭된 부분(132)의 확대도이다. 실시예들에서, RWP로 에칭된 부분(132-138) 각각은 서로 동일한 크기와 형태일 수 있지만, 이해해야 할 것으로 RWP로 에칭된 부분(132-138)은 대안적인 실시예에서 서로 다른 크기를 가질 수 있다. 도 9는 RWP로 에칭된 부분(132)과 점선으로 표현된 두 개의 직사각형을 보여준다. 더 작은 직사각형인 직사각형(170)은 콘택 핑거(114)의 크기이고, 도 12를 참조하여 이후에 설명되는 바와 같이, 콘택 핑거(114) 위의 기판 상에 RWP로 에칭된 부분(132)이 놓인다. 더 큰 직사각형인 직사각형(172)은 RWP로 에칭된 부분(132)의 바깥쪽 가장자리(edge)에 의해 정의되는 타원형(점선으로 표시)의 전체 폭과 길이를 갖는 직사각형이다(즉, RWP로 에칭된 부분(132)의 상부 부분과 하부 부분이 절단되지 않았다면, 직사각형(172)의 폭과 길이를 갖는 타원형을 형성한다). 본 발명의 실시예들에서, 직사각형(170)과 직사각형(172)은 동일한 폭을 갖는다. 즉, RWP로 에칭된 부분(132)의 폭은 콘택 핑거(114)의 폭과 동일하다. 본 발명의 실시예들에서, 직사각형(172)의 크기의 범위는 직사각형(170)과 대략 동일한 크기로부터 약 4.9 mm의 길이와 약 1.65 mm의 폭을 갖는 직사각형의 크기까지의 범위일 수 있다. 이해해야 할 것으로, 직사각형(172)의 크기는 대안적인 실시예에서 앞서 설명된 범위보다 약간 더 크거나 혹은 더 작을 수 있다.9 is an enlarged view of a portion 132 etched with a single RWP, for example a portion 132 etched with RWP. In embodiments, each of the RWP etched portions 132-138 may be the same size and shape as each other, but it should be understood that the portions 132-138 etched with the RWP may have different sizes in alternative embodiments. Can be. 9 shows a portion 132 etched with RWP and two rectangles represented by dotted lines. The smaller rectangular rectangle 170 is the size of the contact finger 114, and the portion 132 etched with RWP is placed on the substrate above the contact finger 114, as described later with reference to FIG. 12. . The larger rectangle, rectangle 172, is a rectangle having the full width and length of an oval (indicated by dashed lines) defined by the outer edge of portion 132 etched with RWP (ie, etched with RWP). If the upper and lower portions of the portion 132 are not cut, form an oval having a width and a length of the rectangle 172). In embodiments of the present invention, rectangle 170 and rectangle 172 have the same width. That is, the width of the portion 132 etched with RWP is equal to the width of the contact finger 114. In embodiments of the present invention, the size of rectangle 172 may range from approximately the same size as rectangle 170 to the size of a rectangle having a length of about 4.9 mm and a width of about 1.65 mm. It will be appreciated that the size of the rectangle 172 may be slightly larger or smaller than the range described above in alternative embodiments.

본 발명의 실시예에서, RWP로 에칭된 부분(132-138) 각각을 둘러싸는 RWP로 에칭되지 않은 부분(140)은 일반적으로 직사각형의 모양이고 그리고 에칭이 없다. 제 1 실시예에서, RWP로 에칭되지 않은 부분(140)에 의해 정의된 직사각형의 크기는 단지 RWP로 에칭된 부분 각각을 함께 에워싸는 직사각형만큼 작을 수 있다. 제 2 실시예에서, RWP로 에칭되지 않은 부분(140)은 전도성 층(108)의 왼쪽 가장자리로의 제 1 방향으로 확장할 수 있고, 전도성 층(108)의 오른쪽 가장자리로의 제 2 방향으로 확장할 수 있고, RWP로 에칭된 부분에 인접한 전도성 층의 상부 가장자리로의 제 3 방향으로 확장할 수 있고, 그리고 기판(100)의 상부 표면(102) 상에 형성된 회로 패턴 바로 위의 경계로 확장하는 제 4 방향으로 확장할 수 있다. 또 다른 대안적인 실시예에서, 에칭된 부분의 크기의 범위는 앞서 설명된 제 1 실시예와 제 2 실시예 중 어디로든 될 수 있다. 기판의 상부 표면 상에 회로가 없는 실시예에서, RWP로 에칭되지 않은 부분은 전도성 층(108)의 하부 가장자리로 확장할 수 있다.In an embodiment of the invention, the portions 140 that are not etched with RWP surrounding each of the portions 132-138 etched with RWP are generally rectangular in shape and free of etching. In the first embodiment, the size of the rectangle defined by portions 140 that are not etched with RWP may be as small as a rectangle that encloses each of the portions etched with RWP together. In a second embodiment, the portion 140 not etched with RWP may extend in a first direction to the left edge of the conductive layer 108 and extend in a second direction to the right edge of the conductive layer 108. May extend in a third direction to the upper edge of the conductive layer adjacent to the RWP etched portion, and to the boundary just above the circuit pattern formed on the upper surface 102 of the substrate 100. It can extend in the fourth direction. In yet another alternative embodiment, the range of sizes of the etched portions can be any of the first and second embodiments described above. In embodiments where there are no circuits on the top surface of the substrate, portions that are not etched with RWP may extend to the bottom edge of conductive layer 108.

이해할 것으로, RWP로 에칭되지 않은 부분(140)의 모양은 대안적인 실시예들에서 직사각형과는 다른 모양일 수 있다. 예를 들어, 계란형, 타원형, 원형, 혹은 RWP로 에칭된 부분을 에워싸는 다른 어떤 비정형의 모양일 수 있다.As will be appreciated, the shape of the portion 140 not etched with RWP may be a shape different from the rectangle in alternative embodiments. For example, it may be oval, oval, circular, or any other irregular shape surrounding the portion etched with RWP.

또한 이해해야 할 것으로, RWP로 에칭된 패턴은 도 6, 도 9, 및 도 13에 도시된 부분적 타원형으로부터 변할 수 있다. 예를 들어, 도 10은 직선 에지(straight edges)를 갖는 RWP로 에칭된 패턴(174-180)을 보여주고 있으며, 각각의 패턴(174-180)은 콘택 핑거들(114)과 대략 동일한 모양으로 그 위에 놓이는 길이 및 폭을 갖는다. 대안적으로, RWP로 에칭된 패턴들은 도 11에 도시된 RWP로 에칭된 패턴들(182-188)과 같이 일반적으로 직사각형 모양일 수 있다. 도 11에 도시된 바와 같이, RWP로 에칭된 패턴들(182-188)의 중앙은 에칭되지 않는다. 이해해야 할 것으로, RWP로 에칭된 패턴들(182-188)의 중앙은 대안적인 실시예에서 에칭될 수 있다. 또 다른 실시예가 도 12에 도시되며, 여기서 RWP로 에칭된 패턴들(190-196) 각각은 삼각형 모양으로 서로를 향해 기울어진 상부 길이와 하부 길이를 갖는다. 기울어진 길이는 (도시된 바와 같이) 그들의 상부 및 하부에서 함께 모일 수 있거나 또는 서로로부터 분리될 수 있다. 또 다른 실시예가 도 13에 도시되며, 그리고 도 14는 그 확대도이다. RWP로 에칭된 패턴들의 길이방향 섹션들 사이에서 확장하는 측면(lateral) 써멀 릴리프 에칭(thermal relief etchings)(206)을 포함하는 RWP로 에칭된 패턴들(198-204)이 도시된다. 써멀 릴리프 에칭은 여러 실시예들에서 사용될 수 있어 층(108)과 코어(106)의 서로 다른 열 팽창 계수에 의해 발생되는 기판의 층들 내의 기계적 응력을 감소시킬 수 있다. RWP로 에칭된 패턴들의 길이를 가로지르는 써멀 릴리프 에칭(206)의 개수와 폭은 대안적인 실시예들에서 변할 수 있다. 써멀 릴리프 에칭(206)은 앞서 설명된 실시예들 중 어느 하나에서 사용될 수 있다. 이해해야 할 것으로, RWP로 에칭된 패턴들은 대안적인 실시예들에서는 다른 모양을 가질 수 있다.It will also be appreciated that the pattern etched with RWP may vary from the partial ellipses shown in FIGS. 6, 9, and 13. For example, FIG. 10 shows patterns 174-180 etched with RWP with straight edges, each pattern 174-180 having approximately the same shape as contact fingers 114. FIG. It has a length and a width over it. Alternatively, the RWP etched patterns may be generally rectangular in shape, such as the RWP etched patterns 182-188 shown in FIG. 11. As shown in FIG. 11, the center of the patterns 182-188 etched with RWP are not etched. It should be understood that the center of the RWP etched patterns 182-188 may be etched in alternative embodiments. Another embodiment is shown in FIG. 12, where each of the patterns 190-196 etched with RWP has a top length and a bottom length inclined toward each other in a triangular shape. The inclined lengths can gather together at their top and bottom (as shown) or can be separated from each other. Another embodiment is shown in FIG. 13, and FIG. 14 is an enlarged view thereof. RWP etched patterns 198-204 are shown including lateral thermal relief etchings 206 extending between the longitudinal sections of the RWP etched patterns. Thermal relief etch may be used in various embodiments to reduce mechanical stress in layers of the substrate caused by different coefficients of thermal expansion of layer 108 and core 106. The number and width of the thermal relief etch 206 across the length of the patterns etched with the RWP may vary in alternative embodiments. Thermal relief etch 206 may be used in any of the embodiments described above. It should be understood that the patterns etched with RWP may have a different shape in alternative embodiments.

도 15는 본 발명의 실시예들에 따른 컨덕턴스 패턴(208)과 강체 웨이브 패 턴(130)을 포함하는 칩 캐리어 기판(100)의 평면도이다. 기판(100)의 하부 표면 상에 있는 콘택 핑거들(114)이 또한 점선으로 도시되어 있다. 도시된 바와 같이, RWP로 에칭된 부분들 각각은 각각의 콘택 핑거(114) 위에 위치하여 각각의 콘택 핑거(114)에 맞추어 정렬되어 있다. 이해해야 할 것으로, 콘택 핑거들(114)은 기판 상의 다른 위치에서 형성될 수 있고, 그리고 이에 대응하여 강체 웨이브 패턴은 그 핑거들 위에 놓이도록 이동된다.15 is a plan view of a chip carrier substrate 100 including a conductance pattern 208 and a rigid wave pattern 130 according to embodiments of the present invention. Contact fingers 114 on the bottom surface of the substrate 100 are also shown in dashed lines. As shown, each of the portions etched with the RWP is positioned above each contact finger 114 and aligned with each contact finger 114. It will be appreciated that the contact fingers 114 can be formed at other locations on the substrate, and correspondingly the rigid wave pattern is moved to overlie the fingers.

기판 상에 장착되는 콘택 핑거들 일부 혹은 전부 위에 하나 또는 그 이상의 다이가 놓이는, 본 발명의 실시예들에 따른 강체 웨이브 패턴은, 개별 다이스의 변형과 개별 다이스 상에서의 응력을 효과적으로 감소시키고, 따라서 실질적으로 다이 크래킹을 경감시킨다.The rigid wave pattern according to embodiments of the present invention, with one or more dies resting on some or all of the contact fingers mounted on the substrate, effectively reduces deformation of individual dice and stresses on the individual dice and thus substantially To reduce die cracking.

더욱이, 본 발명의 실시예들에 따른 강체 웨이브 패턴이 기판의 반대쪽 면 상의 콘택 핑거들 위에 위치되어 콘택 핑거들과 강체 웨이브 패턴 위에 적어도 부분적으로 장착된 반도체 다이스 상에서의 기계적 응력을 감소시키도록 설명되었지만, 이해해야 할 것으로, 강체 웨이브 패턴은 컨덕턴스 패턴의 다른 부분 위에 사용되어 기판(100) 상의 다른 컴포넌트들 상에서의 기계적 응력을 감소시킬 수 있다. 이러한 실시예들에서, 강체 웨이브 패턴은, 앞서 설명된 바와 같이 컨덕턴스 패턴의 부분에 맞추어진 모양 그리고 컨덕턴스 패턴의 부분을 보완하는 모양으로, 컨덕턴스 패턴의 부분의 반대쪽 면 상에 형성될 수 있고, 그래서 컨덕턴스 패턴의 부분과 강체 웨이브 패턴 위의 기판 상에 장착되는 컴포넌트 상에서의 기계적 응력을 감소시킬 수 있다.Moreover, a rigid wave pattern according to embodiments of the present invention has been described to reduce mechanical stress on contact fingers and semiconductor dice at least partially mounted over the contact fingers and the rigid wave pattern on the opposite side of the substrate. As will be appreciated, a rigid wave pattern can be used over other portions of the conductance pattern to reduce mechanical stress on other components on the substrate 100. In such embodiments, the rigid wave pattern may be formed on the opposite side of the portion of the conductance pattern in a shape that is fitted to the portion of the conductance pattern and complementary to the portion of the conductance pattern as described above. It is possible to reduce the mechanical stress on the component mounted on the substrate over the portion of the conductance pattern and the rigid wave pattern.

도 16은 몰딩 화합물(212) 내로 케이싱되는 다이스(116)와 강체 웨이브 패턴을 갖는 기판(100)을 구비한 완성된 반도체 다이 패키지(210)의 단면도이다. 완성된 다이 패키지(210)를 형성하는 프로세스는 도 18의 흐름도를 참조하여 설명된다. 기판(100)은 제조 이후에 개별 기판들로 분리되는 커다란 패널(panel)로서 시작된다. 단계(220)에서, 이 패널은 드릴링(drilling)되어 기준 홀(reference holes)을 제공되고, 각각의 기판의 위치는 이 기준 홀에서 정의된다. 그 다음으로, 단계(222)에서, 앞서 설명된 바와 같이, 컨덕턴스 패턴 및 강체 웨이브 패턴이 패널의 각각의 표면 상에 형성된다. 그 다음으로, 단계(224)에서 패터닝된 패널은 자동 광학 검사(Automatic Optical Inspection, AOI)에서 검사된다. 검사되면, 단계(226)에서 솔더 마스크가 패널에 도포된다.16 is a cross-sectional view of a completed semiconductor die package 210 having a die 116 casing into a molding compound 212 and a substrate 100 having a rigid wave pattern. The process of forming the completed die package 210 is described with reference to the flowchart of FIG. 18. Substrate 100 begins as a large panel that is separated into individual substrates after manufacture. In step 220, the panel is drilled to provide reference holes, and the position of each substrate is defined at this reference hole. Next, in step 222, a conductance pattern and a rigid wave pattern are formed on each surface of the panel, as described above. Next, the patterned panel in step 224 is inspected in Automatic Optical Inspection (AOI). Once inspected, a solder mask is applied to the panel in step 226.

솔더 마스크가 도포된 이후에, 콘택 핑거들이 완성된다. 단계(228)에서, 예를 들어, 얇은 막 증착에 의해, 연질 골드 층(soft gold layer)이 기판의 하부 표면 상의 전도성 층의 어떤 노출된 표면 위에 도포된다. 콘택 핑거들이 외부 전기적 연결과의 콘택에 의해 마모되기 쉽기 때문에, 단계(230)에서, 경질 골드 층(hard layer of gold)이 예를 들어 전기 도금에 의해 도포될 수 있다. 이해해야 할 것으로, 골드의 단일 층이 대안적인 실시예에서 도포될 수 있다. 그 다음에, 단계(232)에서 라우터(router)가 패널을 개별 기판들로 분리시킨다. 그 다음에, 개별 기판들은 자동화된 단계(단계(234)) 및 최종 육안 검사(Final Visual Inspection)(단계(236))에서 검사되고 테스트되어, 전기적 동작을 점검하고, 오염, 스크래치(scratches), 및 변색에 대해 점검한다. 검사를 통과한 기판은 그 다음으로 단계(238)에서 다이 부착 프로세스를 거치고, 그리고 그 다음으로 단계(240)에서 기판과 다이스는 공지된 주입 몰드 프로세스에서 패키징되어 JEDEC 표준 (또는 다른) 패키지를 형성한다. 이해해야 할 것으로, 강체 웨이브 패턴을 포함하는 다이 패키지(210)는 대안적인 실시예들에서는 다른 프로세스에 의해 형성될 수 있다.After the solder mask is applied, the contact fingers are completed. In step 228, a soft gold layer is applied over any exposed surface of the conductive layer on the bottom surface of the substrate, for example by thin film deposition. Because the contact fingers are likely to wear by contact with an external electrical connection, in step 230 a hard layer of gold may be applied, for example by electroplating. As will be appreciated, a single layer of gold may be applied in alternative embodiments. Next, in step 232 a router separates the panel into individual substrates. The individual substrates are then inspected and tested in an automated step (step 234) and final visual inspection (step 236) to check for electrical operation, contamination, scratches, And check for discoloration. After passing the inspection, the substrate is then subjected to a die attach process in step 238, and then in step 240 the substrate and die are packaged in a known injection mold process to form a JEDEC standard (or other) package. do. It will be appreciated that the die package 210 including the rigid wave pattern may be formed by other processes in alternative embodiments.

본 발명의 앞서의 상세한 설명은 예시 및 설명의 목적으로 제공되었다. 이것은 본 발명을 개시된 형태에 한정시키려 의도한 것이 아니며 또한 본 발명의 전부를 말하려 의도된 것도 아니다. 앞서의 설명으로부터 많은 수정 및 변형이 가능하다. 개시되는 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하여 본 발명의 기술분야에서 숙련된 기술을 갖는 자들로 하여금 고려되는 특별한 사용에 적합하게 다양한 수정을 통해 그리고 다양한 실시예로 본 발명을 가장 잘 사용할 수 있도록 하기 위하여 선택되었다. 본 발명의 범위는 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.The foregoing detailed description of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form disclosed. Many modifications and variations are possible in light of the above teaching. The disclosed embodiments best explain the principles of the present invention and its practical application, and the invention is embodied in various embodiments and with various modifications as are suitable for the particular use contemplated by those skilled in the art. It was chosen to make the best use of. It is intended that the scope of the invention be defined by the claims appended hereto.

Claims (28)

제 1 표면과 제 2 표면을 포함하는 기판으로서,A substrate comprising a first surface and a second surface, 상기 기판은 반도체 다이스(semiconductor dice)를 지지할 수 있고 상기 반도체 다이스에 전기적으로 연결될 수 있으며, 상기 기판의 상기 제 1 표면은 전기적 연결부로 형성된 제 1 패턴을 포함하고, 상기 기판의 상기 제 2 표면은 상기 제 1 표면의 반대방향에 위치함과 아울러 제 2 패턴을 포함하고,The substrate may support semiconductor dice and may be electrically connected to the semiconductor dice, wherein the first surface of the substrate includes a first pattern formed of electrical connections, and the second surface of the substrate Is located opposite the first surface and includes a second pattern, 상기 제 1 패턴은,The first pattern is, 에칭 부분과; 그리고An etching portion; And 상기 에칭 부분을 둘러싸는 비에칭 부분을 포함하여 구성되며,A non-etched portion surrounding the etched portion, 상기 제 1 패턴은 몰딩 공정 동안 상기 반도체 다이스 상에서의 상기 제 2 패턴에 의해 발생되는 기계적 응력을 감소시킬 수 있는 것을 특징으로 하는 기판.Wherein the first pattern is capable of reducing mechanical stress generated by the second pattern on the semiconductor die during a molding process. 제1항에 있어서,The method of claim 1, 상기 기판의 상기 제 1 표면 상에서의 상기 제 1 패턴의 상기 에칭 부분은 상기 제 2 패턴의 부분에 맞추어 정렬되어 상기 제 2 패턴의 부분 위에 놓이는 것을 특징으로 하는 기판.The etching portion of the first pattern on the first surface of the substrate is aligned with the portion of the second pattern and overlies the portion of the second pattern. 제2항에 있어서,The method of claim 2, 상기 제 2 패턴의 상기 부분은 외부 전기적 연결을 형성하는 콘택 핑거인 것을 특징으로 하는 기판.And said portion of said second pattern is a contact finger forming an external electrical connection. 제3항에 있어서,The method of claim 3, 상기 제 1 패턴의 상기 에칭 부분은 타원형의 부분을 형성하고, 상기 타원형은 상기 콘택 핑거의 폭과 동일한 폭을 가지며, 상기 타원형은 상기 콘택 핑거의 길이와 동일한 길이를 가지거나 상기 콘택 핑거의 길이보다 더 긴 길이를 갖는 것을 특징으로 하는 기판.The etching portion of the first pattern forms an elliptical portion, wherein the ellipse has a width equal to the width of the contact finger, and the ellipse has a length equal to or longer than the length of the contact finger. A substrate having a longer length. 제4항에 있어서,The method of claim 4, wherein 상기 타원형의 상기 부분은 상기 콘택 핑거의 폭과 동일한 폭을 가지고, 그리고 상기 타원형의 상기 부분은 상기 콘택 핑거의 길이와 동일한 길이를 갖는 것을 특징으로 하는 기판.The portion of the ellipse has a width equal to the width of the contact finger, and the portion of the ellipse has a length equal to the length of the contact finger. 제3항에 있어서,The method of claim 3, 상기 제 1 패턴의 상기 에칭 부분은 직선 에지들의 쌍을 포함하고, 상기 직선 에지들 간 거리는 상기 콘택 핑거의 폭과 동일하며, 그리고 상기 직선 에지들의 길이는 상기 콘택 핑거의 길이와 동일한 것을 특징으로 하는 기판.The etching portion of the first pattern comprises a pair of straight edges, the distance between the straight edges is equal to the width of the contact finger, and the length of the straight edges is equal to the length of the contact finger. Board. 제3항에 있어서,The method of claim 3, 상기 제 1 패턴의 상기 에칭 부분은 에칭된 섹션들의 두 개의 쌍을 포함하고, 에칭된 섹션들의 각각의 쌍은 상기 에칭 부분의 중앙으로부터 상기 에칭 부분의 상부 에지 및 하부 에지까지 상기 에칭 부분의 길이를 따라 서로를 향해 경사진 직선 섹션들을 포함하는 것을 특징으로 하는 기판.The etched portion of the first pattern includes two pairs of etched sections, each pair of etched sections varying the length of the etched portion from the center of the etched portion to the top and bottom edges of the etched portion. A straight section inclined toward each other along the substrate. 제3항에 있어서,The method of claim 3, 상기 제 1 패턴의 상기 에칭 부분은 상기 에칭 부분의 길이를 따라 일반적으로 정렬된 에칭된 섹션들의 쌍과, 그리고 에칭된 섹션들의 상기 쌍 사이에서 측면으로 확장하는 측면의 에칭된 섹션들을 포함하는 것을 특징으로 하는 기판.The etched portion of the first pattern includes a pair of etched sections generally aligned along the length of the etched portion, and side etched sections extending laterally between the pair of etched sections. Board to be made. 제1항에 있어서,The method of claim 1, 상기 기판은,The substrate, 제 1 표면과 상기 제 1 표면의 반대방향에 있는 제 2 표면을 갖는 코어와;A core having a first surface and a second surface opposite the first surface; 상기 코어의 제 1 표면에 형성된 제 1 전도성 층과, 상기 제 1 패턴은 상기 제 1 전도성 층에 형성되고; 그리고A first conductive layer formed on the first surface of the core and the first pattern is formed on the first conductive layer; And 상기 코어의 제 2 표면에 형성된 제 2 전도성 층을 포함하며, 상기 제 2 패턴은 상기 제 2 전도성 층에 형성되는 것을 특징으로 하는 기판.A second conductive layer formed on the second surface of the core, wherein the second pattern is formed on the second conductive layer. 제1항에 있어서,The method of claim 1, 상기 제 1 패턴은 상기 기판의 구리 층에 형성되는 것을 특징으로 하는 기판.And the first pattern is formed on a copper layer of the substrate. 제1항에 있어서,The method of claim 1, 상기 제 1 패턴은 상기 기판의 상기 제 1 표면에 형성된 제 2 컨덕턴스 패턴에 인접한 상기 기판의 구리 층에 형성되는 것을 특징으로 하는 기판.And the first pattern is formed on a copper layer of the substrate adjacent to a second conductance pattern formed on the first surface of the substrate. 제1항에 있어서,The method of claim 1, 상기 제 1 패턴은 10㎛에서 24㎛ 사이의 두께를 가지는 것을 특징으로 하는 기판.And the first pattern has a thickness of between 10 μm and 24 μm. 제 1 표면과 제 2 표면을 포함하는 기판으로서,A substrate comprising a first surface and a second surface, 상기 기판은 반도체 다이스를 지지할 수 있고 상기 반도체 다이스에 전기적으로 연결될 수 있으며, 상기 기판의 상기 제 1 표면은 강체 웨이브 패턴을 포함하고, 상기 기판의 상기 제 2 표면은 상기 제 1 표면의 반대방향에 위치함과 아울러 하나 또는 그 이상의 외부 전기적 연결들을 만들기 위한 하나 또는 그 이상의 콘택 핑거들을 포함하고,The substrate may support a semiconductor dice and may be electrically connected to the semiconductor dice, wherein the first surface of the substrate comprises a rigid wave pattern, and the second surface of the substrate is opposite to the first surface And at least one contact fingers for making one or more external electrical connections, 상기 강체 웨이브 패턴은,The rigid wave pattern is, 상기 제 1 표면 상에서의 하나 또는 그 이상의 에칭 부분들과, 상기 하나 또는 그 이상의 에칭 부분들 중 임의의 에칭 부분은 상기 제 2 표면 상에서의 상기 하나 또는 그 이상의 콘택 핑거들 중 임의의 콘택 핑거 위에 놓이고; 그리고One or more etched portions on the first surface and any of the one or more etched portions overlying any one of the one or more contact fingers on the second surface. ego; And 상기 하나 또는 그 이상의 에칭 부분들을 둘러싸는 비에칭 부분을 포함하여 구성되며,A non-etched portion surrounding the one or more etched portions, 상기 강체 웨이브 패턴은 몰딩 공정 동안 상기 반도체 다이스 상에서의 상기 콘택 핑거에 의해 발생되는 기계적 응력을 감소시킬 수 있는 것을 특징으로 하는 기판.Wherein the rigid wave pattern is capable of reducing mechanical stress generated by the contact finger on the semiconductor die during a molding process. 제13항에 있어서,The method of claim 13, 상기 하나 또는 그 이상의 에칭 부분들 중 상기 임의의 에칭 부분은 타원형의 부분을 형성하고, 상기 타원형은 상기 콘택 핑거의 폭과 동일한 폭을 가지며, 상기 타원형은 상기 콘택 핑거의 길이와 동일한 길이를 가지거나 상기 콘택 핑거의 길이보다 더 긴 길이를 갖는 것을 특징으로 하는 기판.Wherein any of the one or more etched portions forms an elliptical portion, the elliptical has a width equal to the width of the contact finger and the elliptical has a length equal to the length of the contact finger or And a length longer than the length of the contact finger. 제14항에 있어서,The method of claim 14, 상기 타원형의 상기 부분은 상기 콘택 핑거의 폭과 동일한 폭을 가지며, 그리고 상기 타원형의 상기 부분은 상기 콘택 핑거의 길이와 동일한 길이를 가지는 것을 특징으로 하는 기판.The portion of the ellipse has a width equal to the width of the contact finger, and the portion of the ellipse has a length equal to the length of the contact finger. 제13항에 있어서,The method of claim 13, 상기 강체 웨이브 패턴의 상기 에칭 부분은 직선 에지들의 쌍을 포함하고, 상기 직선 에지들 간 거리는 상기 콘택 핑거의 폭과 동일하며, 그리고 상기 직선 에지들의 길이는 상기 콘택 핑거의 길이와 동일한 것을 특징으로 하는 기판.The etched portion of the rigid wave pattern comprises a pair of straight edges, the distance between the straight edges is equal to the width of the contact finger, and the length of the straight edges is equal to the length of the contact finger. Board. 제13항에 있어서,The method of claim 13, 상기 제 1 패턴의 상기 에칭 부분은 에칭된 섹션들의 두 개의 쌍을 포함하고, 에칭된 섹션들의 각각의 쌍은 상기 에칭 부분의 중앙으로부터 상기 에칭 부분의 상부 에지 및 하부 에지까지 상기 에칭 부분의 길이를 따라 서로를 향해 경사진 직선 섹션들을 포함하는 것을 특징으로 하는 기판.The etched portion of the first pattern includes two pairs of etched sections, each pair of etched sections varying the length of the etched portion from the center of the etched portion to the top and bottom edges of the etched portion. A straight section inclined toward each other along the substrate. 제13항에 있어서,The method of claim 13, 상기 제 1 패턴의 상기 에칭 부분은 상기 에칭 부분의 길이를 따라 일반적으로 정렬된 에칭된 섹션들의 쌍과, 그리고 에칭된 섹션들의 상기 쌍 사이에서 측면으로 확장하는 측면의 에칭된 섹션들을 포함하는 것을 특징으로 하는 기판.The etched portion of the first pattern includes a pair of etched sections generally aligned along the length of the etched portion, and side etched sections extending laterally between the pair of etched sections. Board to be made. 제13항에 있어서,The method of claim 13, 상기 기판은,The substrate, 제 1 표면과 상기 제 1 표면의 반대방향에 있는 제 2 표면을 갖는 코어와;A core having a first surface and a second surface opposite the first surface; 상기 코어의 상기 제 1 표면에 형성된 제 1 전도성 층과, 상기 강체 웨이브 패턴은 상기 제 1 전도성 층에 형성되고; 그리고A first conductive layer formed on the first surface of the core and the rigid wave pattern is formed on the first conductive layer; And 상기 코어의 상기 제 2 표면에 형성된 제 2 전도성 층을 포함하며, 상기 하나 또는 그 이상의 콘택 핑거들은 상기 제 2 전도성 층에 형성되는 것을 특징으로 하는 기판.And a second conductive layer formed on the second surface of the core, wherein the one or more contact fingers are formed on the second conductive layer. 제13항에 있어서,The method of claim 13, 상기 강체 웨이브 패턴은 상기 기판의 구리 층에 형성되는 것을 특징으로 하는 기판.The rigid wave pattern is formed on a copper layer of the substrate. 제13항에 있어서,The method of claim 13, 상기 강체 웨이브 패턴의 상기 비에칭 부분의 모양은 직사각형인 것을 특징으로 하는 기판.Wherein the shape of the non-etched portion of the rigid wave pattern is rectangular. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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