KR20020046698A - Manufacturing method for dram - Google Patents
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Abstract
Description
본 발명은 디램 제조방법에 관한 것으로, 특히 디램의 셀영역과 주변회로영역의 경계에 위치하는 더미 커패시터 하부전극의 내에 비정질실리콘을 위치시켜 공정시 그 더미 커패시터의 쓰러짐 현상을 방지할 수 있는 디램 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a DRAM, and more particularly, to fabricate a DRAM capable of preventing the fall of the dummy capacitor during the process by placing amorphous silicon in the lower electrode of the dummy capacitor located at the boundary between the cell region and the peripheral circuit region of the DRAM. It is about a method.
도1a 내지 도1e는 종래 디램 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 메모리셀이 형성될 셀영역(10)과 메모리셀을 구동하는 주변회로를 형성할 주변회로영역(20)을 구분하고, 셀영역(10)에 셀트랜지스터(3)와 주변회로영역(20)에 요구되는 트랜지스터(4)를 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막(5)을 증착하고, 셀영역(10)에 비트라인(6)과 주변회로영역(20)에 배선(7)을 형성한 후, 절연막(8)을 증착하고, 그 절연막(8)을 통해 상기 셀트랜지스터(3)의 드레인에 접속되는 커패시터 플러그(9)를 형성하는 단계(도1b)와; 상기 구조의 상부전면에 식각방지막(11)과 산화막(12)을 증착하고, 상기 산화막(12)과 식각방지막(11)의 일부를 식각하여 상기 커패시터 플러그(9)와 그 주변부의 절연막(8)을 소정면적으로 노출시킴과 아울러 상기 주변회로영역(20)과 셀영역(10)의 사이에 위치하는 산화막(12)과 식각방지막(11)을 제거하여 더미 커패시터영역(30)을 형성한 후, 도전성막(13)을 증착하는 단계(도1c)와; 상기 구조의 상부전면에 비정질실리콘(14)을 증착하고, 평탄화하여 상기 산화막(12)의 식각영역에 비정질실리콘(14)을 잔존시킨 후, 노출되는 도전성막(13)을 제거하여 커패시터의 하부전극(15)을 형성함과 아울러 더미 커패시터의 하부전극(16)을 형성하는 단계(도1d)와; 상기 비정질실리콘(14)을 모두 제거한 후, 커패시터 하부전극(15)과 더미 커패시터의 하부전극(16)의 상부에 유전막(17)을 형성하고, 그 상부에 상부전극(18)을 형성하는 단계(도1e)로 이루어진다.1A to 1E illustrate a cross-sectional view of a conventional DRAM manufacturing process, in which a field oxide film 2 is formed on a substrate 1 to drive a cell region 10 in which a memory cell is to be formed and a peripheral circuit for driving the memory cell. Dividing the peripheral circuit region 20 for forming a cell, and forming a transistor 4 required for the cell transistor 3 and the peripheral circuit region 20 in the cell region 10 (FIG. 1A); After the insulating film 5 is deposited on the upper surface of the structure, the wiring 7 is formed in the bit line 6 and the peripheral circuit region 20 in the cell region 10, and then the insulating film 8 is deposited. Forming a capacitor plug (9) connected through the insulating film (8) to the drain of the cell transistor (3); An etch stop film 11 and an oxide film 12 are deposited on the upper surface of the structure, and a portion of the oxide film 12 and the etch stop film 11 is etched to insulate the capacitor plug 9 and the insulating film 8 around the capacitor plug 9. After exposing the to a predetermined area and removing the oxide film 12 and the etch stop layer 11 positioned between the peripheral circuit region 20 and the cell region 10 to form a dummy capacitor region 30, Depositing a conductive film 13 (FIG. 1C); Amorphous silicon 14 is deposited on the upper surface of the structure, and planarized to leave amorphous silicon 14 in the etching region of the oxide film 12, and then the exposed conductive film 13 is removed to remove the lower electrode of the capacitor. Forming a lower electrode 16 of the dummy capacitor (FIG. 1D); After removing the amorphous silicon 14, forming a dielectric film 17 on the capacitor lower electrode 15 and the lower electrode 16 of the dummy capacitor, and forming the upper electrode 18 on the upper ( 1e).
이하, 상기와 같이 구성된 종래 디램 제조방법을 좀 더 상세히 설명한다.Hereinafter, a conventional DRAM manufacturing method configured as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하여 메모리셀이 형성될 셀영역(10)과 메모리셀을 구동하는 주변회로를 형성할 주변회로영역(20)을 구분한다.First, as shown in FIG. 1A, a field oxide film 2 is formed on a portion of the substrate 1 to form a cell region 10 in which a memory cell is to be formed and a peripheral circuit region 20 in which a peripheral circuit for driving the memory cell is to be formed. ).
그 다음, 상기 셀영역(10)에 셀트랜지스터(3)와 주변회로영역(20)에 트랜지스터(4) 등의 반도체 소자를 동시에 형성한다.Next, a semiconductor device such as a transistor 4 is simultaneously formed in the cell transistor 3 and the peripheral circuit region 20 in the cell region 10.
그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 절연막(5)을 증착하고, 그 절연막(5)에 콘택홀을 형성하여 상기 셀영역(10)에 형성된 셀트랜지스터(3)의 공통소스와 주변회로영역에 형성한 트랜지스터(4)의 특정영역을 노출시킨다.Then, as shown in FIG. 1B, an insulating film 5 is deposited on the upper surface of the structure, and a contact hole is formed in the insulating film 5 to form a common cell transistor 3 formed in the cell region 10. The specific region of the transistor 4 formed in the source and peripheral circuit regions is exposed.
그 다음, 금속공정을 통해 상기 셀트랜지스터(3)의 공통소스에 접하는 비트라인(6)을 형성함과 아울러 모스 트랜지스터(4)의 특정영역에 접하는 배선(7)을 형성한다.Next, a bit line 6 in contact with the common source of the cell transistor 3 is formed through a metal process, and a wiring 7 in contact with a specific region of the MOS transistor 4 is formed.
그 다음, 상기 구조의 상부전면에 절연막(8)을 증착하고, 그 절연막(8)과 절연막(5)에 콘택홀을 형성하여 셀트랜지스터(3)의 드레인을 노출시킨 다음, 다시 금속공정을 통해 커패시터 플러그(9)를 형성한다.Then, an insulating film 8 is deposited on the upper surface of the structure, contact holes are formed in the insulating film 8 and the insulating film 5 to expose the drain of the cell transistor 3, and then through a metal process. The capacitor plug 9 is formed.
그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 식각방지막(11)과 산화막(12)을 증착하고, 사진식각공정을 통해 상기 산화막(12)과 식각방지막(11)의 일부를 식각하여 상기 커패시터 플러그(9)와 그 주변부의 절연막(8)을 소정면적으로 노출시킴과 아울러 상기 주변회로영역(20)과 셀영역(10)의 사이에 위치하는 산화막(12)과 식각방지막(11)을 제거하여 더미 커패시터영역(30)을 형성한다.Next, as shown in FIG. 1C, an etch stop layer 11 and an oxide layer 12 are deposited on the upper surface of the structure, and a portion of the oxide layer 12 and the etch stop layer 11 are etched through a photolithography process. To expose the capacitor plug 9 and the insulating film 8 at its periphery to a predetermined area, and the oxide film 12 and the etch stop layer 11 positioned between the peripheral circuit region 20 and the cell region 10. ) Is removed to form the dummy capacitor region 30.
이때, 더미 커패시터영역은 평탄화 공정등에서 그 균일성을 보장하기 위해 커패시터의 하부전극과 동일한 패턴으로 형성한다.At this time, the dummy capacitor region is formed in the same pattern as the lower electrode of the capacitor to ensure uniformity in the planarization process.
그 다음, 상기 구조의 상부전면에 도전성막(13)을 증착한다.Then, a conductive film 13 is deposited on the upper surface of the structure.
그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부전면에 비정질실리콘(14)을 증착하고, 평탄화하여 상기 산화막(12)의 식각영역에 비정질실리콘(14)을 잔존시킨다.Next, as shown in FIG. 1D, amorphous silicon 14 is deposited on the upper surface of the structure and planarized to leave the amorphous silicon 14 in the etching region of the oxide film 12.
그 다음, 상기 평탄화공정으로 노출되는 도전성막(13)을 제거하여 커패시터의 하부전극(15)을 형성함과 아울러 더미 커패시터의 하부전극(16)을 형성한다.Next, the conductive layer 13 exposed by the planarization process is removed to form the lower electrode 15 of the capacitor and the lower electrode 16 of the dummy capacitor.
그 다음, 도1e에 도시한 바와 같이 상기 비정질실리콘(14)을 모두 제거하여 상기 커패시터 하부전극(15)과 더미 커패시터의 하부전극(16)을 노출시킨다.Next, as shown in FIG. 1E, all of the amorphous silicon 14 is removed to expose the capacitor lower electrode 15 and the lower electrode 16 of the dummy capacitor.
그 다음, 상기 구조의 상부에 유전막(17)을 형성하고, 그 상부에 상부전극(18)을 형성하여 커패시터를 제조한다.Next, a dielectric film 17 is formed on the structure, and an upper electrode 18 is formed on the structure to manufacture a capacitor.
상기한 바와 같이 종래 디램 제조방법은 더미 커패시터를 제조하는 과정에서 그 더미 커패시터의 하부전극이 쓰러지는 현상이 발생할 수 있으며, 이에 따라 실제 커패시터에 전기적으로 연결되어 쇼트가 발생하는 등, 디램의 수율을 저하시키는 문제점이 있었다.As described above, in the conventional DRAM manufacturing method, a phenomenon in which the lower electrode of the dummy capacitor collapses may occur in the process of manufacturing the dummy capacitor, thereby lowering the yield of the DRAM, such as being electrically connected to the actual capacitor. There was a problem letting.
이와 같은 문제점을 감안한 본 발명은 공정중에 더미 커패시터의 하부전극이 쓰러지는 것을 방지할 수 있는 디램 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a DRAM manufacturing method which can prevent the lower electrode of the dummy capacitor from falling down during the process.
도1a 내지 도1e는 종래 디램의 제조공정 수순단면도.1A to 1E are cross-sectional views of a conventional DRAM manufacturing process.
도2a 내지 도2f는 본 발명 디램의 제조공정 수순단면도.Figure 2a to 2f is a cross-sectional view of the manufacturing process of the DRAM of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1:기판2:필드산화막1: Substrate 2: Field oxide film
3:셀트랜지스터4:트랜지스터3: cell transistor 4: transistor
5,8:절연막6:비트라인5, 8: insulating film 6: bit line
7:배선9:플러그7: Wiring 9: Plug
10:셀영역11:식각방지막10: cell area 11: etch barrier
12:산화막13:도전성막12: oxide film 13: conductive film
14:비정질실리콘15:커패시터 하부전극14: amorphous silicon 15: capacitor lower electrode
16:더미 커패시터 하부전극17:유전막16: Dummy capacitor lower electrode 17: Dielectric film
18:상부전극18: upper electrode
상기와 같은 목적은 기판을 셀영역과 주변회로영역으로 구분하고, 셀영역에 셀트랜지스터와 비트라인을 형성함과 아울러 상기 주변회로영역에 주변회로를 구성하는 소자 및 배선을 형성하는 단계와; 상기 구조의 상부전면에 산화막을 증착하고, 그 산화막의 일부를 제거하여 커패시터 하부전극이 형성될 위치와 더미 커패시터 하부전극이 형성될 위치를 설정하는 단계와; 상기 구조의 상부전면에 도전성막을 증착하고, 그 상부에 비정질실리콘을 증착한 후, 평탄화하여 상기 산화막의 식각되지 않은 영역상에 위치하는 도전성막을 노출시키는 단계와; 상기 노출된 도전성막을 식각하여 커패시터 하부전극과, 더미 커패시터 하부전극을 형성하는 단계와; 상기 구조의 상부전면에 포토레지스트를 도포하고 노광 및 현상하여 상기 더미 커패시터 하부전극과 주변회로영역상의 산화막 상부에 위치하는 패턴을 형성하고, 셀영역에서 노출된 비정질실리콘과 산화막을 식각하는 단계와; 상기 커패시터 하부전극의 상부에 유전막을 도포하고, 커패시터 상부전극을 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The purpose of the above is to divide the substrate into a cell region and a peripheral circuit region, forming a cell transistor and a bit line in the cell region, and forming elements and wirings forming a peripheral circuit in the peripheral circuit region; Depositing an oxide film on an upper surface of the structure, and removing a portion of the oxide film to set a position at which the capacitor lower electrode is to be formed and a position at which the dummy capacitor lower electrode is to be formed; Depositing a conductive film on an upper surface of the structure, depositing amorphous silicon on the upper surface of the structure, and then planarizing to expose a conductive film located on an unetched region of the oxide film; Etching the exposed conductive layer to form a capacitor lower electrode and a dummy capacitor lower electrode; Applying a photoresist to the upper surface of the structure, exposing and developing the photoresist to form a pattern positioned on the oxide film on the dummy capacitor lower electrode and the peripheral circuit area, and etching the amorphous silicon and the oxide film exposed in the cell area; This is achieved by applying a dielectric film on the capacitor lower electrode and forming a capacitor upper electrode, which will be described in detail with reference to the accompanying drawings.
도2a 내지 도2f는 본 발명 디램 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 메모리셀이 형성될 셀영역(10)과 메모리셀을 구동하는 주변회로를 형성할 주변회로영역(20)을 구분하고, 셀영역(10)에 셀트랜지스터(3)와 주변회로영역(20)에 요구되는 트랜지스터(4)를 형성하는 단계(도2a)와; 상기 구조의 상부전면에 절연막(5)을 증착하고, 셀영역(10)에 비트라인(6)과 주변회로영역(20)에 배선(7)을 형성한 후, 절연막(8)을 증착하고, 그 절연막(8)을 통해 상기 셀트랜지스터(3)의 드레인에 접속되는 커패시터 플러그(9)를 형성하는 단계(도2b)와; 상기 구조의 상부전면에 식각방지막(11)과 산화막(12)을 증착하고, 상기 산화막(12)과 식각방지막(11)의 일부를 식각하여 상기 커패시터 플러그(9)와 그 주변부의 절연막(8)을 소정면적으로 노출시킴과 아울러 상기 주변회로영역(20)과 셀영역(10)의 사이에 위치하는 산화막(12)과 식각방지막(11)을 제거하여 더미 커패시터영역(30)을 형성한 후, 도전성막(13)을 증착하는 단계(도2c)와; 상기 구조의 상부전면에 비정질실리콘(14)을 증착하고, 평탄화하여 상기 산화막(12)의 식각영역에 비정질실리콘(14)을 잔존시킨 후, 노출되는 도전성막(13)을 제거하여 커패시터의 하부전극(15)을 형성함과 아울러 더미 커패시터의 하부전극(16)을 형성하는 단계(도2d)와; 상기 구조의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 커패시터 하부전극(15)의 사이에 위치하는 비정질실리콘(14)을 선택적으로 노출시키는 패턴을 형성한 후, 상기 노출된 비정질실리콘(14)을 모두 제거하여, 상기 더미 커패시터 하부전극(16)의 사이에만비정질실리콘(14)을 잔존시키는 단계(도2e)와; 상기 포토레지스트(PR)를 제거하고, 커패시터 하부전극(15)과 더미 커패시터의 하부전극(16)의 상부에 유전막(17)을 형성하고, 그 상부에 상부전극(18)을 형성하는 단계(도2f)로 이루어진다.2A through 2F are cross-sectional views of a process for fabricating a DRAM of the present invention, as shown in FIG. Dividing the peripheral circuit region 20 to form a circuit, and forming a transistor 4 required for the cell transistor 3 and the peripheral circuit region 20 in the cell region 10 (FIG. 2A); After the insulating film 5 is deposited on the upper surface of the structure, the wiring 7 is formed in the bit line 6 and the peripheral circuit region 20 in the cell region 10, and then the insulating film 8 is deposited. Forming a capacitor plug (9) connected to the drain of the cell transistor (3) through the insulating film (8); An etch stop film 11 and an oxide film 12 are deposited on the upper surface of the structure, and a portion of the oxide film 12 and the etch stop film 11 is etched to insulate the capacitor plug 9 and the insulating film 8 around the capacitor plug 9. After exposing the to a predetermined area and removing the oxide film 12 and the etch stop layer 11 positioned between the peripheral circuit region 20 and the cell region 10 to form a dummy capacitor region 30, Depositing a conductive film 13 (FIG. 2C); Amorphous silicon 14 is deposited on the upper surface of the structure, and planarized to leave amorphous silicon 14 in the etching region of the oxide film 12, and then the exposed conductive film 13 is removed to remove the lower electrode of the capacitor. Forming (15) and forming the lower electrode 16 of the dummy capacitor (FIG. 2D); A photoresist (PR) is coated on the upper surface of the structure, exposed and developed to form a pattern for selectively exposing the amorphous silicon 14 positioned between the capacitor lower electrodes 15, and then the exposed Removing all of the amorphous silicon 14 so that the amorphous silicon 14 remains only between the dummy capacitor lower electrodes 16 (FIG. 2E); Removing the photoresist PR, forming a dielectric layer 17 on the capacitor lower electrode 15 and the lower electrode 16 of the dummy capacitor, and forming an upper electrode 18 on the upper portion (Fig. 2f).
이하, 상기와 같이 구성된 본 발명 디램 제조방법을 좀 더 상세히 설명한다.Hereinafter, the DRAM manufacturing method of the present invention configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하여 메모리셀이 형성될 셀영역(10)과 메모리셀을 구동하는 주변회로를 형성할 주변회로영역(20)을 구분한다.First, as shown in FIG. 2A, a field oxide film 2 is formed on a part of the substrate 1 to form a cell region 10 in which a memory cell is to be formed and a peripheral circuit region 20 in which a peripheral circuit for driving the memory cell is to be formed. ).
그 다음, 상기 셀영역(10)에 셀트랜지스터(3)와 주변회로영역(20)에 트랜지스터(4) 등의 반도체 소자를 동시에 형성한다.Next, a semiconductor device such as a transistor 4 is simultaneously formed in the cell transistor 3 and the peripheral circuit region 20 in the cell region 10.
그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 절연막(5)을 증착하고, 그 절연막(5)에 콘택홀을 형성하여 상기 셀영역(10)에 형성된 셀트랜지스터(3)의 공통소스와 주변회로영역에 형성한 트랜지스터(4)의 특정영역을 노출시킨다.Next, as shown in FIG. 2B, an insulating film 5 is deposited on the upper surface of the structure, and a contact hole is formed in the insulating film 5 so that the cell transistor 3 formed in the cell region 10 is common. The specific region of the transistor 4 formed in the source and peripheral circuit regions is exposed.
그 다음, 금속공정을 통해 상기 셀트랜지스터(3)의 공통소스에 접하는 비트라인(6)을 형성함과 아울러 모스 트랜지스터(4)의 특정영역에 접하는 배선(7)을 형성한다.Next, a bit line 6 in contact with the common source of the cell transistor 3 is formed through a metal process, and a wiring 7 in contact with a specific region of the MOS transistor 4 is formed.
그 다음, 상기 구조의 상부전면에 절연막(8)을 증착하고, 그 절연막(8)과 절연막(5)에 콘택홀을 형성하여 셀트랜지스터(3)의 드레인을 노출시킨 다음, 다시 금속공정을 통해 커패시터 플러그(9)를 형성한다.Then, an insulating film 8 is deposited on the upper surface of the structure, contact holes are formed in the insulating film 8 and the insulating film 5 to expose the drain of the cell transistor 3, and then through a metal process. The capacitor plug 9 is formed.
그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 식각방지막(11)과 산화막(12)을 증착하고, 사진식각공정을 통해 상기 산화막(12)과 식각방지막(11)의 일부를 식각하여 상기 커패시터 플러그(9)와 그 주변부의 절연막(8)을 소정면적으로 노출시킴과 아울러 상기 주변회로영역(20)과 셀영역(10)의 사이에 위치하는 산화막(12)과 식각방지막(11)을 제거하여 더미 커패시터영역(30)을 형성한다.Next, as shown in FIG. 2C, an etch stop layer 11 and an oxide layer 12 are deposited on the upper surface of the structure, and a portion of the oxide layer 12 and the etch stop layer 11 are etched through a photolithography process. To expose the capacitor plug 9 and the insulating film 8 at its periphery to a predetermined area, and the oxide film 12 and the etch stop layer 11 positioned between the peripheral circuit region 20 and the cell region 10. ) Is removed to form the dummy capacitor region 30.
그 다음, 상기 구조의 상부전면에 도전성막(13)을 증착한다.Then, a conductive film 13 is deposited on the upper surface of the structure.
그 다음, 도2d에 도시한 바와 같이 상기 구조의 상부전면에 비정질실리콘(14)을 증착하고, 평탄화하여 상기 산화막(12)의 식각영역에 비정질실리콘(14)을 잔존시킨다.Next, as shown in FIG. 2D, amorphous silicon 14 is deposited on the upper surface of the structure, and planarized to leave amorphous silicon 14 in the etching region of the oxide film 12. FIG.
그 다음, 상기 평탄화공정으로 노출되는 도전성막(13)을 제거하여 커패시터의 하부전극(15)을 형성함과 아울러 더미 커패시터의 하부전극(16)을 형성한다.Next, the conductive layer 13 exposed by the planarization process is removed to form the lower electrode 15 of the capacitor and the lower electrode 16 of the dummy capacitor.
그 다음, 도2e에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 커패시터 하부전극(15)의 사이에 위치하는 비정질실리콘(14)을 노출시키는 패턴을 형성한다.Next, as shown in FIG. 2E, a photoresist PR is coated on the upper surface of the structure, exposed and developed to expose the amorphous silicon 14 positioned between the capacitor lower electrodes 15. To form.
그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 비정질실리콘(14)을 제거하여, 상기 더미 커패시터 하부전극(16)의 사이에 위치하는 비정질실리콘(14)을 잔존시킨다.Next, the exposed amorphous silicon 14 is removed by an etching process using the photoresist (PR) pattern as an etching mask, and the amorphous silicon 14 positioned between the dummy capacitor lower electrodes 16 is removed. To remain.
이와 같이 더미 커패시터 하부전극(16)의 내에 비정질실리콘을 잔존시킴으로써, 이후의 공정에서도 상기 더미 커패시터 하부전극(16)이 쓰러지는 현상을 방지할 수 있게 된다.As such, the amorphous silicon remains in the dummy capacitor lower electrode 16, thereby preventing the dummy capacitor lower electrode 16 from falling down even in a subsequent process.
그 다음, 도2f에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 모두 제거하여 상기 커패시터 하부전극(15)과 더미 커패시터의 하부전극(16)을 노출시킨다.Next, as shown in FIG. 2F, all of the photoresist PR pattern is removed to expose the capacitor lower electrode 15 and the lower electrode 16 of the dummy capacitor.
그 다음, 상기 구조의 상부에 유전막(17)을 형성하고, 그 상부에 상부전극(18)을 형성하여 커패시터를 제조한다.Next, a dielectric film 17 is formed on the structure, and an upper electrode 18 is formed on the structure to manufacture a capacitor.
상기한 바와 같이 본 발명 디램 제조방법은 더미 커패시터의 하부전극 내에 커패시터 하부전극을 형성하기 위해 사용하는 비정질실리콘을 잔존시킴으로써, 그 더미 커패시터 하부전극의 쓰러짐 현상을 방지하여 디램의 수율을 향상시키는 효과가 있다.As described above, the DRAM manufacturing method of the present invention has an effect of improving the yield of the DRAM by preventing the fall of the dummy capacitor lower electrode by remaining amorphous silicon used to form the capacitor lower electrode in the lower electrode of the dummy capacitor. have.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0077007A KR100379337B1 (en) | 2000-12-15 | 2000-12-15 | Manufacturing method for dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0077007A KR100379337B1 (en) | 2000-12-15 | 2000-12-15 | Manufacturing method for dram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020046698A true KR20020046698A (en) | 2002-06-21 |
| KR100379337B1 KR100379337B1 (en) | 2003-04-10 |
Family
ID=27682214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0077007A KR100379337B1 (en) | 2000-12-15 | 2000-12-15 | Manufacturing method for dram |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100379337B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668835B1 (en) * | 2004-12-29 | 2007-01-16 | 주식회사 하이닉스반도체 | Method for fabricating capacitor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955940B1 (en) | 2008-04-18 | 2010-05-03 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
-
2000
- 2000-12-15 KR KR10-2000-0077007A patent/KR100379337B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668835B1 (en) * | 2004-12-29 | 2007-01-16 | 주식회사 하이닉스반도체 | Method for fabricating capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100379337B1 (en) | 2003-04-10 |
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