KR20020046320A - 불휘발성 반도체 메모리 장치의 프로그램 방법 - Google Patents
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- 제 1 및 제 2 비트 라인들과, 상기 제 1 및 제 2 비트 라인들에 연결된 제 1 및 제 2 셀 스트링들과, 상기 각 셀 스트링은 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀 트랜지스터들로 구성되고, 상기 메모리 셀 트랜지스터들은 대응하는 워드 라인들에 각각 연결되며, 상기 제 1 및 제 2 비트 라인들에 각각 대응하고 프로그램될 데이터 비트들을 각각 래치하는 제 1 및 제 2 페이지 버퍼들과, 비트 라인 레벨 제어 신호에 응답하여 대응하는 제 1 및 제 2 비트 라인들 및 제 1 및 제 2 페이지 버퍼들을 동시에 연결/분리시키는 제 1 및 제 2 비트 라인 레벨 제어 트랜지스터들을 포함하는 불휘발성 반도체 메모리 장치의 프로그램 방법에 있어서:상기 제 1 및 제 2 페이지 버퍼들에 각각 래치된 데이터 비트들에 따라 상기 제 1 및 제 2 비트 라인들이 프로그램 전압 및 프로그램 금지 전압 중 하나를 각각 갖도록 제 1 전압을 갖는 비트 라인 레벨 제어 신호를 발생하는 단계와;상기 제 1 및 제 2 비트 라인들을 상기 제 1 및 제 2 페이지 버퍼들로부터 전기적으로 절연시키는 단계와;상기 프로그램 전압을 갖는 비트 라인의 전위가 상기 프로그램 전압보다 높게 설정되도록, 상기 제 1 전압보다 낮은 제 2 전압을 갖는 비트 라인 레벨 제어 신호를 발생함과 동시에 상기 제 1 및 제 2 비트 라인들로 전류를 공급하는 단계 및;상기 제 1 및 제 2 비트 라인들로의 전류 공급을 차단한 후, 상기 워드 라인들 중 선택 워드 라인에 고전압을 인가하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
- 제 1 항에 있어서,상기 프로그램 전압은 접지 전압이고, 상기 프로그램 금지 전압은 전원 전압인 것을 특징으로 하는 프로그램 방법.
- 제 1 항에 있어서,상기 고전압이 상기 선택 워드 라인으로 공급될 때, 상기 선택 워드 라인에 연결된 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터의 채널 전압이 상기 프로그램 금지 전압보다 높게 부스팅되는 것을 특징으로 하는 프로그램 방법.
- 제 1 항에 있어서,상기 고전압이 상기 선택 워드 라인으로 공급될 때, 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터들의 채널 전압이 부스팅되도록 상기 제 2 프로그램 전압보다 낮은 패스 전압이 선택되지 않은 워드 라인들에 인가되는 것을 특징으로 하는 프로그램 방법.
- 제 2 항 또는 제 4 항에 있어서,상기 제 1 전압은 상기 패스 전압이고, 상기 제 2 전압은 상기 프로그램 금지 전압보다 낮고 상기 프로그램 전압보다 높은 것을 특징으로 하는 프로그램 방법.
- 제 1 항에 있어서,동일한 행을 따라 배열된 인접한 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 인접한 메모리 셀들 사이에 기생 모오스 트랜지스터가 형성되되, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트의 역할을 하고, 상기 인접한 메모리 셀들 중 하나는 상기 기생 모오스 트랜지스터의 드레인 역할을 하고, 상기 인접한 메모리 셀들 중 다른 하나는 상기 기생 모오스 트랜지스터의 소오스 역할을 하는 것을 특징으로 하는 프로그램 방법.
- 제 6 항에 있어서,상기 제 2 전압은 상기 기생 모오스 트랜지스터의 문턱 전압이 선택된 워드 라인에 인가되는 프로그램 전압보다 높게 증가되게 하는 필드 금지 전압 및 상기 비트 라인 레벨 제어 트랜지스터의 문턱 전압의 합인 것을 특징으로 하는 프로그램 방법.
- 제 1 및 제 2 셀 스트링들 및 상기 셀 스트링들에 대응하는 제 1 및 제 2 비트 라인들을 갖는 메모리 셀 어레이와;상기 셀 스트링들 각각은 대응하는 비트 라인에 연결된 스트링 선택 트랜지스터, 공통 소오스 라인에 연결된 접지 선택 트랜지스터, 그리고 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬 연결된 복수의 메모리 셀들을 가지고, 상기 각 셀 스트링의 메모리 셀들은 대응하는 워드 라인들에 각각 연결되며; 그리고동일한 워드 라인에 연결된 인접한 메모리 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 인접한 메모리 셀들 사이에 기생 모오스 트랜지스터가 형성되되, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트의 역할을 하고, 상기 인접한 메모리 셀들 중 하나는 상기 기생 모오스 트랜지스터의 드레인 역할을 하고, 상기 인접한 메모리 셀들 중 다른 하나는 상기 기생 모오스 트랜지스터의 소오스 역할을 하며;상기 제 1 및 제 2 비트 라인들에 각각 대응하며, 프로그램 동작 동안 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 래치하는 제 1 및 제 2 페이지 버퍼들과;상기 제 1 및 제 2 비트 라인들과 상기 제 1 및 제 2 페이지 버퍼들 사이에 각각 연결되며, 비트 라인 레벨 제어 신호에 응답하여 상기 제 1 및 제 2 비트 라인들과 상기 제 1 및 제 2 페이지 버퍼들을 전기적으로 분리/연결시키는 제 1 및 제 2 비트 라인 전압 제어 트랜지스터들 및;상기 제 1 및 제 2 비트 라인 전압 제어 트랜지스터들에 공통으로 인가되는 비트 라인 레벨 제어 신호를 발생하는 비트 라인 전압 제어 회로를 포함하며,상기 비트 라인 레벨 제어 신호는 프로그램 사이클의 제 1 비트 라인 셋업구간 동안 상기 페이지 버퍼들에 각각 래치된 데이터 비트들이 대응하는 비트 라인들로 충분히 전달되도록 제 1 전압을 가지며; 그리고 상기 제 1 및 제 2 페이지 버퍼들로부터의 충전 전류가 상기 제 1 및 제 2 비트 라인들로 각각 공급되는 상기 프로그램 사이클의 제 2 비트 라인 셋업 구간 동안 프로그램을 나타내는 데이터 비트에 대응하는 비트 라인의 전위가 접지 전압보다 높게 설정되도록 상기 제 1 전압보다 낮은 제 2 전압을 갖는 불휘발성 반도체 메모리 장치.
- 제 8 항에 있어서,상기 제 1 전압은 패스 전압인 불휘발성 반도체 메모리 장치.
- 제 9 항에 있어서,프로그램 동작시 고전압이 선택된 워드 라인으로 공급될 때, 상기 선택된 워드 라인에 연결된 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터의 채널 전압이 전원 전압보다 높게 부스팅되는 불휘발성 반도체 메모리 장치.
- 제 9 항에 있어서,프로그램 동작시 고전압이 선택된 워드 라인으로 공급될 때, 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터들의 채널 전압이 부스팅되도록 상기 고전압보다 낮은 패스 전압이 선택되지 않은 워드 라인들에 인가되는 불휘발성 반도체 메모리 장치.
- 제 9 항에 있어서,상기 제 2 전압은 상기 기생 모오스 트랜지스터의 문턱 전압이 선택된 워드 라인에 인가되는 프로그램 전압보다 높게 증가되게 하는 필드 금지 전압 및 상기 비트 라인 레벨 제어 트랜지스터의 문턱 전압의 합인 불휘발성 반도체 메모리 장치.
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