KR20020046320A - 불휘발성 반도체 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 반도체 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR20020046320A
KR20020046320A KR1020000075641A KR20000075641A KR20020046320A KR 20020046320 A KR20020046320 A KR 20020046320A KR 1020000075641 A KR1020000075641 A KR 1020000075641A KR 20000075641 A KR20000075641 A KR 20000075641A KR 20020046320 A KR20020046320 A KR 20020046320A
Authority
KR
South Korea
Prior art keywords
voltage
program
bit line
bit
bit lines
Prior art date
Application number
KR1020000075641A
Other languages
English (en)
Other versions
KR100385224B1 (ko
Inventor
정재용
이성수
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR10-2000-0075641A priority Critical patent/KR100385224B1/ko
Priority to JP2001376164A priority patent/JP4044755B2/ja
Priority to US10/021,639 priority patent/US6650566B2/en
Priority to DE10162860A priority patent/DE10162860B4/de
Publication of KR20020046320A publication Critical patent/KR20020046320A/ko
Application granted granted Critical
Publication of KR100385224B1 publication Critical patent/KR100385224B1/ko
Priority to US10/659,634 priority patent/US6807098B2/en
Priority to US10/927,716 priority patent/US6891754B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Read Only Memory (AREA)

Abstract

여기에 개시되는 불휘발성 반도체 메모리 장치는 비트 라인 레벨 제어 트랜지스터들을 포함하며, 상기 비트 라인 레벨 제어 트랜지스터들은 비트 라인 레벨 제어 신호에 응답하여 메모리 셀 어레이와 페이지 버퍼 회로를 전기적으로 연결/분리시킨다. 상기 비트 라인 레벨 제어 신호는 프로그램 사이클의 제 1 비트 라인 셋업 구간 동안 패스 전압 레벨을 갖고, 프로그램 사이클의 제 2 비트 라인 셋업 구간 동안 패스 전압 레벨보다 낮은 소정의 전압 레벨을 갖는다. 상기 제 2 비트 라인 셋업 구간시 설정된 상기 비트 라인 레벨 제어 신호의 전압은, 인접한 메모리 셀들 사이에 존재하는 기생 모오스 트랜지스터의 문턱 전압이 선택된 워드 라인에 인가되는 프로그램 전압보다 높게 증가되게 하는, 필드 금지 전압 및 상기 비트 라인 레벨 제어 트랜지스터의 문턱 전압의 합에 해당한다.

Description

불휘발성 반도체 메모리 장치의 프로그램 방법{METHOD FOR PROGRAMMING A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치들에 관한 것으로서, 좀 더 구체적으로는 필드 영역에 의해서 전기적으로 절연된 동일한 행의 인접한 메모리 셀들 사이에 기생적으로 존재하는 기생 모오스 트랜지스터의 문턱 전압을 조절할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 NAND형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.
NAND형 플래시 메모리 장치와 같은 불 휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들 (Electrically Erasable and Programmable Read-Only Memory cells)을 포함하며, "플래시 EEPROM 셀들"이라 불린다. 통상적으로, 플래시 EEPROM 셀은 셀 트랜지스터를 포함하며, 상기 트랜지스터는 제 1 도전형 (예를 들면, P형)의 반도체 기판 (또는 벌크), 서로 소정 간격 떨어진 제 2 도전형 (예를 들면, N형)의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 (source and drain regions) 사이의 채널 영역 상에 위치하며 전하들을 저장하는부유 게이트 (floating gate), 그리고 부유 게이트 상에 위치한 제어 게이트 (control gate)를 포함한다.
전술한 구조를 갖는 플래시 EEPROM 셀들의 어레이가 도 1에 도시되어 있다.
도 1을 참조하면, 메모리 셀 어레이는 비트 라인들에 각각 대응하는 복수 개의 셀 스트링들 (10)을 포함한다. 도시의 편의상, 도 1에는 2개의 비트 라인들 (BL0, BL1) 및 그에 대응하는 2개의 셀 스트링들 (10)이 도시되어 있다. 각 셀 스트링 (10)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (GST), 그리고 상기 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (MCm) (m=0-15)로 구성된다. 상기 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인 (SSL)에 연결된 게이트를 가지며, 상기 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (CSL)에 연결된 소오스 및 접지 선택 라인 (GSL)에 연결된 게이트를 갖는다. 그리고, 상기 스트링 선택 트랜지스터 (SSL)의 소오스 및 상기 접지 선택 트랜지스터 (GSL)의 드레인 사이에는 상기 플래시 EEPROM 셀들 (MC15-MC0)이 직렬 연결되며, 상기 셀들 (MC15-MC0)은 대응하는 워드 라인들 (WL15-WL0)에 각각 연결된다.
초기에, 메모리 셀 어레이의 플래시 EEPROM 셀들은, 예를 들면, -3V의 문턱 전압을 갖도록 소거된다. 그 다음에, 플래시 EEPROM 셀들을 프로그램하기 위해서, 소정 시간 동안 선택된 플래시 EEPROM 셀의 워드 라인으로 고전압 (예를 들면, 20V)을 인가함으로써 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 나머지 (선택되지 않은) EEPROM 셀들의 문턱 전압들은 변화되지 않는다.
상기 선택된 워드 라인 상에 연결된 선택되지 않은 플래시 EEPROM 셀들을 프로그램하지 않고 동일한 워드 라인 상에 연결된 선택된 메모리 셀(들)을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 상기 워드 라인에 프로그램 전압이 인가될 때, 상기 프로그램 전압은 상기 선택된 플래시 EEPROM 셀 뿐만 아니라 동일한 워드 라인을 따라 배열된 선택되지 않은 플래시 EEPROM 셀들에도 인가된다. 상기 워드 라인 상에 연결된 선택되지 않은 플래시 EEPROM 셀, 특히, 상기 선택된 메모리 셀에 인접한 플래시 EEPROM 셀이 프로그램된다. 선택된 워드 라인에 연결된 비선택 셀의 의도하지 않은 프로그램은 "프로그램 디스터브"라 불린다.
상기 프로그램 디스터브를 방지하기 위한 기술들 중 하나는 셀프-부스팅 스킴 (self-boosting scheme)을 이용한 프로그램 금지 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.
상기 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 있어서, 접지 선택 트랜지스터 (GST)의 게이트에 0V의 전압을 인가함으로써 접지 경로가 차단된다. 선택 비트 라인 (예들 들면, BL0)에는 프로그램 전압으로서 0V의 전압이 인가되고,비선택 비트 라인 (예들 들면, BL1)에는 프로그램 금지 전압 (program inhibition voltage)으로서 3.3V 또는 5V의 전원 전압 (Vcc)이 인가된다. 동시에, 비트 라인 (BL1)에 연결된 스트링 선택 트랜지스터 (SST)의 게이트에 전원 전압을 인가함으로써 스트링 선택 트랜지스터 (SST)의 소오스가 (Vcc-Vth) (Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된다. 이때, 상기 스트링 선택 트랜지스터 (SST)는 사실상 차단된다 (또는, 셧 오프된다). 그 다음에, 선택된 워드 라인에 고전압 (Vpgm)을 인가하고 선택되지 않은 워드 라인들에 패스 전압 (Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.
앞서 설명된 프로그램 금지 스킴이 사용될 때 한가지 문제점이 생길 수 있다. 즉, 기생 모오스 트랜지스터를 통해 흐르는 누설 전류로 인해 프로그램될 플래시 EEPROM 셀에 인접한 프로그램 금지될 플래시 EEPROM 셀이 "프로그램 디스터브"를 받으며, 이는 이하 상세히 설명된다.
도 1의 점선 A-A'을 따라 절단된 메모리 셀 어레이를 보여주는 도 2를 참조하면, 동일한 워드 라인 (WL14)에 연결된 플래시 EEPROM 셀들은 반도체 기판 (또는 포켓 P-웰)에 형성된 필드 영역들 또는 필드 산화막 영역들 (12)에 의해서 전기적으로 절연되어 있다. 이러한 구조에서는, 인접한 플래시 EEPROM 셀들, 워드 라인 (WL14), 그리고 반도체 기판은 기생 모오스 트랜지스터를 형성한다. 인접한 플래시 EEPROM 셀들 중 프로그램 금지될 셀의 채널 영역은 기생 모오스 트랜지스터의 드레인 영역으로 작용하고, 프로그램될 셀의 채널 영역은 기생 모오스 트랜지스터의 소오스 영역으로 작용하며, 상기 워드 라인 (WL14)은 기생 모오스 트랜지스터의 게이트로 작용한다. 그리고, 기생 모오스 트랜지스터의 소오스 및 드레인 영역들 사이의 필드 영역 (12)에 접한 반도체 기판은 기생 모오스 트랜지스터의 채널 영역으로 작용한다.
상기 워드 라인 (WL14)에 인가되는 고전압 (Vpgm)이 기생 모오스 트랜지스터의 문턱 전압보다 높은 경우, 기생 모오스 트랜지스터가 턴 온된다. 이는 프로그램 금지될 셀의 채널 영역에서 프로그램될 셀의 채널 영역으로 턴 온된 기생 모오스 트랜지스터를 통해 누설 전류가 흐르게 한다. 그러므로, 상기 프로그램 금지될 셀의 셀프-부스팅된 채널 전압이 낮아지며, 그 결과 상기 프로그램 금지될 플래시 EEPROM 셀은 프로그램 디스터브를 받는다.
이러한 문제점은 기생 모오스 트랜지스터의 문턱 전압을 높임으로써 방지될 수 있다. 필드 영역에 불순물을 주입함으로써 기생 모오스 트랜지스터의 문턱 전압을 높이는 방법이 제안되어 왔다. 하지만, 이러한 불순물 주입 방법은 드레인 영역의 브레이크다운 전압이 낮아지는 단점을 갖는다. 뿐만 아니라, 메모리 셀 어레이의 크기가 감소되는 추세에 의해서 불순물 농도를 높이는 것이 제한된다. 반도체 기판 (또는 포켓 P-웰)을 음의 전압으로 바이어스함으로써 기생 모오스 트랜지스터의 문턱 전압을 높이는 방법이 제안되어 왔다. 하지만, 이러한 방법은 포켓 P-웰을 충전하는 데 많은 시간이 소요되기 때문에 전체적인 프로그램 시간이 증가되는 단점을 갖는다.
결론적으로, 인접한 플래시 EEPROM 셀들 사이에 존재하는 기생 모오스 트랜지스터를 통해 흐르는 누설 전류를 효과적으로 차단할 수 있는 새로운 프로그램 방법이 요구된다.
본 발명은 프로그램 동작시 워드 라인 전압의 증가없이 인접한 셀들 사이에 형성되는 기생 모오스 트랜지스터의 문턱 전압을 증가시킬 수 있는 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
도 1은 일반적인 낸드형 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도;
도 2는 도 1의 점선 A-A'을 따라 절단된 메모리 셀 어레이를 보여주는 단면도;
도 3은 본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 회로도;
도 4는 도 3에 도시된 비트 라인 레벨 제어 회로의 바람직한 실시예;
도 5는 도 4에 도시된 비트 라인 레벨 제어 회로의 동작 타이밍도; 그리고
도 6은 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 메모리 셀 어레이110 : 비트라인레벨 제어회로
120 : 행 디코더 회로130 : 페이지 버퍼 회로
140 : 열 패스 게이트 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 불휘발성 반도체 메모리 장치는 제 1 및 제 2 페이지 버퍼들, 제 1 및 제 2 비트 라인 레벨 제어 트랜지스터들, 그리고 비트 라인 레벨 제어 회로를 더 포함한다. 상기 제 1 및 제 2 페이지 버퍼들은 상기 제 1 및 제 2 비트 라인들에 각각 대응하며, 프로그램 동작 동안 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 래치한다. 상기 제 1 및 제 2 비트 라인 레벨 제어 트랜지스터들은 상기 제 1 및 제 2 비트 라인들과 상기 제 1 및 제 2 페이지 버퍼들 사이에 각각 연결되며, 비트 라인 레벨 제어 신호에 응답하여 상기 제 1 및 제 2 비트 라인들과 상기 제 1 및 제 2 페이지 버퍼들을 전기적으로 분리/연결시킨다. 상기 비트 라인 레벨 제어 회로는 상기 제 1 및 제 2 비트 라인 전압 제어 트랜지스터들에 공통으로 인가되는 비트 라인 레벨 제어 신호를 발생한다. 여기서, 상기 비트 라인 레벨 제어 신호는 프로그램 사이클의 제 1 비트 라인 셋업 구간 동안 상기 페이지 버퍼들에 각각 래치된 데이터 비트들이 대응하는 비트 라인들로 충분히 전달되도록 제 1 전압을 가지며; 그리고 상기 제 1 및 제 2 페이지 버퍼들로부터의 충전 전류가 상기 제 1 및 제 2 비트 라인들로 각각 공급되는 상기 프로그램 사이클의 제 2 비트 라인 셋업 구간 동안 프로그램을 나타내는 데이터 비트에 대응하는 비트 라인의 전위가 접지 전압보다 높게 설정되도록 상기 제 1 전압보다 낮은 제 2 전압을 갖는다.
(작용)
이러한 장치 및 방법에 의하면, 동일한 워드 라인 상의 인접한 셀들사이에 형성된 기생 모오스 트랜지스터를 턴 오프시키기 위한 최소한의 전압 (또는 필드 금지 전압)을 선택된 비트 라인에 인가함으로써 기생 모오스 트랜지스터의 문턱 전압이 프로그램 전압보다 높게 증가된다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도가 도 3에 도시되어 있다. 메모리 장치는 셀 어레이 (100), 행 디코더 회로 (120), 페이지 버퍼 회로 (130), 그리고 열 패스 게이트 회로 (140)를 포함한다. 셀 어레이 (100)는 열들로 배열된 복수 개의 셀 스트링들 (또는 낸드 스트링들) (12)로 이루어진다. 각 셀 스트링 (12)은 스트링 선택 트랜지스터 (SSTm) (m=0,1,2, ..., i)를 포함하며, 스트링 선택 트랜지스터 (SSTm)의 게이트는 스트링 선택 라인 (SSL)에 연결된다.각 셀 스트링 (12)은 또한 접지 선택 트랜지스터 (GSTm)를 포함하며, 접지 선택 트랜지스터 (GSTm)의 게이트는 접지 선택 라인 (GSL)에 연결된다. 각 셀 스트링 (12)의 스트링 선택 트랜지스터 (SSTm)의 소오스와 접지 선택 트랜지스터 (GSTm)의 드레인 사이에는 복수 개의 메모리 셀들 또는 플래시 EEPROM 셀들 (MCn) (n=0,1,2,...,15)이 직렬 연결된다. 각 셀 스트링 (12)의 EEPROM 셀들 (MCn)의 제어 게이트들은 대응하는 워드 라인들 (WLj)에 각각 연결된다. 각 스트링 선택 트랜지스터 (SSTm)의 드레인은 대응하는 비트 라인 (BLm)에 연결되며, 각 접지 선택 트랜지스터 (GSTm)의 소오스는 공통 소오스 라인 (CSL)에 연결된다. 스트링 선택 라인 (SSL), 워드 라인들 (WLj) 그리고 접지 선택 라인 (GSL)은 행 디코더 회로 (120)에 전기적으로 연결된다.
상기 비트 라인들 (BLm)은 비트 라인 레벨 제어 트랜지스터들로서 대응하는 NMOS 트랜지스터들 (M1)을 통해 페이지 버퍼 회로 (130)에 연결되며, 상기 NMOS 트랜지스터들 (M1)은 비트 라인 레벨 제어 회로 (110)로부터 생성된 제어 신호 (BLCTL)에 의해서 공통으로 제어된다. 상기 각 NMOS 트랜지스터 (M1)는 비트 라인 레벨 제어 회로 (110)로부터 출력되는 제어 신호 (BLCTL)의 전압 레벨에 따라 대응하는 비트 라인의 전압 레벨을 조정하며, 이는 이후 상세히 설명된다.
계속해서 도 3을 참조하면, 상기 페이지 버퍼 회로 (130)는 비트 라인들 (BLi)에 각각 대응하는 페이지 버퍼들 (130_i)을 포함한다. 읽기 사이클 동안, 페이지 버퍼는 선택된 셀로부터 데이터를 감지하고 상기 데이터를 열 패스 게이트 회로 (140)를 통해 데이터 출력 버퍼 (미도시됨)로 전달한다. 프로그램 사이클 동안,페이지 버퍼는 열 패스 게이트 회로 (140)를 통해 입출력 버퍼로부터 인가되는 데이터를 저장한다. 이후, 비트 라인 (BL0)에 대응하는 페이지 버퍼 (130_0)를 참조하여 구성 및 기능이 설명된다. 다른 비트 라인들 (BL1-BLi)에 대응하는 페이지 버퍼들 (130_1∼130_i)은 상기 페이지 버퍼 (130_0)와 동일한 기능 및 구성을 갖는다.
상기 페이지 버퍼 (130_0)는 PMOS 트랜지스터 (M2), 4개의 NMOS 트랜지스터들 (M3-M6) 그리고 2개의 인버터들로 구성된 래치 (50)를 포함한다. 드레인이 노드 (N1)에 연결된 PMOS 트랜지스터 (M2)의 게이트 및 소오스는 신호 (LOADEN) 및 전원 전압 (Vcc)에 각각 연결된다. PMOS 트랜지스터 (M2)는 비트 라인 셋업 동작이 수행될 때 활성화되는 신호 (LOADEN)에 응답하여 비트 라인 (BL0)으로 전류를 공급한다. 소오스 및 게이트가 접지 전압 (Vss)과 신호 (BLDIS)에 각각 연결된 트랜지스터 (M3)는 노드 (N1)와 접지 전압 사이에 연결되며, 비트 라인 (BL0)의 전압을 방전하고 페이지 버퍼 (즉, 래치)를 접지 전압 레벨로 초기화한다. 게이트가 신호 (BLSEL)에 연결된 NMOS 트랜지스터 (M4)는 노드 (N1) 및 래치 (50)의 노드 (N2) 사이에 연결된다. 래치 (50)의 노드 (N3)는 NMOS 트랜지스터들 (M5, M6)을 통해 접지 전압에 연결된다. 상기 트랜지스터 (M5)의 게이트는 노드 (N1)에 연결되고, 상기 트랜지스터 (M6)의 게이트는 신호 (LATCH)에 연결된다. NMOS 트랜지스터들 (M5, M6)은 비트 라인 (BL0) 상의 전압 레벨 및 상기 신호 (LATCH)에 응답하여 래치 (50)에 저장된 데이터의 상태를 변화시킨다.
도 4는 도 3에 도시된 비트 라인 레벨 제어 회로의 바람직한 실시예를 보여준다.
도 4를 참조하면, 비트 라인 레벨 제어 회로 (110)는 필드 금지 전압 발생기 (210), 레벨 쉬프터 (220), 전달 게이트 회로 (230), NOR 게이트 (G2), 그리고 NMOS 트랜지스터 (M22)로 구성되며, 도시된 바와 같이 연결된다. 상기 비트 라인 레벨 제어 회로 (110)는 신호들 (BLCTLEN1∼BLCTLEN4)에 응답하여 제어 신호 (BLCTL)를 발생하며, 상기 제어 신호 (BLCTL)는 프로그램 사이클의 비트 라인 셋업 동작, 프로그램 동작, 그리고 리커버리 동작시 서로 다른 전압 레벨들을 갖는다. 좀 더 구체적으로 설명하면, 다음과 같다.
잘 알려진 바와 같이, 낸드형 플래시 메모리 장치의 프로그램 사이클은 비트 라인 셋업 동작, 프로그램 동작 그리고 리커버리 동작으로 이루어진다. 프로그램 사이클 동안 변화되는 신호들 (BLCTLEN1∼BLCTLEN4)의 관계가 도 5에 도시되어 있다. 비트 라인 셋업 동작은 제 1 비트 라인 셋업 구간 (A)과 제 2 비트 라인 셋업 구간 (B)으로 나눠진다. 상기 비트 라인 레벨 제어 회로 (110)의 출력 신호 (BLCTL)는 제 1 비트 라인 셋업 (A) 구간 동안 패스 전압 (Vpass)을 갖고, 제 2 비트 라인 셋업 구간 (B) 동안 (또는 제 2 비트 라인 셋업 구간 및 프로그램 구간) 소정 전압 (Vfi') 레벨을 갖는다. 여기서, 상기 전압 (Vfi')은 기생 모오스 트랜지스터를 턴 오프시키는데 필요한 최소의 소오스-벌크 전압 (Vfi, 이하 "필드 금지 전압"이라 칭함)과 NMOS 트랜지스터 (즉, 비트 라인 레벨 제어 트랜지스터)의 문턱 전압을 합한 값과 동일하다.
본 발명에 따른 낸드형 플래시 메모리 장치에 있어서, 인접한 셀들 사이에형성되는 기생 모오스 트랜지스터의 문턱 전압을 높이기 위해서, 프로그램될 플래시 EEPROM 셀에 대응하는 비트 라인에 접지 전압보다 높은 전압, 즉, 필드 금지 전압 (Vfi)이 공급된다. 일반적으로, 모오스 트랜지스터의 문턱 전압 (Vt)은 아래의 수학식에 의해서 결정된다.
여기서, 전압 (Vto)은 VSB가 0V일 때 얻어지는 문턱 전압 (Vt)을 나타내고, 감마는 공정 파라미터를 나타낸다. 수학식에서 알 수 있듯이, 문턱 전압 (Vt) 값은 소오스와 벌크 사이의 전압 (VSB)에 영향을 받는다. 상기 필드 금지 전압 (Vfi) 레벨은 프로그램 동작시 워드 라인에 인가되는 전압의 증가없이 인접한 셀들 사이의 누설 전류를 효과적으로 차단할 수 있도록 (기생 모오스 트랜지스터의 문턱 전압 (또는 필드 영역의 전위)가 프로그램시 워드 라인 전압보다 높아지도록) 결정될 것이다. 또한, 필드 금지 전압 (Vfi)은, 도 4에서 알 수 있듯이, 분배기로서 동작하는 저항들 (R1,R2)의 설정된 값에 따라 결정될 것이다. 프로그램될 셀에 대응하는 비트 라인을 필드 금지 전압 (Vfi)으로 바이어싱하기 위해서는, NMOS 트랜지스터 (M1)의 게이트에 인가되는 제어 신호 (BLCTL)는 (Vfi+Vth1) (Vth1은 NMOS 트랜지스터 (M1)의 문턱 전압을 나타냄)의 전압 (이하, Vfi'으로 표기됨)을 가져야 한다. 그러한 전압 (Vfi') 레벨의 제어 신호 (BLCTL)를 발생하는 비트 라인 레벨 제어 회로 (110)의 동작이 도 4 및 도 5를 참조하여 이하 상세히 설명된다.
먼저, 도 5에 도시된 바와 같이, 신호들 (BLCTL1∼BLCTL4)이 모두 로우 레벨로 유지될 때, NMOS 트랜지스터 (M22)는 턴 온되며, 그 결과 제어 신호 (BLCTL)는 접지 전압으로 유지된다. 그 다음에, 상기 신호 (BLCTL1)가 하이 레벨로 유지되고 신호들 (BLCTL2∼BLCTL4)이 로우 레벨로 유지될 때, 상기 NMOS 트랜지스터 (M22)는 턴 오프되고, 상기 제어 신호 (BLCTL)는 레벨 쉬프터 (220)를 통해 패스 전압 (Vpass) 레벨을 갖는다. 이때, 전달 게이트 회로 (230)의 경로는 차단되고, 필드 금지 전압 발생기 (210)의 출력 신호 (Vblctl)는 PMOS 트랜지스터 (M18)를 통해 전원 전압 (Vcc) 레벨을 갖는다. 도 5에 도시된 바와 같이, 상기 신호 (BLCTL1)가 하이-로우 천이를 갖고, 상기 신호들 (BLCTL2, BLCTL3)은 로우-하이 천이를 갖는다. 이는 전달 게이트 회로 (230)의 경로가 형성되게 하고, NMOS 트랜지스터 (M19)가 턴 온되게 한다. 이때, 레벨 쉬프터 (220)의 출력은 접지 전압을 갖는다. 결과적으로, 제어 신호 (BLCTL)의 전압은 상술한 방전 경로들을 통해 패스 전압 (Vpass)에서 접지 전압으로 낮아진다. 상술한 동작은 프로그램 사이클의 비트 라인 셋업 동작 중 제 1 비트 라인 셋업 구간 (A)에 속한다. 다시 말해서, 제 1 비트 라인 셋업 구간 (A)에서는, 프로그램될 데이터 비트들 각각에 대응하는 전위가 대응하는 비트 라인들로 충분히 전달되도록 상기 제어 신호 (BLCTL)는 패스 전압 (Vpass) 레벨을 갖는다.
상기 프로그램 사이클의 비트 라인 셋업 동작 중 제 2 비트 라인 셋업 구간 (B)의 초기에, 상기 신호 (BLCTLEN4)는 로우 레벨에서 하이 레벨로 천이한다. 이는 NMOS 트랜지스터들 (M16, M23)이 턴 온되게 하며, 그 결과 비교기로서 동작하는 차동 증폭기 (212)는 기준 전압 (VREF)과 저항들 (R1, R2)에 의해서 분배된 전압을 비교한다. 노드 (N4)의 전압이 원하는 전압 (Vfi'+Vth17) (Vth17는 NMOS 트랜지스터 (M17)의 문턱 전압 값을 나타냄)보다 낮으면 또는 기준 전압 (VREF)이 저항들 (R1, R2)에 의해서 분배된 전압보다 높으면, 상기 노드 (N4)의 전압은 PMOS 트랜지스터 (M10)를 통해 공급되는 전류에 따라 점차적으로 증가된다. 상기 노드 (N4)의 전압이 원하는 전압 (Vfi'+Vth17)에 도달할 때, 필드 금지 전압 발생기 (210)의 출력 전압 (Vblctl)은 Vfi'이 된다. 즉, 상기 제어 신호 (BLCTL)는 제 2 비트 라인 셋업 구간 (B)에 대응하는 소정 시간 (tfi) 동안 Vfi'의 전압을 갖는다. 계속되는 프로그램 동작 동안에 상기 제어 신호 (BLCTL)는 Vfi'의 전압 레벨로 유지된다. 즉, 제어 신호들 (BLCTL1-BLCTL4)은 제 2 비트 라인 셋업 구간 (B)에서 설정된 레벨들과 동일하게 유지된다.
요약하면, 상기 비트 라인 레벨 제어 회로 (110)의 출력 신호 (BLCTL)는 프로그램될 데이터 비트 (예를 들면, "1")에 대응하는 전위 (예를 들면, 전원 전압 또는 프로그램 금지 전압)가 대응하는 비트 라인으로 충분히 전달되도록 제 1 비트 라인 셋업 구간 (A)에서 패스 전압 (Vpass) 레벨을 갖는다. 그 다음에, 상기 출력 신호 (BLCTL)는 "0"의 데이터 비트에 대응하는 비트 라인이 필드 금지 전압 (Vfi)으로 바이어스되는 제 2 비트 라인 셋업 구간 (B)에서 소정 전압 (Vfi'=Vfi+Vth1)을 갖는다. 마지막으로, 프로그램 동작 동안, 상기 비트 라인 레벨 제어 회로 (110)의 출력 신호 (BLCTL)는 제 2 비트 라인 셋업 구간 (B)과 동일한 전압 (Vfi')레벨로 유지된다.
도 6은 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 동작 타이밍도이다. 이하, 도 3 내지 도 6을 참조하여 낸드형 플래시 메모리 장치의 프로그램 동작이 상세히 설명된다.
프로그램될 데이터 비트들 "01"이 비트 라인들 (BL0, BL1)에 대응하는 페이지 버퍼들 (130_0, 130_1)에 각각 로드되었다고 가정하자. "0" 데이터 비트를 래치한 페이지 버퍼 (130_0)에 대응하는 비트 라인 (BL0)은 선택 비트 라인이라 칭하고, "1" 데이터 비트를 래치한 페이지 버퍼 (130_1)에 대응하는 비트 라인 (BL1)은 비선택 비트 라인이라 칭한다. 또한, 프로그램될 셀 (예를 들면, MC14)에 연결된 워드 라인 (WL14)은 프로그램 사이클의 프로그램 동작 동안 고전압 (Vpgm)을 공급받으며 선택 워드 라인이라 칭한다. 그리고, 나머지 워드 라인들 (WL0∼WL13, WL15)은 패스 전압 (Vpass)을 공급받으며 비선택 워드 라인이라 칭한다.
이러한 가정 하에서, 도 6에 도시된 바와 같이, 제 1 비트 라인 셋업 구간 (A)에서 스트링 선택 신호 (SSL)는 전원 전압의 하이 레벨로 천이하고 신호들 (BLSEL, BLCTL)은 패스 전압 (Vpass)의 하이 레벨로 천이한다. 이와 동시에, 신호들 (GSL, CSL, BLDIS, LATCH)은 접지 전압의 로우 레벨로 유지된다. 이러한 조건에 따르면, NMOS 트랜지스터들 (M1)은 패스 전압 (Vpass)을 갖는 비트 라인 레벨 제어 신호 (BLCTL)에 의해서 턴 온되고, 셀 스트링들 (12)의 스트링 선택 트랜지스터들 (SST0, SST1)은 전원 전압의 하이 레벨을 갖는 스트링 선택 신호 (SSL)에 의해서 턴 온된다. 게다가, 페이지 버퍼들 (130_0, 130_1) 내의 NMOS 트랜지스터들 (M4)은패스 전압 (Vpass)의 하이 레벨을 갖는 신호 (BLSEL)에 의해서 턴 온된다. 결과적으로, 상기 제 1 비트 라인 셋업 구간 (A)에서, 상기 선택 비트 라인 (BL0)은 프로그램 전압으로서 접지 전압을 갖도록 디벨러프되고, 상기 비선택 비트 라인 (BL1)은 프로그램 금지 전압으로서 전원 전압을 갖도록 디벨러프된다.
상기 비트 라인들 (BL0, BL1)이 충분히 디벨러프되고 상기 제 2 비트 라인 셋업 구간 (B)이 시작되기 이전에, 신호들 (BLCTL, BLSEL)은 패스 전압 (Vpass)의 하이 레벨에서 접지 전압의 로우 레벨로 천이한다. 이는 접지 전압을 갖는 선택 비트 라인 (BL0) 및 전원 전압을 갖는 비선택 비트 라인 (BL1)이 대응하는 페이지 버퍼들 (130_0, 130_1)과 전기적으로 절연되게 한다. 상기 제 2 비트 라인 셋업 구간 (B)이 시작되면, 비트 라인 레벨 제어 회로 (110)는, 앞서 설명된 바와 같이, (Vfi+Vth1)의 전압을 갖는 제어 신호 (BLCTL)를 발생한다. 이와 동시에, 신호 (LOADEN)는 전원 전압의 하이 레벨에서 접지 전압의 로우 레벨로 천이한다. 이러한 바이어스 조건에 따르면, 선택 비트 라인 (BL0)에는 NMOS 트랜지스터 (M1)를 통해 PMOS 트랜지스터 (M2)로부터 전류가 공급된다. NMOS 트랜지스터 (M1)의 게이트 전압이 (Vfi+Vth1)이기 때문에, 상기 선택 비트 라인 (BL0)의 전압은 필드 금지 전압 (Vfi)이 된다. 반면에, 상기 비선택 비트 라인 (BL1)은 제 1 비트 라인 셋업 구간 (A)에서 설정된 전압, 즉, 전원 전압으로 유지된다. 이때, 스트링 선택 트랜지스터들 (SST0, SST1)이 실질적으로 셧-오프되기 때문에, 비트 라인들 (BL0, BL1)에 대응하는 셀 스트링들 (12)이 플로팅된다.
계속해서, 실질적인 프로그램 동작이 시작되면, 선택 워드 라인 (WL14)에는고전압 (Vpgm)이 인가되고 비선택 워드 라인들 (WL0-WL13, WL15)에는 패스 전압 (Vpass)이 인가된다. 앞서 설명된 바와 같이, 비선택 비트 라인 (BL1)에 대응하는 셀 스트링 (12)이 플로팅되기 때문에, 상기 비선택 비트 라인 (BL1) 및 상기 선택 워드 라인 (WL14)에 의해서 정의된 플래시 EEPROM 셀 (MC14), 즉, 프로그램 금지 셀의 채널 전압은 셀프-부스팅 메카니즘에 따라 F-N 터널링을 방지하기에 충분한 전압까지 부스팅된다. 상기 선택 비트 라인 (BL1) 및 상기 선택 워드 라인 (WL14)에 의해서 정의된 플래시 EEPROM 셀 (MC14), 즉, 프로그램될 플래시 EEPROM 셀의 채널 전압은 고전압 (Vpgm)의 인가에 의해서 부스팅될 것이다. 하지만, 스트링 선택 트랜지스터 (SST0)의 게이트 전압이 전원 전압이기 때문에, 부스팅되는 전위는 스트링 선택 트랜지스터 (SST0)를 통해 선택 비트 라인 (BL0)으로 방전된다. 그러므로, 상기 프로그램될 플래시 EEPROM 셀의 채널 전압은 제 2 비트 라인 셋업 구간 (B)에서 바이어스된 필드 금지 전압 (Vfi)으로 유지된다. 프로그램 동작이 완료된 후, 리커버리 동작 구간 동안, 비트 라인들 (BL0, BL1)의 전위가 방전되고 페이지 버퍼들 (130_0, 130_1)이 초기화된다.
앞서 설명된 바이어스 조건에 따르면, 상기 선택 워드 라인 (WL14)에 연결된 인접한 플래시 EEPROM 셀들 (MC14) 사이에 형성되는 기생 모오스 트랜지스터의 문턱 전압 (Vt)은, 수학식 1에서 알 수 있듯이, 프로그램될 플래시 EEPROM 셀의 채널 전압 (Vfi), 즉, 소오스-벌크 전압 (VSB)에 비례하여 워드 라인 전압 (Vpgm)보다 높게 설정된다. 즉, 선택 워드 라인의 인접한 플래시 EEPROM 셀들 사이에 형성되는기생 모오스 트랜지스터는 턴 오프되기 때문에, 프로그램 동작 동안, 기생 모오스 트랜지스터의 채널을 통해 흐르는 누설 전류가 차단된다. 결론적으로, 기생 모오스 트랜지스터에 의해서 야기되는 프로그램 디스터브를 방지할 수 있다.
상술한 바와 같이, 동일한 워드 라인 상의 인접한 셀들사이에 형성된 기생 모오스 트랜지스터를 턴 오프시키기 위한 최소한의 전압 (또는 필드 금지 전압)을 선택된 비트 라인에 인가함으로써 기생 모오스 트랜지스터의 문턱 전압이 프로그램 전압보다 높게 증가된다. 그러므로, 기생 모오스 트랜지스터로 인한 프로그램 디스터브 현상이 방지될 수 있다.

Claims (12)

  1. 제 1 및 제 2 비트 라인들과, 상기 제 1 및 제 2 비트 라인들에 연결된 제 1 및 제 2 셀 스트링들과, 상기 각 셀 스트링은 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀 트랜지스터들로 구성되고, 상기 메모리 셀 트랜지스터들은 대응하는 워드 라인들에 각각 연결되며, 상기 제 1 및 제 2 비트 라인들에 각각 대응하고 프로그램될 데이터 비트들을 각각 래치하는 제 1 및 제 2 페이지 버퍼들과, 비트 라인 레벨 제어 신호에 응답하여 대응하는 제 1 및 제 2 비트 라인들 및 제 1 및 제 2 페이지 버퍼들을 동시에 연결/분리시키는 제 1 및 제 2 비트 라인 레벨 제어 트랜지스터들을 포함하는 불휘발성 반도체 메모리 장치의 프로그램 방법에 있어서:
    상기 제 1 및 제 2 페이지 버퍼들에 각각 래치된 데이터 비트들에 따라 상기 제 1 및 제 2 비트 라인들이 프로그램 전압 및 프로그램 금지 전압 중 하나를 각각 갖도록 제 1 전압을 갖는 비트 라인 레벨 제어 신호를 발생하는 단계와;
    상기 제 1 및 제 2 비트 라인들을 상기 제 1 및 제 2 페이지 버퍼들로부터 전기적으로 절연시키는 단계와;
    상기 프로그램 전압을 갖는 비트 라인의 전위가 상기 프로그램 전압보다 높게 설정되도록, 상기 제 1 전압보다 낮은 제 2 전압을 갖는 비트 라인 레벨 제어 신호를 발생함과 동시에 상기 제 1 및 제 2 비트 라인들로 전류를 공급하는 단계 및;
    상기 제 1 및 제 2 비트 라인들로의 전류 공급을 차단한 후, 상기 워드 라인들 중 선택 워드 라인에 고전압을 인가하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 프로그램 전압은 접지 전압이고, 상기 프로그램 금지 전압은 전원 전압인 것을 특징으로 하는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 고전압이 상기 선택 워드 라인으로 공급될 때, 상기 선택 워드 라인에 연결된 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터의 채널 전압이 상기 프로그램 금지 전압보다 높게 부스팅되는 것을 특징으로 하는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 고전압이 상기 선택 워드 라인으로 공급될 때, 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터들의 채널 전압이 부스팅되도록 상기 제 2 프로그램 전압보다 낮은 패스 전압이 선택되지 않은 워드 라인들에 인가되는 것을 특징으로 하는 프로그램 방법.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 제 1 전압은 상기 패스 전압이고, 상기 제 2 전압은 상기 프로그램 금지 전압보다 낮고 상기 프로그램 전압보다 높은 것을 특징으로 하는 프로그램 방법.
  6. 제 1 항에 있어서,
    동일한 행을 따라 배열된 인접한 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 인접한 메모리 셀들 사이에 기생 모오스 트랜지스터가 형성되되, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트의 역할을 하고, 상기 인접한 메모리 셀들 중 하나는 상기 기생 모오스 트랜지스터의 드레인 역할을 하고, 상기 인접한 메모리 셀들 중 다른 하나는 상기 기생 모오스 트랜지스터의 소오스 역할을 하는 것을 특징으로 하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 제 2 전압은 상기 기생 모오스 트랜지스터의 문턱 전압이 선택된 워드 라인에 인가되는 프로그램 전압보다 높게 증가되게 하는 필드 금지 전압 및 상기 비트 라인 레벨 제어 트랜지스터의 문턱 전압의 합인 것을 특징으로 하는 프로그램 방법.
  8. 제 1 및 제 2 셀 스트링들 및 상기 셀 스트링들에 대응하는 제 1 및 제 2 비트 라인들을 갖는 메모리 셀 어레이와;
    상기 셀 스트링들 각각은 대응하는 비트 라인에 연결된 스트링 선택 트랜지스터, 공통 소오스 라인에 연결된 접지 선택 트랜지스터, 그리고 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬 연결된 복수의 메모리 셀들을 가지고, 상기 각 셀 스트링의 메모리 셀들은 대응하는 워드 라인들에 각각 연결되며; 그리고
    동일한 워드 라인에 연결된 인접한 메모리 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 인접한 메모리 셀들 사이에 기생 모오스 트랜지스터가 형성되되, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트의 역할을 하고, 상기 인접한 메모리 셀들 중 하나는 상기 기생 모오스 트랜지스터의 드레인 역할을 하고, 상기 인접한 메모리 셀들 중 다른 하나는 상기 기생 모오스 트랜지스터의 소오스 역할을 하며;
    상기 제 1 및 제 2 비트 라인들에 각각 대응하며, 프로그램 동작 동안 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 래치하는 제 1 및 제 2 페이지 버퍼들과;
    상기 제 1 및 제 2 비트 라인들과 상기 제 1 및 제 2 페이지 버퍼들 사이에 각각 연결되며, 비트 라인 레벨 제어 신호에 응답하여 상기 제 1 및 제 2 비트 라인들과 상기 제 1 및 제 2 페이지 버퍼들을 전기적으로 분리/연결시키는 제 1 및 제 2 비트 라인 전압 제어 트랜지스터들 및;
    상기 제 1 및 제 2 비트 라인 전압 제어 트랜지스터들에 공통으로 인가되는 비트 라인 레벨 제어 신호를 발생하는 비트 라인 전압 제어 회로를 포함하며,
    상기 비트 라인 레벨 제어 신호는 프로그램 사이클의 제 1 비트 라인 셋업구간 동안 상기 페이지 버퍼들에 각각 래치된 데이터 비트들이 대응하는 비트 라인들로 충분히 전달되도록 제 1 전압을 가지며; 그리고 상기 제 1 및 제 2 페이지 버퍼들로부터의 충전 전류가 상기 제 1 및 제 2 비트 라인들로 각각 공급되는 상기 프로그램 사이클의 제 2 비트 라인 셋업 구간 동안 프로그램을 나타내는 데이터 비트에 대응하는 비트 라인의 전위가 접지 전압보다 높게 설정되도록 상기 제 1 전압보다 낮은 제 2 전압을 갖는 불휘발성 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 전압은 패스 전압인 불휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    프로그램 동작시 고전압이 선택된 워드 라인으로 공급될 때, 상기 선택된 워드 라인에 연결된 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터의 채널 전압이 전원 전압보다 높게 부스팅되는 불휘발성 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    프로그램 동작시 고전압이 선택된 워드 라인으로 공급될 때, 상기 제 2 셀 스트링 내의 메모리 셀 트랜지스터들의 채널 전압이 부스팅되도록 상기 고전압보다 낮은 패스 전압이 선택되지 않은 워드 라인들에 인가되는 불휘발성 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 2 전압은 상기 기생 모오스 트랜지스터의 문턱 전압이 선택된 워드 라인에 인가되는 프로그램 전압보다 높게 증가되게 하는 필드 금지 전압 및 상기 비트 라인 레벨 제어 트랜지스터의 문턱 전압의 합인 불휘발성 반도체 메모리 장치.
KR10-2000-0075641A 2000-12-12 2000-12-12 불휘발성 반도체 메모리 장치의 프로그램 방법 KR100385224B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2000-0075641A KR100385224B1 (ko) 2000-12-12 2000-12-12 불휘발성 반도체 메모리 장치의 프로그램 방법
JP2001376164A JP4044755B2 (ja) 2000-12-12 2001-12-10 不揮発性半導体メモリ装置及びそれのプログラム方法
US10/021,639 US6650566B2 (en) 2000-12-12 2001-12-12 Nonvolatile semiconductor memory with a programming operation and the method thereof
DE10162860A DE10162860B4 (de) 2000-12-12 2001-12-12 Nichtflüchtiger Halbleiterspeicher sowie zugehöriges Programmierverfahren
US10/659,634 US6807098B2 (en) 2000-12-12 2003-09-09 Nonvolatile semiconductor memory with a programming operation and the method thereof
US10/927,716 US6891754B2 (en) 2000-12-12 2004-08-27 Nonvolatile semiconductor memory with a programming operation and the method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0075641A KR100385224B1 (ko) 2000-12-12 2000-12-12 불휘발성 반도체 메모리 장치의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20020046320A true KR20020046320A (ko) 2002-06-21
KR100385224B1 KR100385224B1 (ko) 2003-05-27

Family

ID=27681223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0075641A KR100385224B1 (ko) 2000-12-12 2000-12-12 불휘발성 반도체 메모리 장치의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR100385224B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724334B1 (ko) * 2006-01-03 2007-06-04 삼성전자주식회사 데이터 전송에 이웃하는 비트라인을 이용하는 불휘발성반도체 메모리 장치 및 그의 구동방법
KR100830584B1 (ko) * 2006-11-21 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 스마트 카드

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101532755B1 (ko) 2008-10-13 2015-07-02 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 프로그램 방법, 및 그것의 프리차지 전압 부스팅 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724334B1 (ko) * 2006-01-03 2007-06-04 삼성전자주식회사 데이터 전송에 이웃하는 비트라인을 이용하는 불휘발성반도체 메모리 장치 및 그의 구동방법
US7675777B2 (en) 2006-01-03 2010-03-09 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device using adjacent bit lines for data transmission and method of driving the same
KR100830584B1 (ko) * 2006-11-21 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 스마트 카드
US7558121B2 (en) 2006-11-21 2009-07-07 Samsung Electronics Co., Ltd. Flash memory device and smart card including the same

Also Published As

Publication number Publication date
KR100385224B1 (ko) 2003-05-27

Similar Documents

Publication Publication Date Title
JP4044755B2 (ja) 不揮発性半導体メモリ装置及びそれのプログラム方法
KR100385230B1 (ko) 불휘발성 반도체 메모리 장치의 프로그램 방법
KR100385229B1 (ko) 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR100328359B1 (ko) 기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
KR100632942B1 (ko) 불 휘발성 메모리 장치의 프로그램 방법
US7839688B2 (en) Flash memory device with improved programming operation voltages
KR100502412B1 (ko) 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US6469933B2 (en) Flash memory device capable of preventing program disturb and method for programming the same
US7453729B2 (en) Bit line setup and discharge circuit for programming non-volatile memory
KR100761470B1 (ko) 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것의 프로그램 방법
KR100390145B1 (ko) 불휘발성 반도체 메모리 장치의 프로그램 방법
KR100395771B1 (ko) 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US20050036369A1 (en) Temperature compensated bit-line precharge
KR100319558B1 (ko) 읽기 시간을 줄일 수 있는 불휘발성 반도체 메모리 장치
KR100385224B1 (ko) 불휘발성 반도체 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 17