KR20020035006A

KR20020035006A - 칩 인덕터의 제조 방법

Info

Publication number: KR20020035006A
Application number: KR1020017016008A
Authority: KR
Inventors: 가네타카도요노리; 요시자와도시히로; 후지모리아키라; 나카야마히데아키; 야마모토히로마사; 다오카미키오; 야마다겐이치
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 2000-04-12
Filing date: 2001-04-12
Publication date: 2002-05-09
Also published as: US20020151114A1; EP1195781A1; WO2001078092A1; EP1195781A4; CN1366684A; US6867133B2

Abstract

본 발명의 제조 방법은 기재(1)의 외주면(2) 및 단면(3)에 도전층(4)을 형성하는 도전층 형성 공정과, 도전층(4)을 코일형상으로 홈파기 가공하여 도체부(5)와 홈부(6)를 갖는 코일부(7)를 형성하는 코일부 형성 공정과, 코일부(7)를 형성한 기재(1)를 에칭하는 에칭 공정과, 도전층(4) 상을 절연 수지(13)로 피복하여 외장부(8)를 형성하는 절연 수지 피복 공정과, 코일부(7)의 양 단부에 전극부(9)를 형성함과 동시에, 전극부(9)와 도전층(4)을 전기적 접속하는 전극 형성 공정을 설치하고 있다. 절연 수지 피복 공정에서 전착법에 의해 절연 수지층(8)을 형성함으로써, 외장부의 실장면을 평탄화할 수 있어, 확실하게 기판 실장이 가능한 칩 인덕터가 제조된다.

Description

칩 인덕터의 제조 방법{METHOD OF MANUFACTURING CHIP INDUCTOR}

이하, 종래의 칩 인덕터의 제조 방법에 대해 도면을 참조하면서 설명한다.

도 18은 종래의 칩 인덕터의 제조 공정도, 도 19는 동 칩 인덕터의 단면도, 도 20은 동 칩 인덕터의 사시도이다.

도 18 ∼ 도 20에서 종래의 칩 인덕터의 제조 방법은 절연 재료로 이루어지는 각기둥 형상의 0.5㎟, 길이 1mm정도의 기재(31)에 도전층(32)을 형성하는 제1 공정과, 레이저(37)로 도전층(32)을 코일형상으로 홈파기하여, 코일형상의 도체부(33)와 홈부(34)를 가진 코일부(35)를 형성하는 제2 공정과, 코일부(35)의 양단에 전극부(36)를 형성하는 제3 공정과, 코일부(35)를 절연 수지(38)로 피복, 가열하여 외장부(39)를 형성하는 제4 공정을 구비하고 있다.

제4 공정에서는 절연 수지(38)를 도포한 테이프 상에 기재(31)를 (A)방향으로 회전시키면서 코일부(35)의 전 둘레에 절연 수지(38)를 도포하고 있다.

그리고, 이 절연 수지(38)를 가열시켜 외장부(39)를 형성하고 있다.

상기 종래의 방법에서는 절연 수지(38)를 도포한 테이프 상에 기재(31)를 회전시키면서 절연 수지(38)를 도포하고 있으므로, 도 19에 단면으로 나타낸 바와 같이 절연 수지(38)는 표면 장력에 의해 각기둥형상의 기재(31)를 둘러싸면서 원기둥형상의 외형이 된다.

특히, 칩 인덕터 본체의 크기가 0.5㎟, 길이 1mm정도의 대단히 작은 외형 치수이므로, 절연 수지(38)의 표면 장력의 영향을 받기 쉽다.

그 결과, 외장부(39)의 표면이 둥글어져 기판 등에 실장할 때 회전하는 등 하여 정확하게 실장할 수 없게 되는 문제점을 갖고 있었다.

본 발명은 상기 문제점을 해결하는 것이며, 외장부의 실장 표면을 평탄화하여, 확실하게 실장이 가능한 칩 인덕터의 제조 방법을 제공하는 것을 목적으로 하고 있다.

본 발명은 각종 민생기기 등에 사용하는 칩 인덕터의 제조 방법에 관한 것이다.

도 1(a) ∼ (f)는 본 발명의 제1 실시형태에서의 칩 인덕터의 제조 공정도,

도 2(a) ∼ (c)는 동 칩 인덕터의 전착 피복 공정도,

도 3(a) ∼ (c)는 동 칩 인덕터의 가열 공정도,

도 4는 동 칩 인덕터의 단면도,

도 5는 동 칩 인덕터의 사시도,

도 6(a) ∼ (d)는 본 발명의 제2 실시형태에서의 칩 인덕터의 전극 형성 공정도,

도 7은 동 칩 인덕터의 단면도,

도 8은 동 칩 인덕터의 사시도,

도 9는 본 발명의 제2 실시형태에서의 다른 칩 인덕터의 단면도,

도 10은 본 발명의 제3 실시형태에서의 칩 인덕터의 단면도,

도 11은 동 칩 인덕터의 단면도,

도 12는 동 칩 인덕터의 사시도,

도 13은 본 발명의 제3 실시형태에서의 다른 칩 인덕터의 단면도,

도 14(a) ∼ (c)는 본 발명의 제4 실시형태에서의 칩 인덕터의 에칭 공정도,

도 15(a), (b)는 동 칩 인덕터의 산화피막 형성을 나타낸 공정도,

도 16은 동 칩 인덕터의 단면도,

도 17은 동 칩 인덕터의 사시도,

도 18(a) ∼ (d)는 종래의 칩 인덕터의 제조 공정도,

도 19는 동 칩 인덕터의 단면도,

도 20은 동 칩 인덕터의 사시도이다.

본 발명은 칩 인덕터의 제조 공정에 있어서, 절연 수지 피복 공정에서는 코일부를 형성한 소자 본체를 전착용 절연 수지욕에 침전시킴과 동시에, 코일부의 도체부와 수지욕 사이에 전계를 걸어, 전착용 절연 수지를 적어도 코일부의 도체부 표면에 석출시켜, 절연 수지를 상기 코일부에 피복하는 전착 피복 공정을 포함하는 것이다.

상기 방법은 절연 수지를 도포하는 것이 아니라 전착용 절연 수지를 코일부에 피복하므로, 칩 인덕터의 외형 치수가 대단히 작아도 절연 수지의 표면 장력에 의해 외장부의 외형이 원형상이 되지 않는다. 그 때문에, 도전층의 외형이 거의 그대로 반영된 외형이 되어 외장부를 평탄하게 할 수 있어, 칩 인덕터의 기판 등으로의 실장성을 향상시킬 수 있다.

(제1 실시형태)

이하, 본 실시형태를 사용하여 본 발명의 청구항 1 ∼ 청구항 9에 기재한 발명에 대해 도면을 참조하면서 설명한다.

도 1 ∼ 도 5에서 본 발명의 일 실시형태에서의 칩 인덕터의 제조 방법은, 절연 재료로 이루어지는 각기둥 형상의 0.5㎟, 길이 1mm정도의 기재(1)의 외주면(2) 및 단면(3)에 도전층(4)을 형성하는 도전층 형성 공정과, 기재(1)의 외주면(2)에 형성한 도전층(4)을 코일형상으로 홈파기 가공하여, 도전층(4)의 절삭 찌꺼기(10)를 비산시키면서 도체부(5)와 홈부(6)를 갖는 코일부(7)를 형성하는 코일부 형성 공정과, 코일부(7)를 형성한 칩 인덕터 소체(素體)를 에칭하는 에칭 공정과, 에칭을 한 소체의 외주면(2)과 도전층(4) 상을 절연 수지(13)로 피복하여 외장부(8)를 형성하는 절연 수지 피복 공정과, 코일부(7)의 양 단부에 전극부(9)를 형성함과 동시에, 전극부(9)와 도전층(4)을 전기적 접속하는 전극 형성 공정을 구비하고 있다.

또, 절연 수지 피복 공정에서는 도 2에 나타낸 바와 같이, 코일부(7)를 형성한 기재(1)를 유지 부재(14)에 유지시키면서 에폭시계의 전착용 절연 수지욕(11)에 침전시킴과 동시에, 코일부(7)의 도체부(5)와 수지욕(11) 사이에 전계를 인가한다. 전계의 인가는 전극판(15)과 유지 부재(14)에 접속한 전원(12)에 의해 행한다. 전계의 인가에 의해 전착용 절연 수지를 적어도 도체부(5)의 표면에 절연 수지(13)로서 석출시켜, 절연 수지(13)를 코일부(7)에 피복한다. 이렇게 절연 수지 피복 공정은 전착 공정을 포함하고 있다. 전착에 사용하는 수지는 일반에게 시판되고 있는 전착 수지를 사용할 수 있다.

전착 공정에서는 도 2(b)에 나타낸 바와 같이, 기재(1)의 양 단면(3)에 형성한 도전층(4)의 표면은 수지욕(11)중의 전착용 절연 수지에 접촉시키지 않고, 절연 수지(13)가 석출되지 않도록 하고 있다. 또, 도 2(c)에 나타낸 바와 같이 코일부(7)를 피복하는 절연 수지(13)의 두께(W1)가 도전층(4)의 두께(W2)보다도 두꺼워지기 전에, 전계를 인가하는 것을 중지하는 전계 조정 공정을 설치하고 있다.

또한, 전착 공정 후에 절연 수지(13)를 세정하는 세정 공정을 설치함과 동시에, 그 후 절연 수지(13)를 가열하여 경화시키는 가열 공정을 설치하고 있다.

가열 공정에서는 절연 수지(13)를 그 경화 온도보다도 낮은 온도에서 가열하고, 그 후 경화 온도보다도 높은 온도에서 가열하여 절연 수지(13)를 경화시킨다.

구체적으로는 가열 공정에서는 도 3(b)에 나타낸 바와 같이, 절연 수지(13)를 그 경화 온도보다도 낮은 온도(130℃)에서 가열하여 절연 수지(13)를 유동시키고, 코일부(7)의 홈부(6)에 충전시킨 후, 경화 온도보다도 높은 온도(230℃)에서 가열하여 도 3(c)에 나타낸 바와 같이 일체의 절연 수지막으로 하고 있다.

상기 방법에 의하면, 절연 수지(13)를 도포하는 것이 아니라, 전착용 절연 수지를 도체부(5)에만 석출시킨 후, 절연 수지(13)를 코일부(7) 전체에 피복하게된다. 그 결과, 상기 설명한 바와 같이 절연 수지(13)의 도포량을 정확하게 제어할 수 있으므로, 기재(1)의 외형 치수가 대단히 작아도 절연 수지(13)의 표면 장력에 의해 외장부(8)의 외형이 원형상이 되는 경우는 없다. 즉, 칩 인덕터의 외형은 도전층(4)의 외형이 거의 그대로 반영된 외형이 되어 외장부(8)를 평탄화할 수 있어, 기판 등으로의 실장성을 향상시킬 수 있다.

특히, 전착 공정에 있어서, 절연 수지(13)의 두께가 도전층(4)의 두께보다도 두꺼워지기 전에 전계를 인가하는 것을 중지하는 전계 조정 공정을 설치하고 있으므로, 절연 수지(13)의 두께를 얇게 하여 칩 인덕터의 소형화를 도모할 수 있음과 동시에, 도전층(4)의 외형을 보다 한층 정밀도 높게 절연 수지(13)의 외형으로서 반영시켜 실장면의 평탄화를 도모할 수 있다.

또, 전착 공정에 있어서, 기재(1)의 양 단면(3)에 형성한 도전층(4)의 표면은 절연 수지(13)의 비석출부로 하고 있으므로, 전극부(9)를 코일부(7)의 양 단부에 형성할 때 전극부(9)와 도전층(4)의 전기적 접속이 가능함과 동시에, 도 4에 나타낸 바와 같이 전극부(9)와 도전층(4)의 접속 면적이 크므로 접속 신뢰성을 향상시킬 수 있다.

또한, 전착 공정 후에 절연 수지(13)를 가열, 경화시키는 절연 수지(13)의 가열 공정을 설치하고 있으므로, 코일부(7)에 절연 수지(13)를 피복한 상태로 정확하게 절연 수지(13)를 경화시켜 외장부를 형성할 수 있다.

가열 공정에서는 절연 수지(13)를 그 경화 온도보다도 낮은 온도에서 가열하고, 그 후 경화 온도보다도 높은 온도에서 가열하여 절연 수지(13)를 경화시키고있다. 그 때문에, 절연 수지(13)의 경화 온도보다도 낮은 온도에서 가열시켰을 때, 절연 수지(13)의 유동 작용에 의해 도체부(5)에 석출한 절연 수지(13)를 인접하는 도체부(5) 사이의 홈부(6)에서 흡수하여 절연 수지(13)를 평탄화하여, 실장성을 향상시킬 수 있다.

특히, 절연 수지(13)를 코일부(7)의 홈부(6)에 충전시킨 후, 절연 수지(13)를 절연 수지(13)의 경화 온도보다도 높은 온도에서 가열하고 있으므로, 절연 수지(13)의 유동 작용에 의해 코일부(7)를 피복한 절연 수지(13)가 도체부(5) 사이의 홈부(6) 내에도 확실히 충전되어, 홈부(6) 내에 공간부가 형성되는 것을 방지할 수 있다.

이에 의해, 홈부(6) 내에 수분 등이 침입하여 인접하는 도체부(5) 간을 단락시키거나, 도체부(5)를 부식하거나 하는 것을 억제할 수 있어, 신뢰성을 향상시킬 수 있다.

그리고, 가열 공정 전에 절연 수지(13)를 세정하는 세정 공정을 설치하고 있으므로, 절연 수지 피복 공정에 있어서 수지욕(11)에 기재(1)를 침전시켰을 때, 단순히 기재(1)에 부착했을 뿐인 수지욕(11)을 세정 공정에 의해 씻어 낼 수 있다. 그 때문에, 기재(1)의 도체부(5)에 석출한 절연 수지(13)만을 유동, 경화시켜 여분의 전착용 절연 수지를 경화시키지 않고, 외장부(8)의 평탄성을 보다 향상시킬 수 있다.

특히, 전착용 절연 수지는 에폭시계 수지를 사용하고 있으므로, 전착용 절연 수지를 도체부(5)에 석출시키기 쉽다.

이렇게 본 실시형태에 의하면, 외장부(8)를 평탄화할 수 있어 실장 기판 등으로의 실장성을 향상시킬 수 있다.

또, 전극부(9)와 도전층(4)을 외장부(8)를 통하지 않고 전기적 접속함과 동시에, 접속 면적이 크므로 접속 신뢰성을 향상시킬 수 있다.

또한, 절연 수지(13)를 절연 수지(13)의 경화 온도보다도 낮은 온도에서 가열하여 절연 수지(13)가 홈부(6) 내에도 확실하게 충전되므로, 인접하는 도체부(5) 간이 단락되거나 도체부(5)가 부식되거나 하는 것을 억제할 수 있어, 신뢰성을 향상시킬 수 있다. 본 실시형태에서 사용한 수지의 경우는 특히 경화 온도보다도 낮은 온도를 130℃, 높은 온도를 230℃로 하면 좋은 결과가 얻어졌다. 단, 이들 온도는 사용하는 수지나 경화제의 종류에 따라 변화하는 것은 당연하다.

또한, 본 실시형태에서는 코일부(7)의 홈부(6)는 기재(1)에 파고 들어있지 않으나, 홈은 기재(1)를 파고 들어도 된다.

(제2 실시형태)

이하, 본 실시형태를 사용하여 본 발명의 청구항 11 ∼ 청구항 19에 기재한 발명에 대해 도면을 참조하면서 설명한다.

제2 실시형태에서의 칩 인덕터의 제조 방법은 제1 실시형태에서의 칩 인덕터의 제조 방법을 더욱 개량한 것이다.

도 6(a) ∼ (d)는 본 실시형태에서의 칩 인덕터의 전극 형성 공정도, 도 7은 칩 인덕터의 단면도, 도 8은 동 칩 인덕터의 사시도이다.

본 실시형태에서도 도 1, 도 2에서의 전착 피복 공정까지는 제1 실시형태와동일하므로 설명을 생략한다.

본 실시형태의 전극 형성 공정에서는 기재(1)의 외주면(2)에 형성한 도전층(4) 상의 외장부(8) 상에 전극부(9)를 형성하는 공정을 설치하고 있다. 또, 전극 형성 공정에서는 도 6(a), (b)에 나타낸 바와 같이 단면(3)측에 형성한 도전층(4) 상에 도전성 수지(16)를 도포한 후, 도포면을 평판(17)에 가압하여 평탄화하고, 그 후 도전성 수지(16)를 경화시켜 전극부(9)를 형성하고 있다.

또한, 도 7에 나타낸 바와 같이 기재(1)의 외주면(2)측에 형성한 전극부(9)의 두께(W1)를 기재(1)의 외주면(2)측에 형성한 외장부(8)의 두께(W2)보다도 얇아지도록 전극부(9)를 형성하고 있다.

이 때, 기재(1)의 단면(3)부터 적어도 도체부(5)에 대향하는 위치(W3)까지는 외장부(8) 상에 전극부(9)를 형성하고 있으며, 특히 기재(2)의 외주부(2)측에 형성한 전극부(9)의 폭(W3)을 기재(1)의 길이의 1/6(W4)보다도 크고, 기재(2)의 길이의 반(W5)보다도 작은 길이가 되도록 전극부(9)를 형성하고 있다.

본 실시형태의 이러한 제조 방법에 의해, 실시형태 1의 이점에 더해 하기 이점이 얻어진다. 즉, 외주면(2)에 형성한 도전층(4) 상에 외장부(8)를 통해 전극부(9)를 형성하고 있으므로, 도체부(5)를 기재(1)의 외주면(2)의 전체에 걸쳐 형성해도 외장부(8) 상에 전극부(9)를 형성할 수 있다. 이렇게 본 실시형태에서는 동일한 기재 치수에서도 코일의 형성 범위를 크게 할 수 있으므로, 소형화를 도모하면서 인덕턴스를 크게 할 수 있다.

특히, 전극부(9)를 기재(1)의 외주면에 설치할 수 있으므로, 기판으로의 땜납 실장시의 맨하탄 현상(칩 부품의 일단부가 들떠서 기판의 배선과 전극부(9)가 비접촉 상태가 되는 현상)을 억제하여, 실장 신뢰성을 향상시킬 수 있다.

또, 기재(1)의 양 단면(3)측에도 도전층(4)을 형성하는 공정을 설치하고 있으므로, 기재(1)의 양 단면(3)측에서도 전극부(9)를 형성할 수 있어, 실장 기판 등과의 접속 신뢰성을 향상시킬 수 있다.

특히, 기재(1)의 외주면(2)측에 형성한 전극부(9)의 두께를 기재(1)의 외주면(2)측에 형성한 외장부(8)의 두께보다도 얇아지도록 전극부(9)를 형성하고 있으므로, 박형화를 도모하면서 전극부(9)를 외장부(8) 상에 형성해도 전극부(9)의 박리를 억제할 수 있어 신뢰성을 향상시킬 수 있다.

그리고, 도전성 수지(16)를 도포함과 동시에, 도전성 수지(16)를 경화시켜 전극부(9)를 형성하고 있으므로, 전극부(9)를 정확하게 형성할 수 있다. 또한, 도전성 수지(16)를 도포한 후, 도포면을 평판(17)에 가압하여 평탄화하고, 그 후 도전성 수지(16)를 경화하고 있으므로, 전극부(9)의 실장면을 평탄화할 수 있어 실장성을 향상시킬 수 있다.

이 때, 전극부의 폭(W3)을 기재(1)의 외주면(2) 폭의 1/6(W4)보다도 크고, 기재(1)의 반(W5)보다도 작은 길이가 되도록 하고 있으므로, 전극부(9)와 실장 기판 등의 땜납 접속시에서의 맨하탄 감소를 정확하게 억제하여 접속 신뢰성을 향상시킬 수 있다.

이렇게 본 발명의 제2 실시형태에 의하면, 실시형태 1의 이점에 더해 소형화를 도모하면서 인덕턴스를 크게 할 수 있어, 접속 신뢰성을 향상시키는 효과가 있다. 또한, 전극부(9)의 박리를 억제할 수 있어, 신뢰성을 향상시킬 수 있다.

또한, 본 발명의 제2 실시형태에 의하면, 전극 형성 공정에 있어서 기재(1)의 단면(3)부터 적어도 도체부(5)에 대향하는 위치까지는 전극부(9)를 형성했으나, 기재(1)의 단면(3)부터 도체부(5)까지의 사이에 위치하도록 전극부(9)를 형성해도 된다. 즉, 외장부(8)의 일부 또는 전부를 제거하여 도전층(4)과 전극부(9)를 접속한다. 이 경우, 전극부(9)를 외장부(8) 상에 형성한 경우에 비해 전극부(9)의 박리를 억제할 수 있다. 외장부(8)의 제거시에는 레이저 제거, 기계 절삭 등의 공지의 수단을 사용할 수 있다.

또, 본 발명의 도전층 형성 공정에 있어서, 기재(1)의 양 단면(3)에도 도전층(4)을 형성했으나, 도 9에 나타낸 바와 같이 기재(1)의 양 단면(3)측에는 도전층(4)을 형성하지 않은 비도전층부로 하는 공정을 설치해도 된다. 이 경우, 기재(1)의 단면(3)측에는 도전물이 없으므로 코일부(7)로부터 발생하는 자속을 차단하지 않고, 소형화를 도모하면서 인덕턴스를 크게 할 수 있다. 이 경우에도 외장부(8)의 일부 또는 전부를 제거하여 도전층(4)과 전극부(9)를 접속할 수 있다. 또, 도 2에 나타낸 유지 부재(14)를 도전성의 탄성체로 형성하고, 도전층(4)의 단부에 외장부(8)의 비형성 부분을 설치해 두어도 된다.

(제3 실시형태)

이하, 본 실시형태를 사용하여 본 발명의 청구항 20 ∼ 청구항 25에 기재한 발명에 대해 도면을 참조하면서 설명한다.

본 실시형태에서의 칩 인덕터의 제조 방법은 제1 실시형태에서의 칩 인덕터의 제조 방법을 개량한 것이다.

도 10(a), (b)는 본 발명의 제3 실시형태에서의 칩 인덕터의 단면도, 도 11은 동 칩 인덕터의 단면도, 도 12는 동 칩 인덕터의 사시도이다.

도 1, 도 2에서의 전착 피복 공정까지는 제1 실시형태와 동일하므로 설명을 생략한다. 본 실시형태에서는 도전층 형성 공정에서는 기재(1)의 양 단면(3)에도 도전층(4)을 형성하는 공정을 설치함과 동시에, 전극 형성 공정에서는 기재(1)의 양 단면(3)에 형성한 도전층(4)의 표면을 절삭하는 공정을 설치하고 있다.

이 전극 형성 공정에서는 기재(1)의 양 단면(3)에 형성한 도전층(4)의 표면을 레이저 광을 복수 회 주사하여 절삭함과 동시에, 도전층(4)의 표면을 절삭하는 절삭 깊이는 기재(1)의 양 단면(3)이 노출되지 않는 절삭 깊이로 하고 있다.

상기 방법에 의해, 제1 실시형태의 이점에 더해, 이하의 이점이 얻어진다. 즉, 도 10(a), (b)에 나타낸 바와 같이 기재(1)의 양 단면(3)에 형성한 도전층(4)의 표면을 절삭하는 공정을 설치하고 있으므로, 전착용 절연 수지를 코일부(7)의 도체부(5)의 표면에 석출시킬 때, 절연 수지(13)가 단면(3)에 흘러 단면(3)에 형성한 도전층(4)이 도 10(a)에 나타낸 바와 같이 절연 수지(13)로 피복되었다 해도, 도 10(b)에 나타낸 바와 같이 그 절연 수지(13)를 절삭하여 제거할 수 있다.

이에 의해, 전극부(9)와 도전층(4)의 전기적 접속성을 열화시키지 않고, 또 절연 수지(13)가 부착된 것만큼 전극부(9)의 형상이 커지거나 하는 일은 없다. 이 때문에, 전극의 접속 신뢰성을 향상시킬 수 있음과 동시에, 칩 인덕터의 소형화를 도모할 수 있다.

양 단면(3)에 형성한 도전층(4)의 표면을 절삭하는 절삭 깊이는 기재(1)의 양 단면(3)이 노출되지 않는 절삭 깊이로 하고 있으므로, 전극부(9)를 기재(1)의 양 단면(3)측에 설치할 때, 양 단면(3)의 도전층(4)과 전극부(9)의 접속 신뢰성을 향상시킬 수 있다.

특히, 양 단면(3)에 형성한 도전층(4)의 표면은 레이저 광을 복수 회 주사하여 절삭하고 있으므로, 확실하게 도전층(4)의 표면을 절삭할 수 있어, 접속 신뢰성을 향상시킬 수 있다.

이렇게 본 발명의 제3 실시형태에 의하면, 외형 치수가 대단히 작아도 절연 수지(13)의 표면 장력에 의해 외장부(8)의 외형이 원형상이 되지 않고, 도전층(4)의 외형이 거의 그대로 반영된 외형이 되어 외장부(8)를 평탄화할 수 있어, 실장 기판 등으로의 실장성을 향상시킬 수 있다.

또, 기재(1)의 양 단면(3)에 형성한 도전층(4)과 전극부(9)의 접속 신뢰성을 향상시킬 수 있음과 동시에 소형화를 도모할 수 있다.

또한, 본 실시형태에 의하면, 전극 형성 공정에 있어서 기재(1)의 양 단면(3)에 형성한 도전층(4)의 표면을 레이저 조사로 절삭했으나, 도 13에 나타낸 바와 같이 기재(1)의 외주면(2)의 단부에 형성한 도전층(4)의 표면을 레이저 조사로 절삭해도 된다. 이 방법에 의해, 전극부(9)와 도전층(4)의 접속 신뢰성을 보다 향상시킬 수 있다.

(제4 실시형태)

이하, 본 실시형태를 사용하여 본 발명의 청구항 26 ∼ 청구항 32에 기재한발명에 대해 도면을 참조하면서 설명한다.

제4 실시형태에서의 칩 인덕터의 제조 방법은 제1 실시형태에서의 칩 인덕터의 제조 방법을 개량한 것이다.

도 14(a) ∼ (c)는 본 발명의 제4 실시형태에서의 칩 인덕터의 제조 공정에서의 에칭 공정도, 도 15는 동 칩 인덕터의 제조 공정에서의 산화피막 형성을 나타내는 공정도, 도 16은 동 칩 인덕터의 단면도, 도 17은 동 칩 인덕터의 사시도이다. 도 1, 도 2에 나타낸 전체 제조 공정 및 전착 공정은 제1 실시형태와 동일하므로 설명을 생략한다.

본 실시형태에 있어서는 에칭 공정에서는 도 14(a) ∼ (c)에 나타낸 바와 같이 레이저를 조사하여 홈파기 가공한 칩 인덕터 소체를 전해액(19)에 침전시키고, 도전층(4)과 전해액(19) 사이에 2개의 전극판(20)에 접속한 전원(21)에 의해 전계를 걸어, 코일부(7)의 도체부(5)의 폭(W1)보다도 도전층(4)의 두께(W2)가 커지도록 소체를 전해 에칭하는 공정을 설치하고 있다.

이 에칭 공정에서는 도전층(4)을 형성한 기재(1)를 용기(22)에 수납함과 동시에 용기(22)에 전극판(20)을 삽입하여, 전극판(20)에 기재(1)를 접촉시키면서 2개의 전극판(20)을 통해 도전층(4)과 전해액(19) 사이에 전계를 걸어, 소체를 전해 에칭하고 있다.

그리고, 도 15(b)에 나타낸 바와 같이 에칭 공정 후에 코일부(7)의 도체부(5)에 산화피막(23)을 형성하는 공정을 설치하고 있다.

상기 방법에 의해 실시형태 1에서 얻어진 이점에 더해 이하의 이점이 얻어진다.

즉, 레이저를 조사하여 홈파기 가공한 기재(1)를 전해 에칭하므로, 홈파기 가공시의 도전층(4)의 절삭 찌꺼기(10)가 기재(1)의 도전층(4)의 표면에 부착되어 있거나, 기재(1)의 홈부(6)에 부착되어 있거나 해도 제거할 수 있다.

이에 의해, 인접하는 도체부(5) 간에서 단락되거나 절연 수지 피복 공정에서 절연 수지(13)의 피복이 불균일해지거나 하는 것을 방지하여, 신뢰성을 향상시킬 수 있다.

또, 소체를 용기(22)에 수납함과 동시에, 전극판(20)에 소체를 접촉시키면서 기재(1)의 도전층(4)과 전해액(19) 사이에 전계를 걸어 소체를 전해 에칭하므로, 도전층(4)에 접촉하는 전해액(19)을 효율적으로 순환시킬 수 있어 확실하게 에칭할 수 있다.

특히, 코일부(7)의 도체부(5)의 폭(W1)보다도 도전층(4)의 두께(W2)가 커지도록 기재(1)를 전해 에칭하는 공정을 설치하고 있으므로, 도체부(5)의 권회 수를 늘려도 도체부(5)의 표면적이 작아지지 않으므로, 인덕턴스를 작게 하지 않고 신뢰성을 향상시킬 수 있다.

또한, 에칭 공정 후에 도체부(5)에 산화피막(23)을 형성하는 공정을 설치하고 있으므로, 전착한 절연 수지(13)와 도체부(5)의 밀착성이 향상한다. 그 결과, 절연 수지(13)와 도체부(5) 사이의 벗겨짐의 발생을 방지할 수 있어, 코일의 부식 단선 등을 확실히 방지할 수 있다. 또, 전착 수지의 종류에 따라서는, 산화피막(23)을 형성함으로써 전착용 절연 수지를 코일부(7)의 도체부(5)의 표면에석출시키기 쉽게 할 수 있는 경우가 있다. 일반적으로 도체부(5)에는 구리 등의 고도전성 재료가 사용되나, 이들 산화막은 도전성을 갖고 있으며, 전착시에 장애가 되는 경우는 적다.

이렇게 본 발명의 제4 실시형태에 의하면, 실시형태 1의 이점에 더해, 코일부(7)의 인접하는 도체부(5) 간에서 단락되거나 절연 수지 피복 공정에서 절연 수지(13)의 피복이 불균일해지거나 하는 것을 방지하여, 신뢰성을 향상시킬 수 있다.

또한, 본 실시형태에서는 에칭 공정을 전해를 사용한 에칭 공정으로 했으나, 전해 에칭 공정을 대신해 산성 용액을 사용하는 화학 에칭하는 공정으로 해도 동일한 효과가 발생한다.

그리고, 도전층(4)을 형성한 소체를 초음파 진동시키면서 화학 에칭하면 도전층(4)에 접촉하는 산성 용액을 효율적으로 순환시킬 수 있어, 정확하게 에칭할 수 있다.

단, 전계 에칭이 에칭 시간을 단축할 수 있고, 에칭 량의 제어가 용이하며 보다 정밀한 에칭이 가능하다.

또한, 본 발명의 제4 실시형태에서는 에칭 공정에서 코일부(7)의 도체부(5)의 폭(W1)보다도 도전층(4)의 두께(W2)가 커지도록 기재(1)를 전해 에칭하는 공정을 설치했으나, 도체부(5)의 폭(W1)보다도 도전층(4)의 폭(W2)이 작아지도록 해도 된다.

이상과 같이 본 발명에 의하면 칩 인덕터의 외형 치수가 대단히 작아도, 절연 수지의 표면 장력에 의해 외장부의 외형이 원형상이 되지 않고, 도전층의 외형 이 거의 그대로 반영된 외형의 칩 인덕터가 얻어진다. 그 결과, 칩 인덕터의 외장 부를 평탄화할 수 있어, 기판 등으로의 실장성을 향상시킨 칩 인덕터의 제조 방법을 제공할 수 있다.

Claims

절연 재료로 이루어지는 기재의 외주면에 도전층을 형성하는 공정과, 상기 도전층을 코일형상으로 홈파기 가공하여 코일부를 형성하는 코일부 형성 공정과, 상기 코일부를 에칭하는 에칭 공정과, 상기 기재의 적어도 상기 코일부를 절연 수지로 피복하여 외장부를 형성하는 절연 수지 피복 공정과, 상기 코일부의 양 단부에 전극부를 형성함과 동시에, 상기 전극부와 상기 도전층을 전기적으로 접속하는 전극 형성 공정을 구비하고, 상기 절연 수지 피복 공정에서는 전착법에 의해 전착용 절연 수지를 적어도 상기 코일부의 상기 도체부의 표면에 석출시켜, 상기 절연 수지를 상기 코일부에 피복하는 전착 공정을 설치한 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 전착 공정 후에 상기 절연 수지를 가열하여 상기 절연 수지를 경화시키는 가열 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제2항에 있어서, 상기 가열 공정 전에 세정 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제2항에 있어서, 상기 가열 공정은 절연 수지를 상기 절연 수지의 경화 온도보다도 낮은 온도에서 가열하는 제1 가열 공정과, 그 후 상기 절연 수지를 상기 절연 수지의 경화 온도보다도 높은 온도에서 가열하는 제2 가열 공정으로 이루어지는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제2항에 있어서, 상기 가열 공정은 절연 수지를 상기 절연 수지의 경화 온도보다도 낮은 온도에서 가열하여 상기 절연 수지를 코일부의 홈부에 충전시키는 가열·충전 공정과, 상기 절연 수지를 상기 절연 수지의 경화 온도보다도 높은 온도에서 가열하여 상기 절연 수지를 경화시키는 제2 가열 공정으로 이루어지는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제4항에 있어서, 상기 제1 가열 공정은 130℃에서, 상기 제2 가열 공정은 230℃에서 행해지는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제5항에 있어서, 상기 가열·충전 공정은 130℃에서, 상기 제2 가열 공정은 230℃에서 행해지는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 전착 공정에 있어서 상기 기재의 양 단면(端面)에 형성한 도전층의 표면은 전착욕에 접촉시키지 않고, 절연 수지의 비석출부로 한 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 전착 공정에 있어서, 코일부를 피복하는 절연 수지의 두께가 상기 기재의 외주면에 형성된 상기 도전층의 두께보다도 두꺼워지기 전에, 전계의 인가를 정지하는 전계 조정 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 전착용 절연 수지는 에폭시계 수지인 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 전극 형성 공정에서는, 상기 기재의 상기 외주면에 형성한 상기 도전층 상에 상기 절연 수지를 통해 상기 전극부를 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 전극 형성 공정에 있어서, 상기 기재의 단면부터 적어도 상기 코일부를 형성하는 도전층에 대향하는 위치까지는, 상기 절연 수지를 통해 전극부를 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 전극 형성 공정에 있어서, 상기 기재의 단면부터 상기 코일부를 형성하는 도전층까지의 사이에 위치하도록 상기 전극부를 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 도전층 형성 공정에 있어서, 상기 기재의 양 단면측에도 도전층을 형성하는 공정을 포함함과 동시에, 상기 기재의 단면측에 형성한 도전층 상에 전극부를 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 도전층 형성 공정에 있어서, 상기 기재의 양 단면측에는 도전층을 형성하지 않는 비도전층부로 하는 공정을 포함함과 동시에, 상기 기재의 단면측에는 전극부를 형성하지 않는 비전극부로 하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 전극 형성 공정에 있어서, 상기 기재의 외주면에 형성한 전극부의 두께를 상기 기재의 상기 외주면측에 형성한 절연 수지의 두께보다도 얇아지도록 전극부를 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 전극 형성 공정에 있어서, 도전성 수지를 도포함과 동시에 상기 도전성 수지를 경화시켜 전극부를 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 전극 형성 공정에 있어서, 도전성 수지를 도포함과 동시에, 도전성 수지를 도포한 후 도포면을 평판에 가압하여 평탄화하고, 그 후 상기 도전성 수지를 경화시켜 전극부를 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제11항에 있어서, 상기 전극 형성 공정에 있어서, 기재의 외주면 상의 전극부의 코일 축선 방향의 길이가 상기 기재의 코일 축선 방향의 치수의 1/6보다도 크고, 1/2보다도 작은 길이가 되도록 전극부를 형성하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 도전층 형성 공정에서는 상기 기재의 양 단면에도 상기 도전층을 형성함과 동시에, 상기 전극 형성 공정에서는 상기 기재의 양 단면에 형성한 도전층의 표면을 절삭하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제20항에 있어서, 상기 전극 형성 공정에 있어서, 기재의 양 단면에 형성한 도전층의 표면을 절삭하는 절삭 깊이는 상기 기재의 단면이 노출되지 않는 절삭 깊이로 한 것을 특징으로 하는 칩 인덕터의 제조 방법.
제20항에 있어서, 상기 전극 형성 공정에 있어서, 기재의 양 단면에 형성한도전층의 표면을 레이저 조사로 절삭하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제22항에 있어서, 상기 레이저 조사는 도전층의 표면을 복수 회 주사하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제20항에 있어서, 상기 전극 형성 공정에 있어서, 상기 기재의 양 단면에 형성한 도전층의 표면 및 상기 기재의 외주면의 단부에 형성한 도전층의 표면을 레이저 조사로 절삭하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제24항에 있어서, 상기 레이저 조사는 도전층의 표면을 복수 회 주사하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 에칭 공정에서는 상기 기재 표면의 도전층과 전해액 사이에 전계를 걸어 전해 에칭하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제26항에 있어서, 에칭 공정 후에 기재의 코일부의 도체부에 산화피막을 형성하는 공정을 포함하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제26항에 있어서, 상기 에칭 공정에 있어서, 전계 인가를 위한 전극판에 상기 도전층을 접촉시키면서 전해 에칭하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제26항에 있어서, 상기 에칭 공정에 있어서, 도전층을 형성한 기재를 도전성 용기에 수납함과 동시에, 상기 용기에 상기 기재를 접촉시키면서 상기 용기를 통해 상기 도전층과 전해액 사이에 전계를 걸어 전해 에칭하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제26항에 있어서, 상기 에칭 공정에 있어서, 상기 코일부의 도체부의 폭보다도 상기 도전층의 두께가 커지도록 전해 에칭하는 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 에칭 공정은 화학 에칭 공정인 것을 특징으로 하는 칩 인덕터의 제조 방법.
제1항에 있어서, 상기 에칭 공정에 있어서 초음파 진동시키면서 화학 에칭하는 것을 특징으로 하는 칩 인덕터의 제조 방법.